SU1180884A1 - Устройство дл вычислени функции - Google Patents

Abstract

УСТРОЙСТВО ДОЯ ВЫЧИСЛЕНИЙ ФУНКЦИЙ, содержащее три регистра, семь сумматоров, четыре сдвигател , два коммутатора, сумматор по модулю два, первый блок пам ти и блок управлени , вход запуска которого соединен с входом запуска устройства, вход управлени  типом итерационных констант которого соединен с входом задани  режима блока управлени , первым ВХОДОМ сумматора по модулю . два, управл ющими входами первого и второго сумматоров и с входом старшего разр да адреса первого блока пам ти, входы младших разр дов которого соединены с управл ющими входами всех сдвигателей и с выходами Номера текущей итерации блока управлени  выход синхронизации которого соединен с синхронизирующими входами первого, второго и третьего регистров, информационные входы которых соединены с информационным входом устройства, перва , втора  и треть  группы информационных выходов которого соединены соответственно с выходами первого, второго и третьего сумматоров,, а также с информационными входами первого,,второго и третьего регистров, входы разрешени  записи которых соединены с выходом разрешени  записи блока управлени , а выходы первого регистра - с информационными входами первого и второго сДвигателей и с первой груп-г пой информационных входов четвертого сумматора, выходы которого соединены с первой группой информационных входов первого сумматора, втора  группа информационных в содов которого соединена с выходами первого коммутатора, информационные входы которого соединены с выходами п того сумматора, перва  группа информационных входов (Л которого соединена с выходами первого сдвигател  и с первой группйй информационных входов шестого сумматора , выходы которого соединены с первой группой информационных входов второго сумматора, выходы второго регистра соединены с информационными входами третьего и четвертого сдвигателей и с второй группой инэо формационных входов щестого суммато00 4 ра, управл ющий вход которого соединен с управл ющим входом седьмого сумматора выходы которого соединены с информационными входами второго коммутатора, выходы которого соединены с второй группой информационных входов второго сумматора, выходы второго и третьего сдвигателей соединены соответственно с первой и второй группами информационных входов седьмого и п того сумматоров, втора  группа информационных входов седьмого сумматора соединена с выходами четвертого сдвигател  и с второй

Description

группой информационных входов четвертого сумматора, управл ющий вход которого соединен с управл ющим входом п тохо сумматора и с выходом сумматора по модулю два, второй вход которого соединен с управл ющими входами третьего, шестого и седьмого сумматоров, выходы третьего регистра соединены с первой группой информационных ,входов третьего CiMbjaTopa, втор%  группа информационДых входов которого Соединена с выходами первого блока пам ти, причем бло) управлени  содержит тенератор тактовых импульсов,, счетчик тактовых

i. МЧ

импульсов, три триггера, два элемента И элемент НЕ, элемент И-НЕ, формирователь импульсов, вход которого подключен к входу запуска блока и к синхронизирующему входу первого триггера, выход формировател  импульсов соединен с первым входом первого элемента И, выход которого соединен с входом сброса первого и второго триггеров и счетчика тактовых импульсов , выход первого триггера соединен с входом разрешени  генератора тактовых импульсов, первый выход которого соединен с выходом синхронизации блока управлени , второй выход генератора тактовых импульсов соединен с синхронизирующим входом второго триггера, первый выход которого с выходом разрешени  записи блока управлени , второй выход второго триггера соединен с первым входом элемента И-НЕ, второй вход которого соединен через элемент НЕ с входом задани  режима блока управлени , выходы номера текущей итераци которого соединены с выходами счетчика.выход переполнени  которого соединен с вторым входом первого элемента И, синхронизирующий вход счетчика соединен с выходом второго элемента И, первый вход которого соединен с первым выходом генератора тактовых импульсов и с синхронизирующим входом третьего триггера инверсный выход которого

соединен с третьим входом второго элемента И, второй вход которого соединен с выходом элемента И-НЕ, отличающеес  тем, что, с целью повышени  быс;тродействи , оно дополнительно содержит второй и трртий блоки пам ти, дешифратор, П - триг r-epcui коррекции, блок формировани  пор дка числа, блок анализа сходимости, а в блок управлени  дополнительно введены два элемента И, причем выходы номера текущей итерации блока управлени  подключены к адресным входам второго и третьего блоков пам ти, выход коррекции блока управлени  соединен с стробирующим входом дешифратора, входы которого соединены с выходами второго блока пам ти, а выходы - с входами установки триггеров, выходы которых соединены с второй группой адресных входов третьего блока пам ти , выходы которого соединены с управл ющими входами первого и второго коммутаторов, выходы блока синхронизации и управлени  записью блока управлени  соединены соответственно с входом синхронизации и входа выборки переменной вращени  блока формировани  пор дка числа, вход знака операнда которого соединен с входом старшего разр да группы информационных входов устройства, перва , втора  и треть  группы информационных входов блока формировани  пор дка числа соединены соответственно с выходами первого, второго и третьего сумматоров, вход кода вычисл емой функции блока формировани  пор дка числа соединен с входом кода вычисл емой функции устройства , выход кода переменной вращени  блока формировани  пор дка числа соединен с управл ющим входом третьего сумматора, а информационные выход блока формировани  пор дка числа с первой группой информационных входов блока анализа сходимости,втора  группа информационных входов которог соединена с выходами номера текущей итерации блока управлени , вход сброса блока анализа сходимости соединен с первым входом блока управлени , выходы синхронизации и управлени  сравнением кодов которого соединены соответственно с входами синхронизации и управлени  регистров блоха анализа сходимости, выход кото )ого соединен с входом признака оррекции блока управлени , причем тервый вход третьего элемента И управлени  соединен с выходом лервого элемента И, второй тзход третьего элемента И подключен к вхп;1У признака коррекций блока ут.-п ипш , вход признака окончани  корхм п.ии

которого соединен с первым информационным входом третьего триггера, второй информационный вход которого соединен с пр мым выходом этого тригера и с первым входом четвертого эмента И, выход которого подключен к выходу управленил коррекции блока управлени , второй вход четвертого элемента И соединен с синхронизирующим входом третьего триггера и с первым выходом генератора тактовых Импульсов, вход сброса третьего тригера подключен к выходу третьего эмента И, третий выход генератора тактовых, импульсов соединен с выходом управлени  сравнением кодов блока управлени , выход разрешени  записи которого соединен с входами разрешени  установки и триггеров коррекции и с входом управлени  выбором переменного п вращени  блока формировани  пор дка числа, вход синхронизации которого соединен с выходом синхронизации блока управлени , признак окончани  коррекции которого соединен с выходом второго блока пам ти, стробирующий вход которого соединен с выходом блока анализа сходимости входом признака коррекции блока управлени , причем блок анализа сходимости содержитрегистр , схему сравнени , триггер услови , выход которого соединен с выходом блока анализа сходимости, а обнул ющий синхронизирующий и информационный входы триггера соединены соответственно с входами сброса, синхронизации блока анализа сходимости и выходом схемы сравнени , перва  и втора  группы информационных входов которого соединены с информационными входами блока анализа сходимости и выходами регистра, информационные входы которого соединены с второй группой информационных входов блока анализа сходимости,а уравл ющий вход регистра coem-tHeti.c входом управлени  анализа сходимсм.-ш а блок формировани  пор дка числа .( держит два мультиплексора,блок пам ти триггер знака,регистр,п-1 сумматоров по модулю два (п - разр дность чисел), узел приоритета и шифратор, выходы и входы которого соответственно соединены с информационными выходами блока формировани  пор дка чис:ла и выходами узла приоритетов, входы которого соединены с выходами сумматоров по модулю два, первые входы которых соединены с выходом старшего разр да регистра, вторые входы сумматоров по модулю два соединены с выходами младших разр дов регистра,информационные входы которого соединены с выходами первого мультиплексора, перва ., втора  и треть  группы информационных входов которого соединены ,с первой,второй и третьей группами информационных входов блока формировани  пор дка числа, синхронизирующий вход регистра с синхронизирующим входом триггера знака, информационный вход которого соединен с выходом блока пам ти, вход управлени  выбором переменной вращени  блока формировани  пор дка чисел соединен с управл ющим входом второго мультиплексора, первый информационный вход которого соединен с входом знака операнда блока формировани  пор дка чисел, вход кода вычисл емой функции которого соединен с первым адресным входом блока пам ти и управл юшдм входом первого мульти-плексора ,второй вход которого подключен к выходу второго мультигатексора, а вход синхронизации блока формировани  пор дка числа соединен с синхронизирующим входом триггера, выход которого соединен с выходом кода,переменной вращени  блока формировани  пор дка числа.

1

Изобретение относитс  к вычислительной технике,а именно к классу арифметических устройств дл  вычислени  трансцендентных функций.

- Целью изобретени   вл етс  повьвпение быстродействи  и точности.

Ни фиг. 1 изображена блок-схема устройства дл  вычислени  функции; на фиг. 2 - блок-схема управлени ; на фиг. 3 - блок-схема блока анализ состо ни ; на фиг. 4 - блок-схема блока анализа сходимости; на фиг, 5 временна  диаграмма работы устройства дл  вычислени  функций. Устройство дл  вычислени  элемен тарных функций (фиг.1) содержит три регистра 1-3, четыре сдвигате л  4 - 7, семь сумматоров 8-14, два коммутатора 15 и 16, сумматор 17 по модулю два, первый блок. 18 па м ти и блок 19 управлени .Первый вх блока 19 управлени  соединен с запускающим входом 20 устройства, управл юаций вход 21 которого соединен с вторым входом блока 19 управлени , первым входом сумматора 17 по модулю два, управл ющими входами первого 12 и второго 13 сумматоров и со старпшм разр дом адреса перво . го б.;ока 18 пам ти, остальные разр  ды адреса которого соединены с упра л ющими входами всех сдвигателей 47 и с первым выходом 22 блока 19 управлени , второй выход 23 последнего соединен с тактирующими входами первого 1, второго 2 и третьего 3 регистррв, первые информационные входы которьк соединены с входной информационной шиной 24 устройства. Первый выход 25 этогоустройства со динен с выходом первого сумматора 12 и вторым информационньм входом первого регистра 1, выход которого соединен с информационными входами первого 4 и второго 5 сдвигателей .и первым информационным входом третье го сумматора 8. Выход сумматора 8 соединен с первым информационным ВХОДО1 первого сумматора 12, второй информационный вход которого соединен с выходом первого коммутатора 15, информационный вход которого соединен с выходом четвертого сумма тора 9, первый информационный вход которого соединен с выходом первого сдвигател  .4 и первым информационным входом п того сумматора 11, а выход п того сумматора 11 соединен с первым информационным входом второго сумматора 13, выход которого соединен с вторым выходом 26 устрой ства и с вторым информационным входом второго регистра 2. Выход этого регистра 2 соединен с информационными входами третьего 6 и четвертого 7 сдвигателей и с вторым информационным входом п того сумматора 11, управл ющий вход которого соединен с управл ющим входом шестого сумматора 10. Выход шестого сумматора 10 соединен с информационньим входом второго коммутатора 16, выход которого соединен с вторым информационном входом второго сумматора 13. Выход третьего сдвигател  6 соединен с вторым информационным входом четвертого сумматора 9, управл ющий вход которого соединен с управл ющим входом третьего сумматора 8 и с выходом сумматора 17 по модулю два. Второй вход последнего соединен с управл ющими входами п того 11 и шестого 10 сумматоров и управл ют входом седьмого сумматора 14, выход которого соединен с третьим выходом 27 устройства и с вторым информационным входом третьего регистра 3. Выход этого регистра 3 соединен с первым информационным входом седьмого сумматора 14, второй информационный вход которого соединен с выходом первого блока 18 пам ти, а выход второго сдвигател  5,соединен с первым информационным входом щестого сумматора 10. Второй информационный вход этого сумматора 10 соединен с вторым информационным входом третьего сумматора 8 и выходом четвертого сдвигател  7. Выход 28 блока 29 анализа сходимости соединен с третьим входом 30 блока 19 управлени  и со стробирующим входом 31 второго блока 32 пам ти. Первый выход этого блока 32 пам ти соединен с четвертым входом 33 блока 19 управлени , первый выход 22 которого соединен с первым адресным входом третьего блока 34 пам ти, с первым входом 35 блока анализа сходимости и адресным входом второго блока 32 пам ти, второй выход которого соединен с информационным входом дешифратора 36. Выход дешифратора 36 через набор триггеров 37 соединен с вторым адресньм входом третьего блока 34 пам ти, выход которого соединен с управл ющими входами первого 15 и второго 16 коммутаторов. Управл юща  шина 38 устройства соединена с первым входом 39 блока 40 анализа состо ни , первый выход которого соединен с вторым входом блока 29 анализа сходимости. Третий

вход последнего соединен с запускающим входом 20 устройства, первый 25, второй 26 и третий 27 выходы которого соединены с вторым входом 41 блока 40 анализа состо ни . Третий вход 42 этого блока соединен с входной информапионной шиной 24 устройства . Ут равл ю п й вход седьмого сумматора 14 соединен с вторым выходом 43 блока 40 анализа состо НИН , четвертый вход которого соединен с управл ющими входамипервого 1 второго 2 и третьего 3 регистров и с третьим выходом 44 блока 19 управлени . Четвертый 45 и п тый 46 выходы блока 19 управлени  соединены соответственно с четвертым входом блока 29 анализа сходимости и стробирующим входом дешифратора 36, а второй выход 23 блока 19 управ лени  соединен с п тым входом . блока 40 анализа состо ни  и п тым входом 47 блока 29 анализа сходимости .

Блок управлени  (фиг.2) содержит генератор 48 тактовых импульсов, счетчик 49 тактовых импульсов, три триггера 50 - 52, элементы И 53 - 57 элемент НЕ 58 и формирователь 59 импульсов. Вход формировател  59 соединен с синхронизирующим входом первого триггера 50 и первым входом блока, выход формировател  59 импульсов соединен с первым входом перво1-о элемента И 53. Выход этого элемента И 53 соединен с обнул ющим входом первого триггера 50, обнул ющим входом второго триггера 51, обнул ющим входом счетчика 49 тактовых импульсов и первым входом второго элемента И 54. Второй вход и выход последнего соединены соотвчзтственно с третьим . входом блока и обнул ющим входом третьего триггера 52. Пр мой выход 60 триггера 52 соединен с первым управл ющим входом этого же триггера и с первым входом третьего элемента И 55, а инверсный выход 61 - с первым входом четвертого элемента И 56. Выход четвертого элемента И 56 соединен с счетным входом счетчика 49 тактовых импульсов, информационные выходы которого соединены с первым выходом 32 блока управлени , а выход переполнени  счетчика 49 тактовых импульсов соединен с вторым входом первого элемента И 53.

Вход элемента НЕ 58 соединен с вторым входом блока, а выход - с: первым входом п того элемента И 57. Выход элемента И 57 соединен с вторым входом четвертого элемента И 56 второй вход элемента И 57 соединен с инверсньм выходом второго триггера 5 1 . Пр мой выход и синхронизирующий вход триггера 51 соответственно соединены с третьим выходом 44 блока и с первым тактовым выходом 62 генератора 48 тактовых импульсов вход которого соединен с пр мым выходом первого триггера 50. Второй выход генератора 48 тактовых импульсов соединен с четвертым выходом 45 блока, третий выход генератора 48 соединен с вторым выходом 23 блока, третьим входом четвертого элемента И 56, вторым входом третьеГР элемента И 55 и синхронизирующим входом третьего триггера 52. . Второй управл ющий вход триггера 52 соединен с четвертым входом 33 блока.П тый выход 46 блока соединен с выходом третьего элемента И 55.

Блок анализа состо ни  (фиг.З) содержит два мультиплексора 63 и 64 четвертый блок 6: пам ти, триггер 66 знака регистр 67, ц -1 элементов 68 сложени  по модулю два, узел 69 приоритета и шифратор 70. Выход и входы шифратора 70 соответственно соединены с первым выходом 71 блока и с выходами узла 69 приоритета , входы которого соединены с выходами Ц-1 элементов 68 сложени  по модулю два. Первые входы этих элементов 68 соединены с разр дными выходами регистра 67, а вторые между собой и со знаковым разр дом регистра 67.

Управл ющий вход регистра 67 соединен с п тым входом блока и с синхронизирующим входом триггера 66 знака, а информационные входы регистра 67 - с выходами первого мультиплесора 63.

Управл ющий вход этого мультиплексора 63 соединен с первым входом 39 блока и с первым адресным входом четвертого блока 65 пам ти, а первый второй и третий информационные входы мультиплексора 63 соединены с вторым входом 41 блока и с первым входом 72 второго мультиплексора 64. Второй вход ,73 и управл ющий вход 74 последнего соответственно соединены с третьим входом 42 блока и четвертым входом блока, а выход второго мульти плексора 64 соединен с вторым адресным входом четвертого блока 65 пам ти . Выход этого блока пам ти соедине с информационным входом триггера 66 знака, выход которого соединен с вторым выходом 43 блока. Блок 29 анализа сходимости (фиг.4 содержит регистр 75, схему 76 сравне НИН ч триггер 77 услови . Выход триг гера 77 соединен с выходом 28 блока а обнул ющий, синхронизирующий и информационный входы соответственно соединены с третьим входом блока, с четвертым входом 78 блока и выходом схемы 76 сравнени . Первый и второй входы этой схемы 76 сравнени  соответственно соединены с вторым входом 79 блока и выходом регистра 75, информационный и управл ющий вхо ды которого соответственно соединены с первым входом 35 и п тым входом 47 блока. Последовательность работы предла гаемого устройства состоит в задании кода операций по входной управл ющей шине 38 и управл ющему входу 21, ко дов данных по входной информационной шине 24, сигнала запуска по запускающему входу 20 и съеме данных в вид кодов с выходнь1х информационных шин 25-27 после переполнени  счетчика 49 тактовых импульсов блока 19 управлени . Работа устройства основываетс  на следующих рекуррентных соотношени х , описывающих алгоритмы Волдера , ,2 у; .,Х. 2 о;;+ с arctg 2 artli где О : 1 S- п - числа натурального р да, набор которых определ ет последовательность вьтолн емых итераций . В общем случае дл  повьппени  быстродействи  и обеспечени  сходимости вычислений этот набор должен быть разным. С этой целью в предложенное устройство введин блок 29 анализа сходимости, который формирует признак рассогласовани  (Rg ), используемый дл  выполнени  корректирующей итерации с индексом . В св зи с этим выполн емые в устройстве итерации подраздел ютс  на основные и вспомогательные. Основные итерации выполн ютс  всегда при вычислении каждой элем ентарной функции , а вспомогательные - только при формировании признака рассогласовани  . Так как при реализации рекуррентных соотнЬшений (1) возникает деформаци  вектора, определ ема  величиной . . то в устройстве формируютс  коррекции , определ емые представлением 1 / / - в р д (771 /1+ величины Использу  описанный выше алгоритм коррекции, возможно вычисление функции с двойным начальным шагом, что позвол ет использовать более щирокую область изменени  аргумента. Номера основных коррекций хран тс  в третьем блоке 34 пам ти, и в соответствуюш;ие итерации с его выхода выдаетс  сигнал на управление коммутаторами 15 и 16. Управление третьим блоком 34 пам ти осуществл етс  двум  группами входных адресных шин, перва  из которых соединена с первым выходом 22 блока 19 управлени , а втора  группа входных адресных шин соединена с набором триггеров 37, которые срабатывают по соответствующему условию. Дл  выраб отки этого услови  и управлени  итераци ми путем формировани  знака служат соответственно блок 29 анализа сходимости и блок 40 анализа состо ни . Код операции (КОП),поступающий по управл ющей шине 38,управл ет первым мультиплексором 63, а также используетс  дл  задани  части адреса четвертого блока 65 пам ти блока 40 аналиа состо ни . Одновременно с КОП на правл юш;ий вход 21 поступает сигнал, оответствующий величине q, равной 1 или -1, и характеризующий тип, предел ющий функции: тригонометриеска  или гиперболическа  (экспонениальна ) . Этот сигнал поступает на ервый вход сумматора 17 по модулю два и науправл ющие входы сумматоров 12 и13, а также служит старшим разр домадреса первого блока 18 пам ти . КОП, поступа  на мультиплексор 63 управл ет выбором выходов с сумматора первого 12, второго 13 или седьмого 14 с целью анализа их выход ных кодов. КОП, поступа  также на че вертый блок 65 пам ти, совместно со знаками операндов, поступающих по третьему входу 42 блока и по второму входу 41 через мультиплексор 64, фор мирует стратегию выбора знака ; дл  заданной функции, т.е.. обеспечивает сходимость процессов вычислений во всех квадрантах пространства допусти мой области определени  функций. Все отношени  дл  выбора знаков во всех квадрантах дл  каждой функции записываютс  заранее в четвертом блоке 65 пам ти. Сформированное значение знака итерации з аписываетс  с триггера 66 знака. С пр мого плеча последнего значени  поступает на второй вход сумматора 17 по модулю два, где совместно с управл ющим сигналом (величиной q ) формирует соответству ющее значение сигнала дл  управлени  работой третьего 8 и четвертого 9 сумматоров. Сформированное значение 9i управл ет также выбором операций п того 11, шестого 10 и седьмого 11 сумматоров. Поступившее значение кода операнд на второй вход 41 блока 29 анализа сходимости через мультиплексор 63 записываетс  в регистр 67. Формирова ние пор дка числа, записанного в регистре 67, осуществл етс  с помощью п - 1 элементов 68 сложени  по моду лю два, узла 69 приоритета и шифрато ра 70. С последнего через первый выход 71 блока сформированное значение пор дка числа поступает на схему 76 сравнени  блока 29 анализа сходимости , где сравниваетс  с текущим значением номера итерации. Если текущий номер итерации меньше пор дка числа, то вьфабатываетс  признак рассогласовани , т.е. услови  необхо димости повторени  итерации. Сигнал признака рассогласовани  снимаетс  с триггера 77 и подаетс  через выход 28 блока на третий вход 30 блока 19 управлени  и на стробирующий вход 31 второго блока 32 пам ти. Последовательность работы блока 19 управлени  заключаетс  в следующем (фиг.5). На подготовительном этапе по управл ющей шине 38 и управл ющему входу 21 задаетс  КОП и величина q, равна  +1 или -1, что соответствует 1 или 0 в зависимости от вида вычисл емой функции, з. затем по запускающему входу 20-импульс, по которому происходит обнуление триггеров 50 и 51 и счетчика 49 тактовьк импульсов, и установка триггера 50 в состо ние 1. Последний разрешает генератору 48 тактовых импульсов формирование серии импульсов пр мых, инверсных и задержанных на некоторое оз относительно пр мых, обусловлива  функционирование устройства. По переднему фронту первого импульса (23) происходит запись в регистры 1-3 исходной информации о данных 2 1, Z 2,Т, поступающих по входной информационной шине 24 устройства. По этому же импульсу происходит запись в триггер 66 знака величины f, (66), считанной с четвертого блока 65 пам ти. Формирование разрешени  на прохождение тактирующим импульсов (23) на счетчик 49 тактовьк импульсов обуславливаетс  наличием на втором входе четвертого элемента И 56 логической 1, снимаемой с п того элемента И.57. Если величина q +1 (гиперболическа  функци ), т.е. соответствующий ей сигнал 1 поступает на управл ющий вход 21, то на выходе элемента И 57 будет логическа  1, что дает разрешение на запись в счетчик 49 тактовых импульсов тактовых импульсов (23), а по переднему фронту первого инверсного импульса (62) формируетс  строб (44) на начало процесса вычислени , что характеризует второй этап работы блока управлени . Если q -1, т.е. ей соответствует сигнал О, то вычислени  в устройстве начинают также.как и при с . той разницей, что в;счетчик 49 тактовых импульсов первый импульс записан не будет (22), и произведенна  итераци  соответствует нулевому шагу. ,. В случае по влени  признака рассогласовани  (29) и наличи  сигнала (33) с второго блока 32 пам ти триггер . 52 устанавливаетс  в 1 и сигналом О со своего инверсного плеча запрещает прохождение тактового импульса на счетчик импульсов, При этом формируетс  стробирующий сигнал (46), который поступает на дешифратор 36. В зависимости от того, при каком номере итерации произошло рассогласование и по вление сигнала (33), на выходе дешифратора формируетс  соответствующий сигнал (36), который обуславливает срабатывание соответствующего триггера (37) из набора триггеров 37. При этом измен етс  адресаци  третьего блока 34 пам ти и, соответственно, последyюlЦIie номера корректирующих итераций . Опи ;анным выше методом харак088412

теризуетс  третий этап работы блока управлени  - этап дополнительных итераций. Возврат к второму этапу работы блока управлени  происходит при исчезновении либо сигнала признака рассогласовани  (29), либо исчезновении сигнала (33), снимаемого со второго блока пам ти 32, в котором хран тс  номера дополнительных итераций.

При по влении сигнала переполнени  (49), снимаемого с счетчика 49 импульсов, вычислительный процесс заканчиваетс  и элементы блока

15 управлени  устнавливаютс  в исходное начальное положение. 45 23Ц1

Д

1Г

1 180884

22

Й:

43

50

46

&

-е

52

61

Л

га

57

«Ил

чг

7J

72

57

Л5

- -

- -- -

Л

30

V3

-в

66

55

н

7/

7(

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЙ ФУНКЦИЙ, содержащее три регистра, семь сумматоров, четыре сдвигателя, . два коммутатора, сумматор по модулю два, первый блок памяти и блок управления, вход запуска которого соединен с входом запуска устройства, вход управления типом итерационных констант которого соединен с входом задания режима блока управления, первым входом сумматора по модулю. два, управляющими входами первого и второго сумматоров и с входом старшего разряда адреса первого блока памяти, входы младших разрядов которого соединены с управляющими входами всех сдвигателей и с выходами номера текущей итерации блока управления_?выход синхронизации которого соединен с синхронизирующими входами первого, второго и третьего регистров, информационные входы которых соединены с информационным входом устройства, первая, вторая и третья группы информационных выходов которого соединены соответственно с выходами первого, второго и третьего сумматоров,- а также с информационными входами первого,,второго и третьего регистров, входы разрешения записи которых соединены с выходом разрешения записи блока управления, а выходы первого регистра - с информационными входами первого и второго сдвигателей и с первой группой информационных входов четвертого сумматора, выходы которого соединены с первой группой информационных входов первого сумматора, вторая группа информационных вводов которого соединена с выходами первого коммутатора, информационные входы которого соединены с выходами пятого сумматора, первая группа информационных входов которого соединена с выходами первого сдвигателя и с первой группой информационных входов шестого сумматора, выходы которого соединены с первой группой информационных входов второго сумматора, выходы второго регистра соединены с информационными входами третьего и четвертого сдвигателей и с второй группой информационных входов шестого сумматора, управляющий вход которого соединен с управляющим входом седьмого'' сумматора выходы которого соединены с информационными входами второго коммутатора, выходы которого соединены с второй группой информационных входов второго сумматора, выходы второго и третьего сдвигателей соединены соответственно с первой и второй группами информационных входов седьмого и пятого сумматоров, вторая группа информационных входов седьмого сумматора соединена с выходами четвертого сдвигателя и с второй группой информационных входов четвертого сумматора, управляющий вход которого соединен с управляющим входом пятого сумматора и с выходом сумматора по модулю два, второй вход которого соединен с управляющими входами третьего, шестого и седьмого сумматоров, выходы третьего регистра соединены с первой группой информационных .входов третьего сумматора, вторая группа информационных входов которого Соединена с выходами первого блока^памяти, причем блсд$ управления' содержит генератор тактовых импульсов,, счетчик тактовых ' <. .«и*· импульсов, три триггера, два элемента Иу»'элемент НЕ, элемент И-НЕ, формирователь импульсов, вход которого подключен к входу запуска блока и к синхронизирующему входу первого триггера, выход формирователя импульсов соединен с первым входом первого элемента И, выход которого соединен с входом сброса первого и второго триггеров и счетчика тактовых импульсов, выход первого триггера соединен с входом разрешения генератора тактовых импульсов, первый выход которого соединен с выходом синхронизации блока управления, второй выход генератора тактовых импульсов соединен с синхронизирующим входом второго триггера, первый выход которого соединен с выходом разрешения записи блока управления, второй выход второго триггера соединен с первым входом элемента И-НЕ, второй вход которого соединен через элемент НЕ с входом задания режима блока управления, выходы номера текущей итерации которого соединены с выходами счетчика^выход переполнения которого соединен с вторым входом первого элемента И, синхронизирующий вход счетчика соединен с выходом второго элемента И, первый вход которого соединен с первым выходом генератора тактовых импульсов и с синхронизирующим входом третьего триггера, инверсный выход которого соединен с третьим входом второго элемента И, второй вход которого соединен с выходом элемента И-НЕ, отличающееся тем, что, с целью повышения быстродействия, оно дополнительно содержит второй и третий блоки памяти, дешифратор, П-триггеров коррекции, блок фор мирования порядка числа, блок анализа сходимости, а в блок управления дополнительно введены два элемента И, причем выходы номера текущей итерации блока управления подключены к адресным входам второго и третьего блоков памяти, выход коррекции блока управления соединен с стробирующим входом дешифратора, входы которого соединены с выходами второго блока памяти, а выходы - с входами установки триггеров, выходы которых соединены с второй группой адресных входов третьего блока памяти, выходы которого соединены с управляющими входами первого и второго коммутаторов, выходы блока синхронизации и управления записью блока управления соединены соответственно с входом синхронизации и входам выборки переменной вращения блока формирования порядка числа, вход знака операнда которого соединен с входом старшего разряда группы информационных входов устройства, первая, вторая и третья группы информационных входов блока формирования порядка числа соединены соответственно с выходами первого, второго и третьего сумматоров, вход кода вычисляемой функции блока формирования порядка числа соединен с входом кода вычисляемой функции устройства, выход кода переменной вращения блока формирования порядка числа соединен с управляющим входом третьего сумматора, а информационные выходы блока формирования порядка числа с первой группой информационных входов блока анализа сходимости,вторая группа информационных входов которого соединена с выходами номера текущей итерации блока управления, вход сброса блока анализа сходимости соединен с первым входом блока управления, выходы синхронизации и управления сравнением кодов которого соединены соответственно с входами синхронизации и'управления регистров блока анализа сходимости, выход кото>ого соединен с входом призвака <оррекции блока управления, причем тервый вход третьего элемента И бло<а управления соединен с выходом лервого элемента И, второй’ вход третьего элемента И подключен к входу признака коррекций блока упр.зн.юния, вход признака окончания корр<ч.цин которого соединен с первым информационным входом третьего триггера, второй информационный вход которого соединен с прямым выходом этого триггера и с первым входом четвертого элемента И, выход которого подключен к выходу управления коррекции блока управления, второй вход четвертого элемента И соединен с синхронизирующим входом третьего триггера и с первым выходом генератора тактовых импульсов, вход сброса третьего триггера подключен к выходу третьего элемента И, третий выход генератора тактовых, импульсов соединен с выходом управления сравнением кодов блока управления, выход разрешения записи которого соединен с входами разрешения установки η триггеров коррекции и с входом управления выбором переменного η вращения блока формирования порядка числа, вход синхронизации которого соединен с выходом синхронизации блока управления, признак окончания коррекции которого соединен с выходом второго блока памяти, стробирующий вход которого соединен с выходом блока анализа сходимости входом признака коррекции блока управления, причем блок анализа сходимости содержитрегистр, схему сравнения, триггер условия, выход которого соединен с выходом блока анализа сходимости, а обнуляющий синхронизирующий и информационный входы триггера соединен ны соответственно с входами сброса, синхронизации блока анализа сходимости и выходом схемы сравнения, первая и вторая группы информационных входов которого соединены с информационными входами блока анализа сходимости и выходами регистра, информационные входы которого соединены с второй группой информационных входов блока анализа сходимости,а уп равляющий вход регистра соединен с входом управления анализа сходимости, а блок формирования порядка числа содержит два мультиплексора,блок памяти триггер знака,регистр,п-1 сумматоров по модулю два (п - разрядность чисел), узел приоритета и шифратор, выходы и входы которого соответственно соединены с информационными выходами блока формирования порядка числа и выходами узла приоритетов, входы которого соединены с выходами сумматоров по модулю два, первые входы которых соединены с выходом старшего разряда регистра, вторые входы сумматоров по модулю два соединены с выходами младших разрядов регистра,информационные входы которого соединены с выходами первого мультиплексора, первая., вторая и третья группы информационных входов которого соединены .с первой,второй и третьей группами информационных входов блока формирования порядка числа, синхронизирующий вход регистра с синхронизирующим входом триггера знака, информационный вход которого соединен с выходом блока памяти, вход управления выбором переменной вращения блока формирования порядка чисел соединен с управляющим входом второго мультиплексора, первый информационный вход которого соединен с входом знака операнда блока формирования порядка чисел, вход кода вычисляемой функции которого соединен с первым адресным входом блока памяти и управляющим входом первого мульти-< плексора,второй вход которого подключен к выходу второго мультиплексора, а вход синхронизации блока формирования порядка числа соединен с синхрэнизирующйм входом триггера, выход которого соединен с выходом кода,переменной вращения блока формирования порядка числа.