SU744556A1 - Устройство дл возведени в степень - Google Patents

Description

Изобретение относитс  к области вычислительной техники и может быть применено в цифровых вычислительных машинах и специализированных устройствах , работающих в регшьном масштабе времени, вычислени  функций вида X(i 2,3,4...п) Известны устройства дл  вычислени  функции Y х 1, 2 и 3. Эти устройства представл ют собой ЦВМ, содержащие три регистра и сумматор , а вычисление каждого значени ( i 2,3,4...п) осуществл етс  в та ких устройствах путем реализации программы i-1-кратного умножени  операнда X на себ . При вычислении Х с помощью известных функций Y устройств .необходимо многократное выполнение операции умножени , допо нительное врем  на модификацию команд и обращение к запоминающему устройству, что обуславливает низко быстродействие известных устройств. Известно устройство дл  возведени  в степень, содержащее регистр операнда X, выходы которого соедине со входами блоков логических элемен тов, содержащих элементы И, выходы всех блоков логических элементов, кроме первого, подключены ко входам сумматоров, св занных с соответствующими регистрами промежуточных результатов , в каждом из которых выход младшего разр да подключен ко вхоДу следующего блока логических элементов , причем выходы первого блока логических элементов соединены со входами вспомогательного регистра, младший разр д которого подведен ко йходу второго блока логических элементов, а выход младшего разр да последнего регистра промежуточного результата св зан со входом регистра окончательного результата и, кроме того, вы:1од блока управлени  подключен ко входам всех блоков логических элемент.ов и к цеп м сдвига всех регистров, кроме регистра операнда X 4 . Это устройство обладает более высоким быстродействием по сравнению с вышеуказанными, так как при вычислении функций; Y,- Х здесь не требуетс  многократного умножени  операнда X и многократного обращени  к за- поминающему устройству. Однако известное устройство обладает низким быстродействием, особенно дл  случа , когда числа на входе и выходе устройства представлены последовательными кодами. ДействительHO , поскольку известное устройство не позвол ет совмёщйть во времени процессы поразр дного ввода операнда, вычислени  и поразр дной выдачи результатов , то дл  целого р да случаев , когда операнд и результаты могут поступать на вход устройства и выдаватьс  на выходе только поразр дно, , начина  со старших разр дов (например , когда имеютс  ограничени  на пропускную способность каналсэв св зи , ограничение на количество внешних выводов при выполнении устройства в виде большой интегральной схёмы , дл  случа , когда операнд формируетс  поразр дно на внешнем устройстве , например на цифровом измерительном приборе с поразр дным уравновешиванием и т.п.) врем  получени  результата дл  известного устройства определ етс  по формуле

вьод-) uwBi

т,

вьод-г Таь,в1 Э - врем  ввода операнда вывода результатов; CJ, - разр дность операнда и результатов ;

Т - период поступлени  на вход устройства очередных разр дов операнда и выдачи на выходе очередных разр Гдов результатов (в общем случае Тл определ етс  внешними по отнс иению к устройству факторами, йапример, пропускной способностью канала св зи , быстродействием внешних источников и потребителей информации и т.п.) .

В известном устройстве в результате выполнени  одного цикла вычислени  длительностью ntjj + Ъ.дв(гДё tj, врем  суммировани , t.;- врем  сдвига в регистрах) вычисл ютс  очередные младаие цифры всех функций Y-{ X (i l,2,3...n), причем разр дность У равна i, следовательно 7 na(nt5j +

TI + nc,{nt3 + t).

Цель изобретени  - повышение быстродействи  устройства дл  вычислени  функций y-i XV. . .-..-...-.

Поставленна  цель достигаетс  тем, что устройство дл  возведени  в степень , содержащее регистр операнда, регистры промежуточных и окончательнй:х: результатов, сумматор, блок пЕ авлени , причем входы регистров

промежуточных результатов подключены к выходам сумматора, перва  руппа входов которого подключена к выходам регистров промежуточных результатов , первый выход блока управени  подключен к управл ющим входам двига регистров окончательных и проежуточных результатов, содержит четчик, сдвигатель, распределитель игналов, кодопреобразователь и триггеры цифр результата, причем выходы

744556

СЧетчика подключены ко входам регистров окончательных результатов, выходы которых подключены ко входам счетчика, а также ко входам сдвигател , втора  группа входов сумматора подключена к выходам регистра операнда , а треть  группа входов - к выходам сдвигател , выходы пр мых и инверсных значений трех старших разр дов сумматора подключены ко входам кодопреобразовател  первый и второй выходы которого соединены со входами соответственно первого и второго триггеров цифр результата, другие входы которых подключены к первому выходу блока управлени , входы которого соединены с выходами триггеров цифр результата, а также с управл ющими входами счетчика и регистра операнда , выходы распределител  сигналов подключены ко входам младших разр 0 Дов регистра операнда и к управл ющим входам сдвигател , входные шины устройства подключены к управл ющим входам сдвигател  и регистра операнда , второй выход блока управлени 

соединен с управл ющими входами регистра операнда и распределител  сигНошов , остальные 2п выходов блока управлени  подключены к выходным шинам устройства.

На фиг. 1 изображена структурна 

0 схема устройства; на фиг. 2 - пример выполнени  и подключени  кодопреобразовател .

Устройство содержит а+1 регистров

,1 окончательных результатов иа+2 регистров 2 промежуточных результатов . Конструктивно эти регистры могут быть выполнены, например, как динамические последовательные (п+1) разр дные регистры, либо как линии

0 задержки емкостью (п+1) бит, где

п - максимальное значение показател  степени, ср - разр дность X и У .

Устройство также содержит сдвигатель 3, реверсивный счетчик 4, ре5 гистр операнда X 5 (дл  случа , когда X представлен избыточным кодом с цифрами 1,6,1, регистр 5 обладает также свойствами многовходового реверсивного счетчика), содержащие по

0 Разр дов каждый, и (cj,+4)-разр дный трехвходовой комбинационный сумматор 6. Выход каждого k-ro регистра 1 ( ,2,. . . ,) соединен со входом k-ro разр да сдвигател  3 и (k-fl)-ro разр да счетчика 4, каждый k-ый разр д которого св зан со входом k-ro регистра 1 (первыми считают старшие регистры и разр ды). Выходы каждого k-rro разр да сдвигател  3 и k-ro разр да регистра 5 подключены ко входам соответственно (k+2)го и (k+3)-ro разр дов сумматора б.. Выход каждого 6-го (С 1, 2 ,3 , , . . ,(+2) регистра 2 подведен ко входу Е+1-го разр да сумматора б, выход Е+2 С-го

Claims (4)

1. 5 разр да которого подведен ко входу Е-го регистра 2. Кроме того, выход первого регистра 2 соединен со входом первого разр да сумматора б, выход первого разр да сдвигатёл  3 св зан со входами первого й вт6рогО разр дов сумматора, а выход первого разр да регистра 5 подключен ко входам первых трех разр дов сумматора б Пр мые и инверсные выходы трех первых разр дов сумматора 6 подключены ко входам кодопреобразовател  7, содержащего элемента 8 И и 9 ИЛИ, св занные между собой в соответствии с системой переключательных функций (фиг.2). 1 1 5з V а а 2 f,i - й а, V . , где индексы соответствуют номерам разр дов сумматора и номерам выходов кодопреобразовател  7, соединенных со входами триггеров цифры результата 10 и 10-2, выходы которых подведены к управл ющим входам счетчика 4, регистра 5 и ко входам блока управлени  11. Выходы ср-разр днаго распределител  12 сигналов, который может быть выполнен как сдвиговый регистр или счетчик с дешифратором, .подключены ко входам младших разр дов регистра 5 и управл ющим входам сдвигател 3. к управл ющим входам сдвигател  3 и регистра 5 подведены также входные шины устройства I3j и 13. Кроме того, первый выход блока 11 управлени  соединен с цеп ми приема кода на триггеры 1(3 и с цеп ми сдвига регистров 1 и 2 (если регистры 1 и 2 выполн ютс  как линии задер ки, то в этом случае, последн   св з в устройстве отсутствует) .- Второй выход блока управлени  11 св зан с управл ющими входами регистра 5 и распределител  12 сигналов, к остал ным выходам блока 11 управлени  под ключены пары выходных шин устройства 14. К началу вычислений (цепи установ ки исходного состо ни  на чертеже не показаны) на выходе крайнего правого регистра 1 находитс  единица, в остальных разр дах регистров 1 и 2 и триггерах 10 устройства записаны нули. В каждом J-OM цикле работы устройства (j l,2, 3. . .cj+2n) на входные шины устройства 13 в избыточном , двоичном коде с цифрами 1,0,1 поступает очередна  цифра аргумента X, имеюща  вес .где S - количество двоичных разр дов, после которых фиксируетс  зап та  (Плюс единице соответствует наличие сигнала на шине 13, минус единице - на шине 132 нулю соответствует отсутствие сигна ла на обеих шинах, причем указанные сигналы присутствуют на входных шинах на прот жении всего цикла). При этом в распределителе 12 единица находитс  в J-OM разр де. Сигнал на втором выходе блока 11 управлени  выдаетс  в начале, т.е. в netBOM такте RajKjiibro цикла. По этому сигналу осуществл етс ;запрет выдачи кода С регистра 5, а единица с выхода j-ro разр да распределител  12 поступает на ВХОДприбавле.ни  или вычитани  единицы j+1-го разр да регистра 5, в зависимости от того,какое значение 1 или Т принимает цифра операнда X, поступающа  на управл ющие входы этого регистра. Таким образом, в начале j-ro цикла в )егйстре 5 оказываетс  зйпйса.нный код Xj, т.е. число К, представленное только j старшими разр дами ; ------ - Каждый i-ый такт (,2,3...п; j-ro цикла начинаетс  сигналом в первом выходе блока 11 управлени , по которому в регистрах 1 и 2 происходит сдвиг, при котором на входа.регистров 1 и 2 поступают коды, сформированные в счетчике 4 и сумматоре б, в результате выполнени  предшествующего такта, а на триггеры 10 принимаетс  код цифры результата сформированный блоком 7 в предадущем, i-1-ом такте. Далее, код У., | выдаетс  из устройства по соответствующим выходным шинам 14 и, одновременно с этим, прибавл етс  в счетчике 4 к сдвинутому на разр д влево коду У с выходом регистра 1 (2У + У), а также управл ет выдачей пр мого или дополнительного кода числа , хранимйго на рёгйстрё 5 таким образом, :что Hat сумматор; б вьадаетс  число У-j-.- X;. Аналогичным образом, одновре менно с этим, цифра Xj операнда X, поступающа  по входным шинам 13, управл ет выдачей на сумматор б кода сдйигател  3, который на прот жении всего j-ro цикла осуществл ет iсдвиг влево на cj+1-j разр дов кода чисел y., , то есть в каждом i-ом такте j-ro цикла на сумматор б, кроме того, выдаетс  число X-j ,i . На входы сумматора 6 поступает код с выходов регистров 2. Кодопреобразователь 7, анализиру  три старших разр да сумматора б.вырабатывает код очередной цифры результата У; , который будет прин т на триггеры 10 в начале следу-, .ющбго, i+1-го такта. В i-OM такте каждого цикла в устройстве .формируетс  и такт спуст  выдаетс  очередна  цифра числа Х, причем задержка по влени  на выходе первой (старшей) цифры составл ет 2 циклов, т.е. дл  того, чтобы получить (J, разр дов число У X,-, необходимо выполнить циклов вычислени . Поскольку длительность цикла в предлагаемом устройстве равна n( tj,.g) f то, следовательно, вреMR вычислени  всех функций X (,2,3...n) дл  него составл ет ве личину Тд (2n+cj)«n (t 5 + ) , тогда как в известном устройстве дл  выш %(этого необходимо врем  Т . + tcAs) / т.е. как легко убедитьс  :i ,дп.  любых n и . Данное уст ройство обладает еще большим преимуiHecTBOM в случае, когда аргумент X и функции у могут поступать на вход устройства и выдаватьс  из устройства только последовательным кодом, поразр дно., начина  со старших разр дов . Действительно, поскольку пред лагаемое устройство позвол ет полностьй совмещать во времени процессы поразр дного ввода, вывода и вычислени , то врем  вычислени  в нем и дл  этого случа  остаётс  равным . Та (2п + )-п- (ts+-tcAB) / тогда в известном устройстве, позвол ю щем начинать процесс собственно выЧйрлёни  толькопосле завершени  поразр дного ввода, X, а процесс выдачи результатов (начина  со старших разр дов) - только после завершени  вычис лени , суммарное врем  дл  этого слу ча  увеличиваетс  и равно Т BbwH BMW Тогда тем более будет выполн тьс  условие Т Т. Следоватёль но , врем  вычислени  в предлагаемом устройстве всегда меньше чем в известном, причем дл  случа , числа на входе и выходе s ctройств предст авЛены последов ательнымк кодами,предлагаемое устройство да ет выигрыш в быстродействии в раз. Например, при разр дности ср 40, предлагаемое устройство позвол ет вычислить и выдать последовательным кодом значени  функций Y Х (1 1,2,3...20) в 7,8 раза быстрее, чем известное. При этом Т было прин то равным длительности цикла вычислени  В предлагаемом устройстве Тц n(t,j, + ) , хот  в общем случае, Т,7/ Тц, абсолютный выигрыш в быстродействии может быть значительно больше. Формула изобретени  УсзтройствО дл  возведени  в степ .ёнь, содержащее регистр операнда, ;регистры промежуточных и окончатель/ных результатов, сумматор, блок упра лени , причем входы регистров промежуточных результатов подключены к выходам сумматора, перва  группа входов которого подключена к выходам регистров промежуточных результатов, первый выход блока управлени  подключен к управл ющим входам сдвига регистров окончательных и промежуточных результатов, отличающеес  тем, что, с целью повышени  быстродействи , устройство содержит счетчик, сдвигатель, распределитель сигналов, кодопреобразователь и триггеры цифр результата, причем выходы счетчика подключены ко входам регистров окончательных результатов, выходы которых подключены ко входам счетчика, а также ко входам сдвигател , втора  группа входов сумматора подключена к раходам регистра операнда, а треть  группа входов - к выходам сдвигател , выходы пр ь«Л{ и инверсных значений трех старших разр дов сумматора подключены ко входам кодопреобразовател , первый и второй выходы которого соединены со входами соответ-ственно первого и второго триггеров цифр результата другие входы которых подключены к первому входу блока управлени , вхЬды которого соединены с выходами триггеров цифр результата , а также с управл ющими входами счетчика и регистра операнда, выходы распределител  сигналов подключены , . ко входам младших р;азр дов регистра операнда и к управл ющим входам сдвигател , входные шины устройства подключены к управл ющим входам сдвигател  и регистра операнда, второй выход блока управлени  соединен с управл ющими входами регистра операн-, да и распределител  сигналов, остальные 2п выходов блока управлени  подключены к выходным шинам устройства. Источники информации, прин тые во внимание при экспертизе 1.Карцев М.А. Арифметика цифровых машин, М,, Наука, 1969, с, 348-354.
2. 2.Патент США W3740722, кл. 340-172.5, 1973.
3. 3.Акцептованна  за вка Японии (48-7217, кл. 97 (7) Н 21, 1973.
4. 4.Авторское свидетельство СССР №425175, кл. G06 F 7/38, 1973 (прототип ) о

   CDua. f

   /

   /