SU1472901A1 - Устройство дл вычислени функций - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Цель изобретени  - расширение области применени  устройства. Устройство содержит генератор тактовых импульсов, блок управлени , блок формировани  функций, первый и второй счетчики, блок посто нной пам ти, первый, второй и третий мультиплексоры, первый и второй сумматоры, входной регистр, первый и второй блоки оперативной пам ти, элемент И-НЕ, элемент ИЛИ. Блок управлени  и синхронизации содержит первый, второй, третий и четвертый элементы И-НЕ, триггер, первый, второй и третий элементы НЕ, первый, второй и третий элементы ИЛИ, первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ-НЕ. Блок формировани  функций содержит умножитель, сумматор, накапливающий регистр, выходной регистр. Благодар  дополнительно введенным блокам и новому построению схемы, устройство позвол ет дополнительно реализовать режим вычислени  функций двух переменных. 1 з.п.ф-лы, 3 ил.

Description

. ,1

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых и аналого-цифровых вычислительных комплексах, системах робототехники и интерактивной машинной графики.

Целью изобретени   вл етс  расширение области применени  устройства за счет дополнительной возможности вычислени  функций двух переменных.

На фиг.1 показана структурна  схема устройства; -на фиг. 2 - функци1- ональна  схема блока управлени ; на фиг.З - один из возможных вариантов построени  блока формировани  функций,

Устройство дл  вычислени  функций содержит генератор 1 тактовых импульсов , блок 2 управлени , блок 3 формировани  функций, первый счетчик 4, блок 5 посто нной пам ти, первый коммутатор 6, первый сумматор 7, второй коммутатор 8, входной регистр 9, первый блок 10 оперативной пам ти, элемент И-НЕ 11, второй счетчик 12, второй блок 13 оператив ной пам ти, третий коммутатор 14, второй сумматор 15 и элемент ИЛИ 16. Блок 2 управлени  содержит первый

17, второй 18 и третий 19 элементы И-НЕ, триггер 20, первый элемент НЕ

Јъ 1C

СО

3147

21, первый 22 и второй 23 элементы . ИЛИ, первый элемент И 24, первый элемент ИЛИ-НЕ 25, четвертый элемент И-НЕ 26, второй элемент ИЛИ-НЕ 27, третий элемент ИЛИ 28, второй 29 и третий 30 элементы И, третий элемент ИЛИ-НЕ 31, второй 32 и третий 33 элементы НЕ.

Блок 3 формировани  функций содер- жит умножитель 34, сумматор 35, накапливающий регистр 36 и выходной регистр 37.

Устройство работает следующим образом,

На вход сброса устройства подаетс  уровень О, по которому происходит обнуление регистра 37 блока 3, и триггер 20 блока 2 устанавливаетс  в состо ние 1 на ин- версном выходе. Сигнал 1 с инверсного выхода триггера 20 поступает на управл ющий вход коммутатора 8, что приводит к подключению первой входной переменной к адресному входу блока 10 оперативной пам ти. При этом на первом выходе элемента И-НЕ 11 действует сигнал 1, который по сигналу на входе ввода коэффициентов разрешает запись значений козф- фициентов представлени  воспроизводимой сплайн-функции в блок 10. Так как в начальный момент на пр мом вы- ходе триггера 20 - сигнал О, то на выходе элемента И-НЕ 11 формируетс  сигнал готовности устройства к работе .

Управл юща  ЭВМ распознает наличи сигнала ГОТОВНОСТЬ и заполн ет блок 10 оперативной пам ти значени ми коэффициентов C,jНа вход запуска устройства подаетс  сигнал СТАРТ в виде 1, При этом на выходе элемента И-НЕ 17 блока 2.по вл етс  уровень О, который устанавливает триггер 20 в состо ние 1 на пр мом выходе, сбрасывает в нуль счетчики 4, 12 и через элемент НЕ 32 блока 2 записывает коды первой и второй входных пере- менных во входной регистр 9. 1 на пр мом выходе триггера 20 разрешает прохождение тактовых импульсов на выход элемента И-НЕ 18, На входы элемента И-НЕ 26 подаетс  сигнал с выхода нулевого и первого разр дов счетчика 12, поэтому при формировани на его выходе I она инвертируетс  элементом ИЛИ-НЕ 27 и разрешает про

хождение тактовых импульсов с выхода элемента НЕ 21 на выход элемента ИЛИ 28. Нулевой код с выхода счетчика 4 формирует на выходе элемента ИЛИ 23 блока 2 О, который запрещает прохождение сигналов через элемент И 24, а совместно с нулевым выходным сигналом элемента ИЛИ 16 разрешает прохождение первого тактового импульса на-выход элемента ИЛИ 22. Первый импульс с выхода элемента ИЛИ 22 сбрасывает в нуль накапливающий регистр 36 блока 3, но не проходит через элемент ИЛИ-НЕ 25, так как сигнал старта еще не сн т управл ющим устройством .

Сигнал О с выхода элемента ИЛИ , 16 с помощью коммутатора 6 подключает к адресному входу блока 5 посто нной пам ти младшие разр ды первой входной переменной X с выхода регистра 9, определ ющих значение базисного сплайна В(Хр), Так как на первом вхо« де сумматора 7 действует нулевой код, то на его выходе образуетс  код, равный коду старших разр дов , первой входной переменной, который определ ет первую половину адреса коэффициента С ; (значение индекса i) Вторую половину адреса коэффициента (значение индекса j) определ ет код с выхода сумматора 15.

Задний фронт первого тактового импульса с выхода элемента ИЛИ 28 блока 2 записывает начальное значение во(Хр) базисного В-сплайна с выхода блока 5 посто нной пам ти и значение коэффициента С; с выхода блока 10 оперативной пам ти в умножитель 34 блока 3, а также увеличивает содержимое счетчика 4 на единицу. При этом на выходе счетчика 4 формируетс  код 01, который приводит к изменению номера участка базисного В-сплайна и адреса коэффициента (на выходе сумматора 7 формируетс  код, соответствую, щий индексу i+1). Так как накапливающий регистр 36 блока 3 при этом обнулен, то умножитель 34 вычисл ет первое произведение . В6(Х„), которое без изменений проходит на выход сумматора 35. Выходной код счетчика 4 не равен нулю, поэтому на выходе элемента ИЛИ 23 формируетс  сигнал 1, который запрещает работу элемента ИЛИ 22 и разрешает прохождение импульсов с выхода элемента И-НЕ 18 через элемент И 24 на вход разрешени  записи накапливающего регистра 36 блока 3, следовательно, второй так товый импульс записывает первое произведение с выхода сумматора 35 в регистр 36. Так как на выходе счетчика 4 действует код 01, то по заднему фронту второго тактового импульса с выхода элемента ИЛИ 28 производитс  запись в умножитель 34 новых значений базисного сплайна и коэффициента, а счетчик 4 переводитс  в состо ние 10. Умножитель 34 формирует второе произведение вида, которое суммируетс  в сумматоре 35 с предыдущим, записан- ным в регистре 35, и результат вновь заноситс  третьим тактовым импульсом с выхода элемента И 24 блока 2 в регистр 36, По заднему фронту третьего тактового импульса с выхода элемента ИЛИ 28 в умножитель 34 записываютс  новые значени  базисного сплайна и коэффициента, а счетчик 4 переводит- с  в состо ние I1, Таким обоазом, на выходе сумматора 35 блока 3 формиру- етс  перва  сумма четырех произведений .

Счетчик 4 обнул етс , и на выходе элемента ИЛИ 23 снова по вл етс  нулевой сигнал, который запрещает работу элемента И 24 и разрешает прохождение п того тактового импульса через элемент ИЛИ 22, сбрасывающего в нуль регистр .36 блока 3. Сигнал старта устройства сн т, поэтому п тый тактовый импульс с выхода элемента ИЛИ 22 проходит на выход элемента ИЛИ- НЕ 25 и разрешает запись в нулевую  чейку блока 13 оперативной пам ти первой суммы четырех произведений. Нулевой сигнал с выхода элемента ИЛИ 16 запрещает работу элемента И 30, поэтому О с его выхода открывает элемент ИЛИ-НЕ 31 и на суммирующий вход счетчика 12 поступает импульс с выхода элемента ИЛИ-НЕ 25, который своим задним фронтом переводит.счетчик 12 в состо ние 0001. При этом код второй половины адреса коэффициента, формируемый сумматором 15, увеличива- етс  на единицу. На следующих четырех тактах осуществл етс  формирование второй суммы четырех произведений (причем второй индекс увеличен на единицу) аналогично. На адресном входе блока 13 оперативной пам ти действует код 01, поэтому втора  сумма записываетс  в его первую  чейку. Аналогичным образом происхотг

дит формирование третьей и четвертой сумм четырех произведений.

На выходе элемента ИЛИ-НЕ 27 по вл етс  1, котора  запрещает прохождение тактовых импульсов через . элемент ИЛИ 28. Таким образом, счетчик 4 не перебрасываетс , остава сь нулевом состо нии. Однако тактовый импульс проходит через открытые элементы ИЛИ 22 и ИЛИ-НЕ 25 и записывает четвертую сумму в третью  чейку блока 13 оперативной пам ти, а также проход  через открытый элемент ИЛИ-Н 31, перебрасывает счетчик 12 в состо ние .0100. В результате сигнал 1, по вившийс  на выходе элемента ИЛИ 16, с помощью компаратора 6 подает н адресный вход блока 5 посто нной пам ти младшие разр ды второй входной переменной У и с помощью коммутатор 14 подключает к второму информационному входу умножител  34 блока 3 вы- ход блока 13 оперативной пам ти, а также разрешает прохождение тактовых импульсов с выхода элемента И-НЕ 18 через элемент И 30. 1 с выхода элемента ИЛИ 16 проходит через элемент ИЛИ 22, инвертируетс  элементом ИЛИ-НЕ 25 и держит элемент ИЛИ-НЕ 31 в открытом состо нии. Следовательно, тактовые импульсы начинают поступать с выхода элемента И 30 через открытый элемент ИЛИ-НЕ 31 на суммирующий вход счетчика 12. Тактовый импульс записывает своим задним фронтом значение B0(Yp) базисного Б-сплайна, соответствующего младшим разр дам второй входной переменной Y, а также первую сумму четырех произведений, считываемую из нулевой  чейки блока 13 оперативной пам ти, в умножитель 34 блока 3 и устанавливает на выходе нулевого и первого разр дов счетчика 12 код 01. Умножитель 34 формирует произведение, которое заноситс  так- товым импульсом в накапливающий регистр 36 блока 3. При этом импульс с выхода элемента ИЛИ 28 своим задним фронтом переписывает из блока 13 оперативной пам ти и блока 5 посто н ной пам ти в умножитель 34 блока 3 новые значени  суммы произведений и базисного сплайна и перебрасывает счетчик 12 в состо ние 10. Процесс вычислени  протекает аналогично .

Когда на третьем выходе счетчика 12 по вл етс  сигнал I, открывающий элемент И 29, тактовый импульс проходит на выход элемента И 29 и записывает результат, сформированный на выходе сумматора 35, в выходной регистр 37 блока 3. При этом сигналом выхода элемента НЕ 33 производитс  сброс триггера 20, на инверсном выходе которого по вл етс  сигнал, говор щий об окончании процесса очередного вычислени  и о готовности устройства к приему новых кодов входных переменных и новому преобразованию . Новое преобразование производитс  с подачей очередного сигнала СТАРТ и происходит аналогично описанному выше,

Claims (2)

1. Формула изобретени  1. Устройство дл  вычислени  функций , содержащее генератор импульсов, блок управлени , блок формировани  функций, первый и второй счетчики, блок посто нной пам ти, первый и второй блоки оперативной пам ти, с первого по третий коммутаторы, первый сумматор, входной регистр и элемент И - НЕ, причем выход генератора импульсов соединен с тактовым входом блока управлени , входы пуска и сброса которого подключены соответственн к входам пуска и сброса устройства, вход сброса которого соединен с первым входом начальной установки блока формировани  функций, выход значени  функции которого соединен с выходом функции устройства, выход установки и выход разрешени  записи промежуточного результата блока управлени  соединены соответственно с вторым входом начальной установки и входом разрешени  записи в накапливающий регистр блока формировани  функций, выход признака умножени  блока управлени  соединен с тактовым входом блока формировани  функций и входом суммировани  первого счетчика, первый информационный вход блока формировани  функций соединен с выходом блока посто нной пам ти, адресный вход с нулевого по (р-1)й разр дов которого соединен с выходом первого коммутатора, где р - количество младших разр дов аргумента, адресный вход с р-го по (Р+П-Й разр дов под- ключей к выходам соответственно ну- левого и первого разр дов первого счетчика, информационному входу соответственно нулевого и первого разр дов блока управлени  и входу нулевого и первого разр дов первого операнда первого сумматора, вход остальных разр дов первого операнда которого соединен с входом логического нул  устройства, выход первого сумматора соединен с первым информационным входом с нулевого по (д-р - 1)-й разр дов второго коммутатора, где п- разр дность аргументов, второй инфор мацирнный вход которого подключен к входу первого аргумента устройства и информационному входу первой группы разр дов входного регистра, информационный вход второй группы разр дов которого соединен с входом второго аргумента устройства и информационным входом первого блока оперативной пам ти, адресный вход которого соединен с выходом второго коммутатора вход разрешени  записи данных первого блока оперативной пам ти подключен к выходу элемента И - НЕ, первый

   и второй входы которого соединены соответственно с входом признака ввода коэффициентов устройства и выходом признака коммутаций блока управлени , подключенного к управл ющему входу второго коммутатора, выход признака окончани  счета блока управлени  соединен с выходом готовности устройства , выход признака цикла блока управлени  соединен с входом суммировани  второго счетчика, выход сброса блока управлени  соединен с входами сброса первого и второго счетчиков, выход записи аргументов блока управлени  соединен с входом разрешени  записи входного регистра, выход разр дов с нулевого по р-й которого соединен с первым информационным входом первого коммутатора, причем блок формировани  функции содержит умножитель, сумматор , накапливающий регистр, выходной регистр, первый и второй информационные входы умножител  соединены соответственно с первым и вторым информационными входами блока формировани  функций, выход умножител  соединен с входом первого слагаемого сумматора, вход второго слагаемого которого соединен с выходом накапливающего регистра, информационный вход котрого -соединен с выходом сумматора , выходом промежуточного результата блока формировани  функций и информационным входом выходного регистра , выход которого подключен к выходу значени  функции блока формировани  функции, первый и второй входы начальной установки которого соединены с входами установки соответственно выходного и накапливающего регистров, входы разрешени  записи которых сог- единены соответственно с входами разрешени  выдачи и разрешени  записи в накапливающий регистр блока формировани  функций, тактовый вход которого соединен с входом синхронизации умножител , отличающеес  тем, что, с целью расширени  области применени  за счет дополнительной возможности вычислени  функций двух пере- менных,в него введены второй сумматор и элемент ИЛИ,причем выход нулевого и первого разр дов второго счетчика соединен с адресным входом второго блока оперативной пам ти, информаци- онным входом второго и третьего разр дов блока управлени  и входом нулевого и первого разр дов первого операнда второго сумматора, вход остальных разр дов первого операнда которого соединен с входом логического нул  устройства, выход второго сумматора соединен с первым информационным входом с (п-р)-го по Г2(п-р)lj-го разр дов второго ком- мутатора, вход второго операнда с нулевого по (п-р-1)-й разр дов второго сумматора соединен с выходом соответственно с р-ро по (п-1)-й разр дов входного регистра, выход разр дов с n-го по (п+р-1)-й которого соединен с вторым информационным входом первого коммутатора, выход разр дов с (п+р) го по (2п-1)-й входного регистра соединен с входом второго операнда вто- рого сумматора, первый вход элемента ИЛИ подключен к выходу второго разр да второго счетчика, выход элемента ИЛИ соединен с управл ющими входами первого и третьего коммутаторов и информационным входом четвертого разр да блока управлени , информационный вход п того разр да которого соединен с выходом третьего разр да второго счетчика, соединенного с вторым входом элемента ИЛИ, выход выдачи результата блока управлени  соединен с входом разрешени  выдачи блока формировани  функций, выход промежуточного результата которого ,. соединен с информационным входом второго блока оперативной пам ти, вход разрешени  записи которого соединен с выходом разрешени  записи в опера-

   ю f5 20 5 30 5 0 5 с

   0

   тивную пам ть блока управлени , выход второго блока оперативной пам ти соединен с первым информационным BX.Q-. дом третьего коммутатора, второй информационный вход которого соединен с выходом первого блока оперативной пам ти, выход третьего коммутатора соединен с вторым информационным входом блока формировани  функций.
2. 2. Устройство по п.1, о т л и ч а- ю щ е е с   тем, что блок управлени  содержит с первого по четвертый элементы И - НЕ, триггер, три элемента НЕ, первый и второй элементы ИЛИ, три элемента И, три элемента ИЛИ-НЕ, причем первые входы первого и второго элементов И-НЕ подключены к тактовому входу блока управлени , вход пуска которого соединен с вторым входом первого элемента И-НЕ , выход которого соединен с первым входом третьего элемента И-НЕ, входом установки в 1 триггера и подключен к выходу сброса блока управлени , вход сброса которого соединен с входом установки в О триггера, инверсный выход которого подключен к выходу признака коммутации блока управлени  выход окончани  которого соединен с третьим входом первого элемента И-НЕ и подключен к выходу третьего элемента И-НЕ, второй вход которого соединен с пр мым выходом триггера и вторым входом второго элемента И-НЕ, выход которого через первый элемент НЕ соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ и первым входом первого элемента И, второй вход и выход котог рого соединены соответственно с выходом второго элемента И - НЕ и выходом разрешени  записи промежуточного результата блока управлени , выход разрешени  записи в оперативную пам ть которого соединен с выходом первого элемента ИЛИ-НЕ, первый и второй входы которого соединены соответственно с входом пуска блока . управлени  и выходом первого элемента ИЛИ, подключенным к выходу установки блока управлени , информационный вход нулевого и первого разр дов которого соединен с первым и вторым входами второго элемента ИЛИ, информационный вход второго и третьего разр дов блока управлени  соединен с первым и вторым входами четвертого элемента

   И-НЕ, выход которого соединен с вторым входом Второго элемента ИЛИ-НЕ, первый вход и выход которого соединены соответственно с выходом второго элемента ИЛИ и первым входом третьего элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом первого элемента НЕ и выходом признака умножени  блока управлени , выход выдачи результата которого соединен с выходом второго элемента И, первый вход которого соединен с информационным входом п того разр да блока управлени , второй вход второго элемента И соединен с выходом второго элемента И-НЕ и первым входом третьего элемента И, второй вход которого соединен с третьим входом первого элемента ИЛИ и подключен к информационному входу четвертого разр да блока управлени , выход третьего элемента И соединен с первым входом третьего элемента ИЛИ-НЕ, второй вход и выход которого соединены соответственно с выходом первого элемента ИЛИ-НЕ и выходом признака цикла блока управлени , выход сброса которого через второй элемент НЕ соединен с выходом записи аргументов блока управлени , выход выдачи результата кото-ч рого через третий элемент НЕ соединен с входом синхронизации триггера, информационный вход которого соединен с входом логического нул  устройства.

   Cmgaih CdpOSL

   35

   37

   Фиг.Ъ