SU1282156A1 - Устройство дл вычислени коэффициентов Фурье - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  построени  вычислительных устройств, использующих алгоритм быстрого преобразовани  Фурье. Цель изобретени  - увеличение точности вычислений. Цель дое- тигаетс  за счет того, что устройство дл  вычислени  коэффициентов Фурье состоит из арифметического блока, четырех блоков сдвига, четырех элементов И, двух регистров, элемента за- держки, двух счетчиков, трех сумматоров и соответствующих св зей между узлами устройства. 4 ил.

Description

11282156

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  построени  вычислительных устройств, использующих алгоритм быстрого преобразовани  Фурье (БПФ).

Цель изобретени  - увеличение точности вычислени .

Сущность предлагаемого изобретени 

5 д

заключаетс  в том, что из всего масси-Ш ва операндов текущей итерации вычислений , на которой было зафиксировано переполнение, сдвигаютс  только операнды , вызвавшие переполнение, остальные , как до переполнени , так и после него, сдвигаютс  на следующей итерации . При этом, назначаетс  дополнительна  итераци  после окончани  вычислений по алгоритму БПФ, на которой сдвиги всех операндов faccивa вы-20 равниваютс , и котора  представл ет со бой вывод результатов преобразовани  на внешнее устройство. Поэтому, в целом быстродействие устройства не тер етс .

Повьшение точности вычислений предлагаемого устройства по сравнению с известным достигаетс  за счет лучшего использовани  старшего разр да памнима  части соответственно первого и второго операндов первого результата; Re А и Im А , Re В и Im реальна  и мнима  части соответственно первого и второго операндов второго результата; пор док А, В, X, Y - величина сдвига вправо операндов А, В, X, Y; ТИ1, ТИ2 - тактовые импульсы первой и второй серий; ОЗУ - оперативное запоминающее устройство; +1 - суммирующий вход счетчика. В сос- состав арифметического блока (фиг. 2) вход т умножители 18-21, сумматоры 22-27, элемент ИЛИ 28. На временных 5 диаграммах работы устройства (фиг. 3) в качестве примера приведено возникновение переполнени  в первом такте. На фиг. 4 представлен алгоритм работы устройства, где обозначено - содержимое , например : счетчик 10 содержимое счетчика 10.

Устройство работает следующим образом .

В ОЗУ хранитс  входной массив кОми тригоно и выходной массив комплексных операндов, Х, Y. , где п 0,1,..., N/2-1, N 25

плексных операндов А , В j метрических коэффициентов W

h

величина массива - число точек БПФ.

м ти операндов. Кроме того, весь мае- Далее в обозначени х операндов и три 0

мнима  части соответственно первого и второго операндов первого результата; Re А и Im А , Re В и Im реальна  и мнима  части соответственно первого и второго операндов второго результата; пор док А, В, X, Y - величина сдвига вправо операндов А, В, X, Y; ТИ1, ТИ2 - тактовые импульсы первой и второй серий; ОЗУ - оперативное запоминающее устройство; +1 - суммирующий вход счетчика. В сос- состав арифметического блока (фиг. 2) вход т умножители 18-21, сумматоры 22-27, элемент ИЛИ 28. На временных 5 диаграммах работы устройства (фиг. 3) в качестве примера приведено возникновение переполнени  в первом такте. На фиг. 4 представлен алгоритм работы устройства, где обозначено - содержимое , например : счетчик 10 содержимое счетчика 10.

Устройство работает следующим образом .

В ОЗУ хранитс  входной массив кОми тригоно и выходной массив комплексных операндов, Х, Y. , где п 0,1,..., N/2-1, N 5

плексных операндов А , В j метрических коэффициентов W

h

величина массива - число точек БПФ.

сив операндов, кроме вызвавших переполнение , а их не более четырех,сдвигаетс  на следующей итерации, т.е. сдвигаютс  результаты итерации вычислений , в то врем  как в известном устройстве весь массив операндов сдвигаетс  на итерации, на которой прогнозируетс  переполнение, т.е. сдвигаютс  исходные данные дл  итерации вычислений .

На фиг. 1 представлена функциональна  схема устройства дл  вычислени  коэффициента Фурье; на фиг. 2 - вариант реализации арифметического блока; на фиг, 3 - временные диаграммы работы устройства; на фиг.4 - блок-схема алгоритма работы устройства .

Устройство содержит блоки 1-4 .сдвига, арифметический блок 5, сумматоры 6-8, счетчики 9 и 10, элементы И 11-14, элемент 15 задержки регистры 16 и 17. На фиг„1 обозначены:

Тактовый импульс, приход щий по

Re WHim W, Re Аи1т A, Re В и Im В -55 входу ТИ1, проходит через элемент И

реальна  и мнима  части тригонометрического коэффициента, первого и второго операндов соответственно; Re X и Im X, Re Y и Im Y - реальна  и

гонометрических коэффициентов величина п опущена. Каждый операнд представлен реальной часты- ReA, ReB, ReX, ReY,.мнимой Частью ImA, ImB, ImX, ImY и величиной сдвига вправо пор док А, В, X, Y. Входные и выходные операнды св заны соотношением в комплексной форме: X A+BW, Y A-BW или в действительной форме:

(ReB ReW-ImB -ImW), (ReB ImW+ImB ReW), (ReBReW-ImBImW), ImY IniA- (ReB ImW-UmB ReW) .

В исходном положении пор дки А и В равны нулю, счетчики 9 и 10, реги- стры 16 и 17 сброшены в нулевое состо ние , элементы И 12 и 13 открыты логическим нулем, приход щим с выхода арифметического блока 5 через эле .мент И 14.

Тактовый импульс, приход щий по

входу ТИ1, проходит через элемент И

12 и записывает в регистр адреса ОЗУ информацию, котора   вл етс  адресом считываемых из ОЗУ и записываемых в ОЗУ операндов и их пор дков. По этому

312821

адресу из ОЗУ считываютс  операнды ReB, ImB, ReA, 1тА„ поступающие соответственно на блоки 1-4 сдвигов, считываютс  пор дки операндов В и А, поступающие на вычитающие входы сум- маторов 6 и 7 соответственно, считываютс  части тригонометрического коэффициента ReW, ImW. Пройд  через блоки сдвигов, реальна  и мнима  части операндов А и В сдвигаютс  вправо на fO величины

Сдвиг А счетчик 10 + регистр 17 - пор док А;

Сдвиг Б счетчик 10 ре- гистр 17 - пор док В.

На первой итерации вычислений гдвиг А О, сдвиг В 0. Далее ReW, ImW, ReB О ImB% (сдвинутые ReB, ImB) поступают на умножители 18-21, на выходах которых формируютс  соот ветст венно произведени  ReB « ReW, ImB . ImW ReB ImW, ImB RaW.Выход умножител  18 соединен с суммирующим входом сум- матора 22, умножител  19 - с вычитающим входом, умножителей 20 и 21 - с суммирующими входами сумматора 23.На выходе сумматоров 22 и 23 формируетс  разность ReB ReW - ImB ImW и сумма ReB ImW + 1тВ - ReW. Эти разность и сумма, а также ReA , ImA (сдвинутые ReA, ImA) поступают на сумматоры 24-27, выходы которых  вл ютс  выходами операндов ReX, ImX, ReY, ImY, определ емых выражением (1) Если в процессе формировани  сумм и разностей не происходит переполнени  разр дной сетки (не возникает переноса из старшего разр да) ни одного из сумматоров 22-27, то операнды ReX, ImX, ReY, ImY и их пор дки - пор док X, Y, снимаемые с выхода счетчика 10, записываютс  в ОЗУ импульсом , проход щим через элемент И 13 по входу тактовых импульсов ТИ2.

Если в одном из сумматоров 22-27 возникло переполнение, то оно, проход  через элемент ИЛИ 28 и элемент И 14, запрещает прохождение импуль- сов ТИ1 и ТИ2 через элементы И 12 и 13, блокиру  тем самым запись новой информации в регистр адреса ОЗУ и запись выходных операндов X, Y в ОЗУ, При этом считанные операнды в первом такте (фиг. 3) продолжают считыватьс  и во 2 такте. При этом импульс переполнени  открывает элемент И 11. Очередной импульс серии ТИ1,проход 

fO

15

5 .

0

5

0

564

через элемент И 11, прибавл ет к содержимому счетчиков 9 и 10 единицу. Содержимое счетчика 10 (в данном случае 01), проход  через сумматоры 8, 7 и 6, поступает на управл ющие входы блоков сдвига 1-4. При этом операнды, прошедшие через блоки,сдвигаютс  вправо (в данном случае на один разр д). Если переполнение на выходе арифметического блока 5 не пропадает, в сметчики 9 и 10 добавл етс  еще единица и операнды сдвигаютс  на 2 вправо. Из выражени  (1) можно зак- лючитд), что величина сдвига на одной итерации не превышает двух. Эта величина (содержимое счетчика 10) пе- реписываетс  по установочным входам в регистр 16. После сдвига операндов переполнение на выходе арифметического блока 5 пропадает и элементы И 12 и 13 открываютс . Очередной импульс серии ТИ2 через элемент НО записьтает выходные операнды X, Y и их пор дки в ОЗУ. Далее импульс серии ТИ1 через элемент И 12 записывает новый адрес в регистр адреса ОЗУ и сбрасывает счетчик 10 в нулевое положение .После окончани  итерации вычислений содержимое регистра 6 переписываетс  в регистр 17, а регистр 16 сбрасывает в нулевое положение через .элемент 15 задержки. На следующей итерации сдвигаютс  операн;(ы,не вызвавщие переполнени  на текущей итерации, а величина сдвига определ етс  содержимым регистра 17 и приход щим пор дком операндов.

Так как, величина сдвига на одной итерации не превьщ1ает двух, то разр дность сумматоров 6-8, счетчика 10, регистров 16 и 17 может быть вз та равна  двумо Счетчик 9 фиксирует общее количество переполнений.. Разр дность его равна числу итераций вычислени  БПФ. Выход его  вл етс  выходом масщтабного коэффициента преобразовани  Фурьео

После окончани  последней итерации вычислени  по алгоритму БПФ назначаетс  дополнительна  итераци .При этом блокируетс  прохождение сигнала переполнени  через элемент И 14, а следовательно, и прохождение импульсов серии ТИ1 на суммирующие входы счетчиков 9 и 10. На дополнительной итеращ1И считывание операндов происходит аналогично считыванию на предыдущих итераци х. Операнды проход т

блоки 1-4 сдвига, пор дки их сравниваютс  и поступают в обход арифметического блока 5 на выходы ReA, ImA , ReB, ImB , откуда вывод тс  на внешнее устройство.

Claims (1)

1. Формула изобретени 

   Устройство дл  вычислени  коэффициента Фурье, содержащее четыре блока сдвига, два регистра, элемент задержки , первый счетчик.и арифметический блок, входы, реальной и мнимой частей первого операнда и входы реальной и мнимой частей второго операнда которого подключены к выходам соответственно первого, второго,третьего и четвертого блоков сдвига, информационные входы которых  вл ютс  .соответственно входами реальной и

   мнимой частей первого и реальной и 20 вому входу первого элемента И,выход мнимой частей второго операндов уст- которого подключен к первому входу ройства, выходом масштабирующего коэффициента которого  вл етс  информационный выход первого счетчика,выход первого регистра подключен к информа- 25 счетным входам первого и второго счет- ционному входу второго регистра,так- чиков,выход третьего элемента И  в- товый вход которого соединен с входом элемента задержки и  вл етс  входом

   JBToporo элемента И и инверсным входом Третьего и четвертого элементов И, выход второго элемента И подключен к

   л етс  выходом записи адреса пам ти устройства и подключен к входу обнулени  второго счетчика, выход четверто- 30 го элемента И  вл етс  выходом записи в пам ть устройства, второй вход второго элемента И и пр мой вход третьего элемента И  вл ютс  первым тактовым входом устройства, вторым тактовым

   конца итерации устройства, выходами реальной и мнимой частей первого и реальной и мнимой частей второго результатов базовой операции  вл ютс  соответственно выкоды реальной и мнимой частей первого и реальной и мнимой частей второго результатов ариф- входом которого  вл етс  пр мой вход метического блока, входы реальной и четвертого элемента И, а инверсный

   вход первого элемента И  вл етс  входом задани  дополнительной итерации устройства, выходы первого, второ го.

   мнимой частей коэффициента которого  вл ютс  входами соответственно ре- апьной и мнимой частей 1соэффициента

   устройства, а выход элемента задерж- 0 третьего и четвертого блоков-сдвига ки подключен к установочному входу  вл ютс  соответственно выходами ре- первого регистра, отличаю- альной и мнимой частей первого и ре- щ е е с   тем, что, с целью увеличе- альнойи мнимой частей второго коэф- ни  точности, в него введены четьфе фициента Фурье устройства

   элемента И, три сумматора и второй счетчик, информационньй выход которого  вл етс  выходом пор дка устройства и подключен к информационному

   входу первого регистра и первому входу первого сумматора, выход которого подключен к первым входам второго и третьего сумматоров, вторые входы которых  вл ютс  входами пор дков соответственно первого и второго операндов устройства, выход второго регистра подключен к второму входу первого сумматора, выход второго сумматора подключен к управл ющим входам первого и второго блоков сдвига, выход

   третьего сумматора подключен к управл ющим входам третьего и четвертого блоков сдвига, выход переполнени  арифметического блока подключен к первому входу первого элемента И,выход которого подключен к первому входу счетным входам первого и второго счет- чиков,выход третьего элемента И  в-

   JBToporo элемента И и инверсным входом Третьего и четвертого элементов И, выход второго элемента И подключен к

   0 вому входу первого элемента И,выход которого подключен к первому входу 25 счетным входам первого и второго счет- чиков,выход третьего элемента И  в-

   л етс  выходом записи адреса пам ти устройства и подключен к входу обнулени  второго счетчика, выход четверто- 30 го элемента И  вл етс  выходом записи в пам ть устройства, второй вход второго элемента И и пр мой вход третьего элемента И  вл ютс  первым тактовым входом устройства, вторым тактовым

   /4

   Rev/

   3mw

   W/Л

   Конец итерацаи. л

   fPuz.1

   Переполнение I

   ReK

   ш

   Jw/r.

   Key,

   Re A

   47

   JfnA

   Res i JmB

   Пор док( Пор докУ

   (Риг. 2

   CSpoc cvemuuKoSg, W регистроб 16,17

   Запаса о рсгистр айреса Ощ сорос ctfemtJUKa fO

   Пересы/iKa -счетчик регистр f6

   H6cvemuuK3, fff(

   Запись Х,Уи пор дка Х УдОЗУ

   Пере сьмка -рееаспр 6 регистр //

   Нет

   Порегистри адреса

   Ideas A cvemvux/(l + f-pesucmpf7 -fjoflffL док A,В

   Запись о регистр адреса о ЗУ, сорос cvemvuKa Ю

   Вшбод масштабного коэффа иемтгсг на , онещнее устройстоо

   ( Конец J