SU1363191A1 - Последовательный сумматор-вычитатель - Google Patents

Abstract

Изобретение относитс  к вычислительной техника и может быть использовано в арифметических устройствах ЭВМ и устройствах цифровой обработки сигналов. Цель изобретени  - расширение функциональных возможностей за счет организации процесса сложени  (вычитани ) с возможностью смены выполн емой операции .в одном цикле вычислени  результата. Последовательный сумматор-вычитатель содержит шесть элементов И 1-6, три элемента ИЛИ 7-9, два элемента ИСЮТЮЧАЮЩЕЕ ИЛИ 10,11, два триггера 12,13. 1 Ш1. (С (Л S -о оэ О) со со

Description

Изобретение относитс  к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ и устройствах обработки цифровой информации о

Цель изобретени  - расширение функциональных возможностей за счет организации процесса операции суммировани /вычитани  с возможностью смены выполн емой операции в одном цикле вычислени  результата

На чертеже изображена схема последовательного сумматора вычитателЯо

Последовательный сумматор-вычита- тель содержит шесть элементов И 1-6, три элемента ИЛИ 7,8 и 9, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 10, 11, первый и второй триггеры 12 и 13, пр мой и инверсный входы 14 и 15 первого операнда, пр мой и инверсный входы 16 и 17 второго операнда, пр мой и инверсный выходы 18 и 19 переноса из предыдущего разр да, пр мой и инверсный выходы 20 и 21 заема из предыдущего разр да, вход 22 управлени  сложением, вход 23 управлени  вычислением, вход 24 тактировани , вход 25 установки и выход 26 результата сумматора-вычитател ,

. Последовательный сумматор-вычита- тель -по своей сущности  вл етс  синхонным автоматом МурНо

Первый - шестой элементы 0 1-6, ервый и второй элементы ИЛИ 7 и 8 образуют комбинационную схему, котоа  формирует текущую функцию возбуждени  дл  элементов пам ти (первого и второго триггера 12,13) в зависимости от входных сигналов и текущего состо ни  сумматора вычитате-  . Причем эта комбинационна  схема организована таким образом, что в роцессе, вычислени  одного выходного числа возможна смена выполнений одной операции на другую (сложение на вычитание и наоборот.

Первый и второй элементы ИСКЛЮЧАЩЕЕ ИЛИ 10, 11 и третий элемент ЛИ 9 образуют комбинационную схему , формирующую текущие значени  выходного бита, в зависимости от состо ни  первого и второго операндов, которые поступают на первый и второй пр мые входы 14 и 16 первого и второго операнда и текущего внутреннего состо ни , определ емые первым и вторым триггерами 12 и 13

Последовательный сумматор-вычита- тель работает следующим образом.

В начале каждого цикла вычисле- ни  производитс  обнуление первого и второго триггеров 12 и 13 импульсным сигналом, поступаюищм со входа 25 установки

Затем по пр мому и инверсному входам 14,15 первого операнда и пр мому и инверсному входам 16,17 второго операнда начинают последовательно поступать биты чисел соответственно первого с тагаемого (уменьшаемого) и второго слагаемого (вычитаемого) Поступление каждого бита операндов сопровождаетс  тактовыми сигналами, поступшощими по входу 24 тактировани . При этом число тактовых импульсов , поступающих по входу 24 такти зо- ва1ш , равн етс  разр дности операн дов.

Дл  нагл дности описани  положим, что в начале цикла вычислени  выполгн етс  операци  сложени  В этом

случае на вход 22 поступает единичный потенциал, а на вход 23 - нулевой потенциал. После прихода очередных бит о перандов в зависимости от

их значени  и значени  сигнала на

выходе 18, который поступает с пр мо- го выхода первого триггера 12, на выходе второго элемента ИС1ШЮЧАЩЕЕ ИЛИ 11 формируетс  выходной бит суммы . Комбинационна  схема, образованна  первым-третьим элементами 1-3 - и первым элементом ИЛИ 7, формирует функцию возбуждени  (сигнал лог. О или лог о 1) дл  первого триггера 12 с приходом тактового импульса по входу 2 тактировани  значение сигнала с выхода первого элемента ИЛИ 7 переписываетс  в первый триггер 12 и будет определ ть внутреннее

состо ние устройства в следующем такте вычнсл-ени о На выходе второго элемента ИЛИ 8 во врем  выполнени  операции сложени  будет присутствовать сигнал лог , так как четвер-

тый и п тый элементы И 4,5 блокируютс  сигнало)м лоГо О входа 23 вычитани , а шестой элемент И 6 закрыт нулевым потенциалом с пр мого выхода второго триггера 13о

После смены выполн емой операции, что определ етс  по влением сигнала лог,О на входе 22 и сигнала лог, 1 на входе 23, на выходе первого элемента ИЛИ 7 генерируетс  сигнал

лог. 1 функции возбуждени  1 триггера 12 до тех пор, пока по пр мому входу 14 первого операнда поступают единичные биты уменьшаемого, а первый триггер 12 находитс  в единичном состо нии о Если же хот  бы одно из указанных условий не выполн етс  или поступает единичный бит вычитаемого по пр мому входу 16 второго операнда, то на выходе первого элемента ИЛИ 7 до конца цикла вычислени  будет генерироватьс  сигнал лог. О, На выходе второго элемента ИЛИ 8 сигнал функции возбуждени  второго триггера 13 первый раз принимает еди шчное значение в случае единичного бита на пр мом входе 16 второго операнда при нулевых значени х на пр мом входе 14 первого операн да и пр мом выходе первого триггера 12. После этого цикл вычислени  продолжаетс  с генерацией сигналов на шине 20 заема. В таблице приведен пример вычислени , при котором про- изводитс  сложение чисел 11011001 и 11001011 и вычитание чисел 11100111 и 0011111, которое выполн етс  в одном цикле вычислени 

Claims (1)

1. Работа последовательного сумматора-вычитател , в случае когда сначала выполн етс  операци  вычитани , полностью аналогична описанному. Устройство в зависимости от выполн емой задачи позвол ет мен ть тип выполн емой операции произвольное количество раз в течение одного цикла вычислени . Формула изобретени 

   Последовательный сумматор-вычи- татель, содержащий шесть элементов И и два элемента ИЛИ, причем пр мой вход первого операнда (слагаемое- уменьшаемое) подключен к первым входа первого и второго элемента И, инверсный вход первого операнда соединен с первыми входами.третьего и четвертого элементов И, пр мой вход второго операнда: (слагаемое - вычи- таемое) подключен к вторым входам первого, п того, третьего и шестого элементов И, инверсный вход второго операнда соединен с вторым входом

   четвертого элемента И, пр мой вход переноса из предыдуш,его разр да подключен к третьим входам п того и второго элементов И, инверсный вход переноса из предыдуш;его разр да соеQ g о 5

   0

   5 Q

   5

   0

   5

   динен с третьим входом третьего элемента И, вход управлеш-1  сложением подключен к третьему входу первого элемента И, выходы первого, п того и третьего элементов И соединены соответственно с первым, вторым, третьим входами первого элемента ИЛИ, а выходы третьего, шестого и четвертого эл.ементов И подключены к первому, второму, .третьему входам второго элемента ИЛИ соответственно, отличающийс  тем, что, с целью расширени  функциональных возможностей за счет организации процесса суммировани  - вычитани  с возможностью смены выполн емой операции в одном цикле вычислени  результата, в него введены третий элемент ИЛИ, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и первый и второй триггеры, причем инверсный вход второго операнда подключен к вт орому входу второго элемента И, пр мой вход заема из предыдущего разр да соединен с третьими входами п того и четвертого элементов И и первым входом третьего элемента ИЛИ, второй вход которого подключен к пр мому входу переноса из предыдущего разр да, инверсный вход заема из предьщущего ра;зр да соединен с четвертым входом первого элемента И, вход управлени  сложением подключен к первому входу п того элемента И, вход управлени  вычитанием соедине}: с четвертым вхо-. дом третьего элемента И и первым входом шестого элемнта И, выход пёр- . вого элемента ИЛИ соединен с о6„- входом первого триггера, пр мой и инверсный выходы которого подключены соответственно к второму входу третьего элемента ИЛИ и третьему входу третьего элемента И, выход вто- рого элемента ИЛИ соединен с D-BXO- дом второго триггера, пр мой и инверсный выходы которого подключены соответственно к первому входу третьего элемента РШИ и к четвертому входу первого элемента И, первый и второй входы первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с пр мыми входами соответственно первого и второго операндов, а выход подключен к первому входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом третьего элемента ИЛИ, а выход  вл етс  выходом суммы сумматора-вычитател , вход тактировавходами первого и второго триггеров,

   Операци 

   I

   Сложение

   I 00 110111 1 1 О 1 00110 0110 11011 0000 00000 0010 01010

   установки сумматора-вычитател .

   Вычитание

   100111 001 100 110000 0001 10 0 1 101