SU568051A1 - Устройство дл возведени в квадрат - Google Patents
Устройство дл возведени в квадратInfo
- Publication number
- SU568051A1 SU568051A1 SU7402068137A SU2068137A SU568051A1 SU 568051 A1 SU568051 A1 SU 568051A1 SU 7402068137 A SU7402068137 A SU 7402068137A SU 2068137 A SU2068137 A SU 2068137A SU 568051 A1 SU568051 A1 SU 568051A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- input
- adder
- base
- output
- Prior art date
Links
Description
(54) уаТОЙСТВО дл ВОЗВЕДЕНИЯ В КВАДРАТ
Изобретеш.е относитс к вычислительной технике и может быть использовано в цифровых вычислительных машинах.
Известно устройство дл возведени в квадрат, предназначенное дл квадрироваии двоичного числа, представлеш{ого двоичнь1М кодом, и содерзкащее счетчики, блок управлени и элементы И 1 j. Недоста1ком устройства вл етс невозмож-ность возведени в квадрат чисел, представленных последовательным кодом,
Наиболее бдщзким техническим решением к предложенному вл етс устройство, содер щее блок управлени , сумматор, регистр результата, первый вход которого подключен к выходу сумматора , первый управл ющий вход которого подключен к первому выходу блока управлени н ко второму входу регистра результата 2.
Недостатком этого устройства вл етс малое быстродействие выполнени операции возведени в квадрат.
Цель изобретени - повышение быстродействи .
Эта цель достигаетс тем, что в предложенное устройство введены регастр основани , вспомогательный регистр, группа элементов ИЛИ, два элемента И и элемент НЕ, вход которого
подключен к входу устройства и к первому входу первого элемента И , второй вход которого подключен к второму выходу блока управлени и к первому входу второго элемента И . Выход второго элемента И подключен к второму управл ющему входу сумл-итора и к первому управл ющему входу penjcrpa основани , второй упра зл ющий вход которого подключен к выходу первого элемента И и к первому управл ющем)/ входу вспт могательного регистра. Второй управл ющий вход вспомогательного регистра подключен к первому выходу блока управлени , разр дные выходы вспомогательного регистра подключены к соответствующим входам регистра ocнoвa ш и к первым входам элементов ИЛИ, выходы KOTopbix подключены к разр дным входам сумматора. Разр дные выходы регистра основани подключены к вторым входам элементов или, выход элемента НЕ подключен к второму входу второго элемента И.
На чертеже представлена блок-схема предложенного устройства дл возведени в квадрат, содержаща сумматор 1, регистр результата 2, регистр основани 3, элементы ИЛИ 4, вспомогательный регистр 5, блок управлени 6, элементы
И 7,8. элемент НЕ 9.
Перед началом работы устройства в первом разр де вспомогательного регистра 5 записана едйШщй, а сумматор 1 и регистры 2 и 3 усРановлены С)нулевое состо ние. КЬд основани поступает на вход устройства младшими разр дами вперед. В каждом i-M цикле разр д кода основани поступает на вход устройства, а единица в разр д вспомогательного регистра 5. Каждьй цикл состоит из двух тактов. В первом такте блок управлени 6 выдает разрешающий сигнал на первые входы элементов И 7 и 8. Если -и разр д основани равен 1, то срабатьшает элемент И 7, исигнал с его выхода осуществл ет выдачу пр мого кода регистра основани 3 и вьщачу пр мого кода вспомогательного регистра 5. Через элементы
ИЛМ 4 на входы сумматора 1 поступает пр мой кол регистра основани 3 и, кроме того, на каждый k-й вход сумматора поступает единица с выхода i-го разр да регистра 5. В сумматоре производитс суммирование кода сумматора и кода, поступающего с выхода элементов 4. Одновременно с зтнм единииа с выхода i -го разр да регистра 5 поступает на единичный вход i -го разр да регистра основани 3 и устанавливает его в еданичное состо ние.
Если t-K разр д основани равен О, то в первом такте срабатывает, элемен -41 8. Единичный сигг{ал с его выхода осуществл ет выдачу обратного кода регистра основани 3 и, кроме того, поступает на вход (п-И)-го разр да сумматора. В сумматоре осуществл етс суммирование кода сумматора с обратным кодом регастра основани 3. При суммировании едикица циклического перекоса поступает с выхода старшего разр да сумматора на вход переноса младшего разр да.
Во втором такте каждого цикла по сигналу блока управлени 6 осуществл етс левый сдвиг единицы, записанной в регистре 5, и правый сдвиг сумматора и регистра 2. При сдвиге код младшего разр да сумматора переписываетс в старший разр д регистра 2. На этом заканчиваетс один цикл вычислени . Дл получени результата необходимо выполнить п циклов вычислени .
Таким образом, предложе1шое устройство позвол ет выполнить операцию возведени в квадрат за п тактов против п тактов в известном устройстве.
5
Claims (2)
1.Авторское свидетельство СССР N 397907, кл. G 06 F 7/39, 1973.
2.Авторское свидетельство СССР № 364934, кл. G 06 F 7/39. 1973..
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU7402068137A SU568051A1 (ru) | 1974-10-15 | 1974-10-15 | Устройство дл возведени в квадрат |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU7402068137A SU568051A1 (ru) | 1974-10-15 | 1974-10-15 | Устройство дл возведени в квадрат |
Publications (1)
Publication Number | Publication Date |
---|---|
SU568051A1 true SU568051A1 (ru) | 1977-08-05 |
Family
ID=20598607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU7402068137A SU568051A1 (ru) | 1974-10-15 | 1974-10-15 | Устройство дл возведени в квадрат |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU568051A1 (ru) |
-
1974
- 1974-10-15 SU SU7402068137A patent/SU568051A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3813529A (en) | Digital high order interpolator | |
SU568051A1 (ru) | Устройство дл возведени в квадрат | |
SU547766A1 (ru) | Устройство дл делени | |
SU997034A1 (ru) | Устройство дл вычислени квадратного корн из суммы квадратов двух чисел | |
SU409221A1 (ru) | Вероятностный сумматор параллельного типа | |
SU429423A1 (ru) | Арифметическое устройство | |
SU558276A1 (ru) | Устройство дл одновременного выполнени операций сложени над множеством чисел | |
SU938280A1 (ru) | Устройство дл сравнени чисел | |
SU710040A1 (ru) | Устройство дл делени | |
SU661548A1 (ru) | Отсчетное устройство | |
SU434406A1 (ru) | Вычислительное устройство | |
SU591862A1 (ru) | Цифровое устройство дл вычислени синусно-косинусных функций | |
SU593211A1 (ru) | Цифровое вычислительное устройство | |
SU491948A1 (ru) | Арифметический блок | |
SU642706A1 (ru) | Устройство дл вычислени квадратного корн | |
SU1003080A1 (ru) | Конвейерное устройство дл вычислени функций синуса и косинуса | |
SU435523A1 (ru) | Устройство вычитания | |
SU922760A2 (ru) | Цифровой функциональный преобразователь | |
SU970358A1 (ru) | Устройство дл возведени в квадрат | |
SU541168A1 (ru) | Устройство дл возведени двоичных чисел в степень | |
SU690477A1 (ru) | Цифровое устройство ограничени числа по модулю | |
SU922734A1 (ru) | Устройство дл вычислени функций синуса и косинуса | |
SU911520A1 (ru) | Устройство дл возведени п-разр дных чисел в квадрат | |
SU586458A1 (ru) | Цифровой функциональный преобразователь | |
SU450171A1 (ru) | Устройство дл вычислени коэффициентов многочлена |