SU642706A1 - Устройство дл вычислени квадратного корн - Google Patents

Description

1

Изобретение отиоситс  к област  вычислительной техники и может быть примшшо, иапример , в арифметических устройствах блоедого типа , в вьгшслительиых средах или в специализированных устройствах, построенных на основе больших интегральных схем.

Известно устройство, содержащее сумматор, пе{юую и вторую группы элементов И, счетчик, генератор тактовьк импульсов 1 .

Известное устройство не позвол ет полностью совмещать во времени поразр дный ввод аргумента с вычислошем и поразр дной выдачей результата.

Наиболее близким техническим решением к данному предложению  вл етс  устройс11 о дл  вычислени  квадратного корн , содержащее сметчик циклов, выходы которого соединены со входами депшфратора, сдвигатель, выходы которого соединены с первой группой входов первого сумматора, регистр результата, промежуточный регистр, второй, третий и четвергьш сумматоры 21.

Недостаток его состоит в низком быстродействии .

Цель изобретени  - повышение быстродействи .

Поставленна  цель достигаетс  тем, что в устройство введены коммутатор, две группы злементов И-НЕ, блок анализа знаков, выходы

которого соединены с выходами устройства и управл ющими входами сдвигател  и коммутатора , выходы которого подключены ко входам промежуточного регистра, выходы трех старших разр дов которого подключены к первой группе

входов второго сумматора, втора  группа входов которого подключена ко входным шинам, выходы второго сумматора подключеиы к первой группе входов старишх разр дов третьего и четвертого сумматоров и коммутатора, перва  группа младашх разр де которых подключены к выходам младцшх разр дов, начина  с четвертого , промежуточного регистра, выходы третьего и четвертого сумматоров подключены соответственно ко второй и третьей группе входов коммутаторй , а входы третьего и четвертого сумматоров подключеиы соответственно к выходам элементов И-НЕ первой и второй гру1шы, входы которых подключены к выходам дешифратора и регистра результата, выходы которого подключены ко второй группе входов первого сумматора, выходы которого соединены со входами регистра результата, выходы знаковых разр дов третьего и четвертого сумматоров соединены со входами блока анализа знаков, выходы дешис атора соединены со входом сдвигател . Сущность предполагаемого изобретени  по сн етс  прилагаемым чертежом, на котором нзображена структурна  схема устройства дл  вычислени  квадратного корн . Устройство содержит регистр результата 1 и промежуточный регистр 2, выполненные ю схеме регистра с внутренней задержкой, сумматор 3, группу элементов ИЛИ-НЕ 4, счетчнк циклов 5 и св занный с ним дешифратор 6, а также коммутатор 7, сдвигатель 8 н блок анализа знаков 9, реализующую систему логических уравнений: входные шины 10, П, сумматоры 12, 13, 14, группу элементов ИЛИ-НЕ 15, выходные шины 16, тактирующую 1Ш1ну 17. В исходном СОСТОЯНЮ1 (цепи установки исходного состо ни  на чертеже не показаны) в регистрах I и 2 записаны нули, а в счетчике циклов 5 зага1сана еданица. В каждом i-OM цикле вычислени  на входные шины. 10 поступает 101фра аргумента, имеюща  вес 2 (арг)гмент должен быть нормализовш), а на выходе деишфратора 6 единица находитс  в i-oM разр де слева. Группы элементов ИЛИ-НЕ 4 и 15 формируют на входе сумматоров 13 и 14 дополнительный ход суммы чисел, поступаюишх на их входы. Блок 9 анализирует знаковые разр Ш | сумматоров 13 и 14 и вырабатьюает очередную цифру результата, котора  выдаетс  на выходные шины 16 н поступает на управл ющие входы коммутатора 7 и сдвигател  8. Сформированна  1шфра результата-имеет вес 2 ,т.е. задержка пр влетш  на выходе старшей цифры результата составл ет одаи цикл. При этом числа на входе и выходе устройства представлены в избыточном двоичном коде, где шфры принимают значени  из множества |0, 1,2) (поскольку неизбьгточна  двоична  система счислени   в етс  частным случаем выше указанной,то на ход устройства могут поступать и числа в чеизыточиом коде). Если цифра результата равна даум, то коммуатор 7 подключает ко входам регистра 2 выходы умматора 14, а сдвигатель 8 осуществл ет сдвиг лево на один разр д числа, поступающего на его ход. Если цифра результата равна единице, то коммутатор 7 подключает ко входам регистра 2 выходы сумматора 13, а сдвигатель 8 осуществл ет передачу кода без сдвига. Если Ффра результата равна нулю, то коммутатор 7 подключает ко входным регистрам 2 выходы разр дов сумматора 12 и выхода младших разр де регистра 2, а сдвигатель 8 кода не выдает. После полного срабатывани  всех узлов устройства , т.е. после завершени  всех переходных процесссж в схеме, когда на входах jjerHCTpos 1 и 2 сформированы коды, предаазначенные дл  записи , следует сигнал в синхронизирующей шине 17, по которому происходит прием кода на регистры 1 и 2 и прибавление единицы в счетчик циклов. Применение в качестве регистров i и 2 регистров с внутренней задержкой позвол ет исключить возможность по влени  гонок. В прилагаемой таблице, где через Xj у j обозначены соответственно цифры аргумента н результата, имеющие вес 2 , приведен пример вычислени  квадратного корн  из числа X 0,100212 0,101100, при зтом получен результат V 0,102021 0,110101. Как видао из примера, задержка по влени  соответствующих разр дов результата на выходе устройства составл ет Тр. Следовательно, выигрыш в быстродействии по сравнению с известным устройством равен (in/2-l)- „ Одинакова  форма представлени  чисел на входе и выходе позвол ет применение предлагаемого устройства в вычислительной среде. Например , задержка по влени  соответствующих разр дов результата на выходе последовательной цепочки из k предлагаемых устройств составл ет Следовательно, результат будет получен на ()п раньше, чем при применении извест ных устройств.

Продолжение табл.

Claims (2)

1.Авторское свидетельство СССР № 413479, кл. G 06 F 7/38, 15.08.72.

2.Авторское свидетельство СССР № 23%65. кл. G 06 F 7/38,06.05.69.