SU1151956A1 - Устройство дл возведени в квадрат - Google Patents
Устройство дл возведени в квадрат Download PDFInfo
- Publication number
- SU1151956A1 SU1151956A1 SU833577977A SU3577977A SU1151956A1 SU 1151956 A1 SU1151956 A1 SU 1151956A1 SU 833577977 A SU833577977 A SU 833577977A SU 3577977 A SU3577977 A SU 3577977A SU 1151956 A1 SU1151956 A1 SU 1151956A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- register
- bit
- control unit
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ, содержащее регистр основани , разр дные входы которого вл ютс входами аргумента устройства, отличающеес тем, что, с целью сокращени аппаратурных затрат, оно содержит регистр преобразовани , первый элемент И и блок управлени , причем i-и разр д регистра преобразовани (,n, где п- разр зность результата) содержит второй, третий и четвертый элементы И, элемент ИЛИ, триггер и сумматор по модулю два, выход которого в каждом i-M разр де регистра преобразовани соединен с первыми входами второго и третьего элементов И, выход третьего элемента И соединён с первым входом элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, второй вход которого - с первым входом сумматора по модулю два и выходом элемента ИЛИ (-1)-го разр да регистра преобразовани , второй вход четвертого элемента И первого разр да регистра преобразовани соединен с выходом элемента ИЛИ п-го разр да регистра преобразовани , вторые входы четвертого элемента И и сумматора по модулю два j-ro разр да которого соединены с пр мым выходом j-ro разр да регистра основани (, К-2, где К - разр дность аргумента ), пр мой выход (К-1)-го разр да регистра основани соединен с вторыми входами четвертого элемента И и сумматора по модулю два К-го разр да регистра преобразовани , вторые входы четвертого элемента И и сумматора по модулю два (К-1)-го разр да которого соединены с инверсным выходом (К-1)-го разр да регист (Л ра основани , выход второго элемента И в i-M разр де регистра преобразовани соединен со счетным входом триггера, выход которого соединен с вторым входом третьего элемента И, блок управлени содержит п ть элементов И, элемент ИЛИ, сдвиговый регистр, генератор импульсов, тригСд гер, пр мой выход которого соединен с первым входом первого элемента И со блока управлени , второй вход котосд рого соединен с первьми входами о второго, третьего и четвертого элементов И блока зтравлени и выходом п того элемента И блока управлени , . выход которого соединен со счетным входом триггера блока управлени , инверсный выход которого соединен с вторым входом третьего элемента И блока управлени , первый вход п того элемента И блока управлени соединен с выходом старшего разр да сдвигового регистра, вход сдвига которого .
Description
соединен с выходом элемента ИЛИ блока управлени , первый и второй входы которого соединены соответственно с выходами первого и второго элементов И блока управлени , второй вход п того элемента И блока управлени соединен с выходом генератора импульсов , инверсный вход второго элемента И блока управлени и второй вход четвертого элемента И блока управлени соединены с выходом 56 К-го разр да регистра основани и первым входом первого элемента И, второй вход которого соединен с выходом третьего элемента И блока управлени , выход элемента ИЛИ блока управлени соединен с входами сдвига регистров основани и преобразовани , выход первого элемента И соединен с вторыми входами вторых элементов И всех разр дов регистра преобразовани .
Изобретение относитс к вычислительной технике и может быть использовано в специальных вычислительных устройствах дл обработки данных.
Известен квадратор, содержащий 5 двоичньй счетчик, элементы И и сумматор tl 1.
Вычисление квадрата номера поступающего импульса происходит путем сложени содержимого сумматора с те- 0 ущим значением счетчика. словами, дл вычислени квадрата числа п на вход устройства необхоимо подать п импульсов. Это вл етс существ енным недостатком устрой- S ства, ограничивающим его применение л арифметических устройств быстроействующие ЦВМ.
Наиболее близким к изобретению техническим решением вл етс квад- 20 атор, содер жащий п-разр дный регистр основани , распределитель импульсов , группы элементов И и И-НЕ, а также п-разр дный сумматор 2.
Возводимое в квадрат число зано с т в регистр основани , а затем группы элементов Й-НЕ, и И в кавдомцикле работы содержимое регистра основани поступает на вхо-ды накапливакщего сумматора либо 30 пр мым, либо инверсным кодом. При этом количество циклов работы такой cxejBii зависит от разр дности регистра основани - с увеличением разр дности регистра пропорционально воз- 35 растает количество цикловj а следовательно , возрастает и количество групп элементов И.
Это устройство обладает достаточно высоким быстродействием, но требует дл своей реализации больших аппаратурных затрат, что вл етс существенным его недостатком.
Цель изобретени - сокращение аппаратурных затрат.
Поставленна цель достигаетс тем, что устройство дл возведени в квадрат, содержащее регистр основани , разр дные входы которого вл ютс входами аргумента устройства , содержит регистр преобразовани , первый элемент И и блок управлени , причем i-й р зр д регистра преобразовани (,h , где п- разр дность результата) содержит второй , третий и четвертый элементы И, элемент ИЛИ, триггер и сумматор по модулю два, выход которого в каждом i-M разр де регистра преобразовани соединен с первыми входами второго и третьего элементов И, выход третьего элемента И Соединен с первым входом элемента ИЛИ, второ вход которого соединен с выходом четвертого элемента И, второй вход которого - с первьм входом сумматора по модулю два и выходом элемента ИЛИ (n-l)-ro разр да регистра преобразовани , второй вход четвертого элемента И первого разр да регистра преобразовани соединен с выходом элемента ИЛИ п-го разр да регистра преобразовани , вторые входы четвертого элемента И и сумматора по модулю два j-ro разр да которого соединены с пр мым выходом j-ro 3 разр да регистра основани (, К-, где К - разр дность аргумента) пр мой выход (К-1)-го разр да регистра основани соединен с вторыми входами четвертого элемента И и сум матора по модулю два К-го разр да регистра преобразовани , вторые вхо ды четвёртого элемента И и сумматора по модулю два (К-1)-го разр да которого соединены с инверсным выходом ЧК-1)-го разр да регистра осн вани , выход второго элемента И в i-M разр де .преобразовани сое- динен со счетным входом триггера, выход которого соединен с вторым входом третьего элемента И, блок управлени содержит п ть элементов элемент ИЛИ, сдвиговый регистр, генератор импульсов, триггер, пр мой выход Которого соединен с первым входом первого элемента И блока управлени , второй вход которого со динен с первыми входами второго, третьего и четвертого элементов И блока управлени и выходом п того элемента И блока управлени , выход которого соединен со счетным входом триггера блока управлени , инверсны выход которого соединен с вторым входом третьего элемента И блока управлени , первый вход п того элемента И блока управлени соединен с выходом старшего разр да сдвигово го регистра, вход сдвига которого соединен с выходом элемента ИЛИ блока управлени , первый и второй входы которого соединены соответственно с выходами первого и второго элементов И блока управлени , второ вход п того элемента И блока управлени соединен с выходом генератора импульсов, инверсный вход второг элемента И блока управлени и второй вход четвертого элемента И блока управлени соединены с выходами К-го разр да регистра основани и первым входом первого элемента И, второй вход которого соединен с вых дом третьего элемента И блока управ лени , выход элемента ИЛИ блока управлени соединен с входами сдвиг регистров основани и преобразовани выход первого элемента И соединен с вторы№1 входами BTOF« IX элементов всех разр дов регистра преобразовани На фиг. 1 приведена блок-схема устройства дл возведени в квадра на фиг. 2 - то же блока управлени 564 Устройство дл возведени в квадрат (фиг. 1) содержит регистр 1 основани , регистр 2 преобразовани , элемент И 3, блок 4 управлени , триггер 5, элементы И 6 и 7, сумматор 8 по модулю два, элемент ИЛИ 9, элемент И 10. Блок 4 управлени (фиг. 2) содержит сдвиговьй регистр 11, генератор 12 импульсов, элементы И 13 17 , триггер 18, элементы ИЛИ 19. Устройство дл возведени в квадрат работает следующим образом. В исходном состо нии в регистре 1 - исходное К-разрндное число, в регистре 2 - нули, в регистре 11 блока 4 - код формата обрабатываемых чисел (К+1) циклов, триггер 18 в нулевом состо нии. Не нулевое значение на выходе старшего разр да регистра 11 вызывает срабатывание элемента И 13 и импульсы с генератора 12 проход т на входы элемента И 14 и элементов И 15 - 17. При наличии нул на выходе К-го разр да регистра 1 на входе блока 4 нулевой потенциал, который, поступа на один из входов элемента И 14, вызывает его срабатывание и тактовые импульсы с выхода элемента И 13 чеI рез элементы И 14 и ИЛИ 19 поступают на выход блока 4 и далее - на цепи сдвига регистров 1 и 2, что вызывает сдвиг информации в этих регистрах. Тактовые импульсы с выхода элемента И 13 через элемент И 16 поступают на один из входов элемента ИЗ. На другом входе этого элемента И 3 - нулевой потенциал с выхода К-го разр да регистра 1 основани . При наличии на выходе К-го разр да регистра 1 единицы, поступающей на вход блока 4, а именно на вход элемента И 14, блокируетс прохождение через него тактовых импульсовгенератора 12, а при поступлении ее на вход элемента И 17 блок открываетс . С выхода элемента И 17 импульс, поступа на счетный вход триггера 18, переводит его в единичное состо ние. Одновременно единичный импульс поступает с выхода К-го разр да регистра 1 и на вход элемента И 3, на другой вход которого поступают тактовые импульсы с выхода элемента И 16. С выхода элемента И 3 импульсы преобразовани поступают на входы элеменI TciB И 6 всех разр дов регистра 2, вызыва инвертирование переменных регистра. Услови инвeptиpoвaни разр дов регистра 2 вычисл ют согласно булевого выражени fi X-(f.;Xj.,vf..Yi)
где х- - значени двоичных переменных регистра 1;
i у- - значени двоичных переменны
регистра 2.
Условие инвертировани разр да j определ етс состо нием j-го разр да регистра 1 и зависит от выработки услови инвертировани в предьщущем разр де. В случае отсутстви инвертировани переменной регистра 2 предшествующего разр да дл формировани услови инвертировани j-ro разр да состо ние j-го разр да регистра 1 складываетс по модулвз два с состо нием (j-t)-ro разр да. В случае наличи услови инвертировани в предшествующем разр де к значению двоичной переменной j-ro разр да
j регистра 1 добавл етс (по модулю два) значение предшествующей переменной регистра 2.
По следующему тактовому импульсу происходит сброс триггера 18 в нулевое состо ние, при котором срабатывает элемент И 15 и импульс сдвига через элемент ИЛИ 19 поступает на регистры 1 и 2, сдвига содержимое регистров. Одновременно импульс сдвига поступает на вход сдвига регистра 11, нулевое значение на выходе старшего разр да которого фиксирует конец выполнени операции возведени в квадрат исходного числа.
Предлагаемое устройство дл возведени в квадрат проще по аппаратурной реализации по сравнению с извест ным , так как в последнем с увеличением разр дности регистра основани пропорционально возрастает количество групп элементов И, чего нет в предлагаемом устройстве. 1519566 Обработка разр дов регистра 2 осуществл етс однотипно, за исключением (К-1)-го и К-го разр дов, во входные цепи которых поступают значени с инверсного и пр мого выходов соответственно (К-1)-го разр да регистра 1.
u
/
fr
/8
СЮ
/ /
fftuz.2
Claims (1)
- УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ, содержащее регистр основания, разрядные входы которого являются входами аргумента устройства, отличающееся тем, что, с целью сокращения аппаратурных затрат, оно содержит регистр преобразования, первый элемент И и блок управления, причем ί-й разряд регистра преобразования (i = 1,n, где η - разрязность результата) содержит второй, третий и четвертый элементы И, элемент ИЛИ, триггер и сумматор по модулю два, выход которого в каждом ϊ-м разряде регистра преобразования соединен с первыми входами второго и третьего элементов И, выход третьего элемента И соединён с первым входом элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, второй вход которого - с первым входом сумматора по модулю два и выходом элемента ИЛИ (i-l)-ro разряда регистра преобразования, второй вход четвертого элемента И первого раз ряда регистра преобразования соединен с выходом элемента ИЛИ η-го разряда регистра преобразования, вторые входы четвертого элемента И и сумматора по модулю два j-ro разряда которого соединены с прямым выходом j-ro разряда регистра основания (j = 1, К-2, где К - разрядность аргумента), прямой выход (К-1)-го разряда регистра основания соединен с вторыми входами четвертого элемента И и сумматора по модулю два К-го разряда регистра преобразования, вторые входы четвертого элемента И и сумматора по модулю два (К-1)-го разряда которого соединены с инверсным выходом (К-1)-го разряда регистра основания, выход второго элемента И в ί-м разряде регистра преобразования соединен со счетным входом триггера, выход которого соединен с вторым входом третьего элемента И, блок управления содержит пять элементов И, элемент ИЛИ, сдвиговый регистр, генератор импульсов, триггер, прямой выход которого соединен с первым входом первого элемента И блока управления, второй вход которого соединен с первыми входами второго, третьего и четвертого элементов И блока управления и выходом пятого элемента И блока управления, . выход которого соединен со счетным входом триггера блока управления, инверсный выход которого соединен с вторым входом третьего элемента И блока управления, первый вход пятого элемента И блока управления соединен с выходом старшего разряда сдвигового регистра, вход сдвига которого .соединен с выходом элемента ИЛИ блока управления, первый и второй входы которого соединены соответственно с выходами первого и второго элементов И блока управления, второй вход пятого элемента И блока управления соединен с выходом генератора импульсов, инверсный вход второго элемента И блока управления и второй вход четвертого элемента И блока управления соединены с выходомК-го разряда регистра основания и первым входом первого элемента И, второй вход которого соединен с выходом третьего элемента И блока управления, выход элемента ИЛИ блока управления соединен с входами сдвига регистров основания и преобразования, выход первого элемента И соединен с вторыми входами вторых элементов И всех разрядов регистра преобразования.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833577977A SU1151956A1 (ru) | 1983-04-12 | 1983-04-12 | Устройство дл возведени в квадрат |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833577977A SU1151956A1 (ru) | 1983-04-12 | 1983-04-12 | Устройство дл возведени в квадрат |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1151956A1 true SU1151956A1 (ru) | 1985-04-23 |
Family
ID=21058608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833577977A SU1151956A1 (ru) | 1983-04-12 | 1983-04-12 | Устройство дл возведени в квадрат |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1151956A1 (ru) |
-
1983
- 1983-04-12 SU SU833577977A patent/SU1151956A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР № 769537, кл. G 06 F 7/552, 1978. 2. Авторское свидетельство СССР № 78005, кл. G 06 F 7/552, 1976 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1151956A1 (ru) | Устройство дл возведени в квадрат | |
US4845728A (en) | VLSI binary updown counter | |
US3519941A (en) | Threshold gate counters | |
SU1667059A2 (ru) | Устройство дл умножени двух чисел | |
SU1264165A1 (ru) | Накапливающий сумматор | |
SU491129A1 (ru) | Устройство дл возведени двоичных чисел в третью степень | |
RU1783616C (ru) | "Преобразователь кода Фибоначчи в код "золотой" пропорции" | |
SU877531A1 (ru) | Устройство дл вычислени функции Z= @ х @ +у @ | |
SU1513467A1 (ru) | Функциональный генератор перестановок | |
SU1187162A1 (ru) | Устройство дл вычислени тангенса | |
SU450153A1 (ru) | Преобразователь код-веро тность | |
SU911521A1 (ru) | Устройство дл получени квадратичной зависимости | |
SU454696A1 (ru) | Цифровой веро тностный распределитель импульсов | |
RU2047895C1 (ru) | Анализатор спектра | |
SU1001092A1 (ru) | Цифровой функциональный преобразователь | |
SU1756879A1 (ru) | Устройство дл распознавани на линейность булевых функций | |
SU1072040A1 (ru) | Устройство дл делени двоичного числа на коэффициент | |
SU1287152A1 (ru) | Устройство дл делени чисел в системе остаточных классов | |
SU1272310A1 (ru) | Линейный интерпол тор | |
SU452827A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU1765839A1 (ru) | Устройство дл умножени двоичных чисел | |
SU924704A1 (ru) | Устройство дл возведени в куб | |
SU1278885A1 (ru) | Псевдостохастический анализатор спектра | |
SU813408A1 (ru) | Преобразователь кодов из системыОСТАТОчНыХ КлАССОВ B дВОичНыйпОзициОННый КОд | |
SU968809A1 (ru) | Устройство дл сложени |