SU1287152A1 - Устройство дл делени чисел в системе остаточных классов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  быстрого делени  целых чисел в системе остаточных классов. Цель изобретени  - повышение быстродействи  устройства за счет применени  конвейерного принципа обработки кодов делимого и делител . Основным элементом устройства  вл етс  высокоскоростной блок масштабировани  чисел конвейерного типа. Поставлен-: на  цель достигаетс  введением четырех дополнительных регистров, двух преобразователей пр мого кода в дополнительный , сч:ётчика, узла задержки и двух коммутаторов. 3 ил. S

Description

кэ

00

1

СП ГчЭ

1

12871

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в быстродействующих арифметических ycтpQйcтвax дл  выполнени  операции делейи  чисел, представленных в остаточной системе счислени .

Цель изобретени  - повышение быстродействи  устройства.

На фиг. 1 представлена структур- на  схема предлагаемого устройства дл  делени  в системе остаточных классовi на фиг. 2 - схема блока управлени ; на фиг. 3 - схема дешифратора .

Устройство содержит вход 1 запуска устройства, вход делимого 2 и делител  3 устройства, блок 4 управлени , регистр 5 делимого, регистр 6 делител , третий регистр 7, узел 8 задержки, счетчик 9, первый преобразователь 10 пр мого кода в дополнительный , блок 11 вычитани , блок 12 умножени , блок 13 масштабировани , блок 14 сложени , второй пре- образователь 15 пр мого кода в дополнительный , первый коммутатор 16, первый и второй регистры 17 и 18, чет вертьй регистр 19, регистр 20 частоты , второй коммутатор 21, выход 22 окончани  делени  устройства, выходы остатка 23 и частного 24 устройства В состав блока 4 управлени  вход т элемент 25 задержки, счетчик 26-, первый элемент ИЛИ 27, первый триг- гер 28, дешифратор 29, элемент НЕ 30, второй элемент ИЛИ 31, третий элемент ИЛИ 32, элемент И 33, второй триггер 34.

Дешифратор 29 (фиг. 3) может быт реализован с помощью логических элементов типа И 35.1, 35.2,...,35 .2 т-1; (2m-l) - входового элемента ИЛ 36 и (т-1) - входового элемента ИЛИ 37, . где m - модуль основани  сие- темь счислени .

Блок 13 масштабировани  представл ет собой устройство, осуществл ющее деление входного числа X , принадлежащего диапазону Б, на некото- рый положительный масштаб S D, число которых ограничено и равно L. Модульный код числа. X и номер 1е(0,1.,.L-lJ масштаба S подаютс  соответственно на первый и второй входы блока 13, Результатом операции масштабировани   вл етс  оценка

л

ближайшее целое число дроби -- . В

3f

22

блоке 13 масштабировани  стандартым образом реализована функци  блокировки выдачи ненулевой информации путем подключени  к выходам сумматоров коррекции, вход щих в его состав , группы элементов И,управл емых посредством входа управлени  выдачей кода блока 13.

Набор используемых масштабов и правило их упор дочени  определ ютс  соотношением

, если f,0, , , Vf, 1,2 ° %если ,0,

где ,1..., I, {о, 1 . . ., , L-(2 -l)2.

Узел 8 задержки представл ет собой цепь из Т+2 регистров, где Т,- наименьшее целое число не меньп з log,jk; k - число .оснований системы счислени , выходы Т-го и (Т+2)-го - первый и второй его выходы.

По сигналу Г (),подаваемому через вход 1 устройства на первый вход блока 4 управлени , вход приема кода регистра делител  6, установочный вход элемента 8 задержки и вход обнулени  счетчика 9, кольцевой счетчик 26 (фиг. 2), ( Т+2)-й регистр узла 8 задержки и счетчик 9 обнул ютс , триггер 28 блока управлени  устанавливаетс  в единичное состо ние элемент НЕ 30 формирует сигнал Г , который поступа  с первого выхода блока 4 управлени  на входы синхронизации блока 13 масштабировани  и первого регистра 17, блокирует поступление с их выходов, а, следовательно , и с выходов преобразовател  10 в дополнительный код по модулю М . и коммутатора 16 ненулевой информации, на выходах элементов ИЛИ 31 и 27 вырабатываютс  соответственно сигналы

r, G:,vr, г. .Г.

(2) (3)

(через обозначаетс  содержимое 1-го разр да счетчика 26 (,1,.., Т+5). Так как в данный момент , то 1, благодар  чему в регистр 5 через информационный вход 2 устройства записываетс  модул рный код (с. , ) делимого А, а в ре- гистры 6, 7 и 19 через информационный вход 3 устройства поступает модул рный код (р,. , .j3, , . . , Э) делител  В (А, BGD, ,1АК, р. i lixi ,2 ,. . . ,k. После этого на3

чинаетс  выполнение операции делени  числа А на В,

На первом такте операции код ( Яц) делител  В с выхода регистра 7 поступает на вход блока 13 масштабировани , а номер масштаба, записанный в счетчике 9, на данном такте он равен нулю,, подаетс  на вход узла 8 задержки и второй вход блока 13 масштабировани , который по истечении (Т+3)-го такте опредеТ1 П t O

лит оценку Bjj дроби -- , где S / (формула (О), при этим на (Т+1)-ом такте номер масштаба подаетс  также и на третий вход блока 13 с пер- вого выхода узла 8 задержки. Параллельно с этим на каждом такте работы устройства в блоке 4 управлени  дешифратор 29, анализиру  модул рный код некоторого числа Z D, по- ступающий с выхода регистра 19, вырабатывает сигна31ы Др Д ,...,U2. Величина Q с втор ого выхода дешифратора передаетс  в регистр 34,а сигнал с первого выхода дешифратора 29 подаетс  на вход сброса триггера 28 и вторые входы элементов ИЛИ 32 и И 33, на первые входы которых с иверсного и пр мого выходов триггера 28 подаютс  соответственно величины I и б . В результате элемент ИЛИ 32 формирует сигнал

r--5vu., ,

поступающий на счетный вход счетч ка 26, а на выходе элемента И 33 сфмируетс  сигнал

.

(4)

который через шестой выход блока 4 управлени  подаетс  на входы обнулени  регистров 18 и 20 и управл ющий вход приема кода счетчика 9. Предварительно на счетный вход сч-етчика 9 с п того выхода блока 4 подаетс  со- держимое (5 триггера 28. Так как вначале работы устройства триггер 28 был установлен в единичное состо ние то, содержимое счетчика 9 от такта к такту будет увеличиватьс  на 1 до тех пор, пока, на первом выходе дешифратора 29 не сформируетс  сигнал д 1, который приведет к сбросу триггера 28. С этого же момента величина Х от такта к такту начнет принимать единичное значение. Содержимое счетчика 26 станет ненулевым лишь н конп.е (Т+2)-го такта, когда в (Т+З -й разр д с выхода эпе524

мента 25 задержки поступит величина . Поэтому начина  с (Т+3)-го такта (с момента получени  оценки В )

о

И ДО первого по влени  на первом выходе дешифратора 29 единичной величины (& 1) с третьего выхода блока 4 управлени  на управл ющий вход приема кода регистра 19 будет поступать единичный сигнал (6 ) ,вслед- .ствие чего выходна  информаци  блока 13 масштабировани  на каждом из тактов в указанном промежутке времени будет записыватьс  в регистр 19.

Благодар  конвейерной структуре блока 13 на (1 + 1)-ом такте () . начинаетс  выполнение, операции мас- сттабировани  делител  на маси таб g (формула ()), результат которой В будет получен в регистре 19 по истечении (Т+1+3)-го такта. Так как последовательность оценок В, В , . . .,  вл етс  абсолютно убывающей , то дл  любого В из диапазона D системы исчислени  существует такой минимальный номер .ve{0,1,...,2-1, дл  которого оценка (-1п+1, -т+2, ...,т-1}. Тогда согласно изложенному на (T+V+4)-oM такте в рассматриваемой при , , на первом выходе ратора 29, а, следовательно, и на выводе элемента И 33 вырабатываютс  единичные сигналы, а триггер 28 обнул етс , в св зи с чем наращивание содержимого счетчика 29 в дальнейшем производитьс  не будет. По сигналу Г 1, поступающему с шестого выхода блока 4 управлени , регистры 18 и 20 обнул ютс , а в группы из младших , Л и старших b разр дов счетчика 9 поступают соответственно номер V-1-1 с второго выхода элемента 8 задержки и выходна  величина |3 коммутатора 21 где

p B singnBj2b lB sipnBvli ,

Формирование величины J3 ос тпествл ет с  путем подачи содержимого группы Ъ младпгих разр дов k-й и.ифры модул рного кода числа В, записанного в регистре 19, на первый инсЬор- мационный вход коммутатора 21 и вход преобразовател  15, определ ющего вычет (, , который поступает на второй информационный вход коммутатора 21, при этом на его вход управлени  с восьмого выхода блока 4 управлени  подаетс  знак д , числа В, а следовательно, и делител  В, вырабатываемый на втором выходе дешифратора 29 при 7.Б. Если &,

на выходе коммутатора 21 по вл е;тс  нычет ,jb, если же h , то - вычет I-B 1 ь . Сформированное на (Т+

+V+A)-OM такте содержимое счетчика 9 в дальнеш1ем не измен етс , а соответствующий ему маспгтаб

- ,,.,.,,,к-

(формула (1)) используетс  в качестве приближени  абсолютной величины делител  В на следующем этапе алгоритма .

Второй этап реализуемой процедуры делител  носит итеративный характер . Все итерации имеют одинаковую длительность Т+6 тактов, причем пер- ,вый такт первой итерации во времени совмещен с заключительным (T+V+4) тактом первого этапа алгоритма.

На втором такте первой итерации модул рньй код делимого А с выхода регистра 5 и содержимое второго регистра 18 код нул  подаютс  соответственно на первый и второй входы блока 11 вычитани , в результате чего на его выходе формируетс  разность , котора  передаетс  в пер- регистр 1 7 .

На третьем такте первой итерации код Числа АО с выхода регистра 17 пересылаетс  в регистр 5, а также подаетс  на первый информационный вход коммутатора 16 и вход преоб- разовател  10 в дополнительный код по модулю М . Полученный преобразователем 10 код числа |-А)м поступает на второй информационный вход коммутатора 16, на вход управлени  которого с седьмого выхода блока 4 управлени  подаетс  сигнал д (знак

12871526

На первом такте .й-й итерации

(,i-2,3,....) на. выходе блока 12 получитс  произведение 0. В, код которого передаетс  в регистр 18, а на выходе блока 14 сформируетс  код

суммы Го,, который по сигналу Г 1 0

поступающему с третьего выfO

J5

G- 1,

-г+4 /

хода блока 4 управлени , записываетс  в регистр 20 частного. Аналогично первой итерации на втором и третьем тактах j-й итерации с помо- щью блока 1 вычитани , регистра 17 преобразователь 10 в дополнительный код по модулю М и коммутатора 16 в регистрах 5 и 7 сформируютс  соответственно модул рные коды чисел

А; А. 1-0,- ,Б и R- А; sing(B), а по ис

J j 1 I f течении (,1 + п)-го такта итерации в

регистре 19 будет получена оценка

р. Q. дроби --

Описанна  последовательность дей ствий повтор етс  до тех пор, пока

25 по окончании некоторой г-й итерации (г: ) в выходном регистре 19 блок масштабировани  не будет получен ко нул  (о 0). В том случае на третье выходе дешифратора 29, а, следова jg тельно, и на выходе 22 устройства по витс  единичный сигнал. Искомое

20

Г-1

частное Q О

и остаток сни

маютс  с выходов 24 и 23 устройства 35 на этом процесс делени  числа А и Б завершаетс .

Claims (1)

1. Формула изобретени

   .числа в). В результате на выходе коммутатора 16 сформируетс  модул рный код чиcJи Rg AgSipnB, который передаетс  в регистр 7. Заметим,что в тeкyD eм такте содержимое 6 . нулевого разр да счетчика 26 принимает единичное значение, поэтому на вхо-. ды разрешени  записи регистров 5 и 7 будет подан единичный сигнал . В течение (Т+З) последних тактов первой итерации блок 3 масштабировани  находит модул рный код оцен- р

   ки Q дроби г и он записываетс  в ±)

   регистр 19, так как на последнем (Т+б)-ом такте каждой итерации б 1 и, следовательно, на вход разрешени  записи регистра 19 с четвертого выхода блока 4 поступит сигнал

   Устройство дл  делени  чисел в системе остаточных классов, содер жаш. ее регистры делимого, делител  и частного, блок вычитани , блок сложени , причем первые информационные

   45 входы регистров делимого и делител   вл ютс  входами делимого и делител устройства соответственно, выход ре гистра частного  вл етс  выходом ча стного устройства и соединен с перв

   50 информационным входом блока сложени выход которого соединен с информаци онным входом регистра частного, о т личающеес  тем, что, с пе лью повьшшни  быстродействи , в не55 го введены четыре регистра, два пре образовател  пр мого кода в дополни тельный,счетчик,узел задержки, блок масштабировани , два коммутатора и блок управ.ионии, ь гос гач

   суммы Го,, который по сигналу Г 1 0

   поступающему с третьего вы

   G- 1,

   -г+4 /

   хода блока 4 управлени , записываетс  в регистр 20 частного. Аналогично первой итерации на втором и третьем тактах j-й итерации с помо- щью блока 1 вычитани , регистра 17, преобразователь 10 в дополнительный код по модулю М и коммутатора 16 в регистрах 5 и 7 сформируютс  соответственно модул рные коды чисел

   А; А. 1-0,- ,Б и R- А; sing(B), а по исJ j 1 I f течении (,1 + п)-го такта итерации в

   регистре 19 будет получена оценка

   р. Q. дроби --

   Описанна  последовательность действий повтор етс  до тех пор, пока

   по окончании некоторой г-й итерации (г: ) в выходном регистре 19 блока масштабировани  не будет получен код нул  (о 0). В том случае на третьем выходе дешифратора 29, а, следовательно , и на выходе 22 устройства по витс  единичный сигнал. Искомое

   Г-1

   частное Q О

   и остаток снимаютс  с выходов 24 и 23 устройства, 35 на этом процесс делени  числа А и Б завершаетс .

   Формула изобретени 

   Устройство дл  делени  чисел в системе остаточных классов, содер- жаш. ее регистры делимого, делител  и частного, блок вычитани , блок сложени , причем первые информационные

   входы регистров делимого и делител   вл ютс  входами делимого и делител  устройства соответственно, выход регистра частного  вл етс  выходом частного устройства и соединен с первым

   информационным входом блока сложени , выход которого соединен с информационным входом регистра частного, о т- личающеес  тем, что, с пе- лью повьшшни  быстродействи , в него введены четыре регистра, два преобразовател  пр мого кода в дополнительный ,счетчик,узел задержки, блок масштабировани , два коммутатора и блок управ.ионии, ь гос гач .)

   712

   вход т счетчик, два триггера, дешифратор , три элемента ИЛИ,элемент задержки , элемент НЕ и элемент И, причем вход запуска устройства  вл етс  входом элемента задержки блока управлени  и соединен с входом элемента НЕ, с первыми входами первого и второго элементов ИЛИ, с входом разрешени  сброса счетчика и с входом установки в единипу триггера блока управлени , с входом разрешени  записи регистра делител , с тактовым входом узла задержки у входом сброса счетчика устройства, выход регистра делимого соединен с входом уменьшаемого блока вычитани , выход которого соединен с информационным входом первого регистра, выход которого соединен с входом первого преобразовател  пр мого кода в дополни- тельный, с первой группой информационных входов первого коммутатора и с вторым информационным входом регистр делимого, выход регистра делител  соединен с первым информационным вхо дом блока умножени , выход которого соединен с информационным входом второго регистра, выход которого соединен с :входом вьгчитаейого блока вычитани , вход делител  устройства соединен с первыми информационными входами третьего и четвертого регистров , выход третьего регистра  вл етс  выходом остатка устройства и соединен с входомостаточного кода блока масштабировани , первый и второй входы номера маснттаба которого соединены с первым выходом узла задержки и информационным выходом счетчика , второй выход узла задержки coe динен с входом младших информационных разр дов счетчика, выход которого соединен с входом узла задержки, выход первого преобразовател  пр мого кода в дополнительный соединен с вторым информационным входом первого коммутатора, выход которого соединен с вторым информационным входом второго регистра, выход блока масштабировани  соединен с вторым информацион- ным входом четвертого регистра,выход которого соединен с вторыми информационными входами блоков умножени  и сложени , с первой группой информационных входов второго коммутатора , входом второго преобразовател  пр мого кода в дополнительный и вхо

   O 5 0 5 0 jQ

   5

   528

   дом дешифратора блока управлени ,выход второго преобразовател  пр мого кода в дополнительный соединен с вторым информационным входом второго коммутатора,выход которого соединен с входом старших информационных разр дов счетчика, выход элемента :НЕ блока управлени  соединен с входом разрешени  записи первого регистра и с входом синхронизации блока масштабировани , выход второго элемента ИЛИ блока управлени  соединен с входом разрешени  записи регистра делимого и третьего регистра, выход (Т+4)-го разр да счетчика блока управлени , где - цела  часть, , k - число основани  системы счислени , соединен с входом разрешени  записи регистра частного, выход первого элемента ИЛИ блока управлени  соединен с входом разрешени  записи четвертого регистра, пр мой выход первого триггера блока управлени  соединен с первым входом элемента И блока управлени  и счетным входом счетчика устройства, вход разрешени  записи которого соединен с входами сброса второго и четвертого регистров и выходом элемента И блока управлени , выход второго триггера которого соединен с входом управлени  первого коммутатора, выход элемента задержки блока управлени  соединен с информационным входом счетчика блока управлени , счетный вход которого соединен с выходом третьего элемента ИЛИ блока управлени , первьй и второй ходы которого соединены соответственно с первым выходом дешифратора и инверсным выходом первого триггера блока управлени ,выходы нулевого и (Т+З) разр дов счетчика блока управлени  соединены с вторыми входами соответственно второго и первого элемента ИЛИ блока управлени , первый выход дешифратора блока управлени  соединен с входом разрешени  сброса первого триггера и вторьп входом элемента И блока управлени , второй выход дешифратора блока управлени  соединен с инфор- мадионньм входом второго триггера блока управлени  и входом управлени  второго коммутатора, третий выход дешифратора блока управлени   вл етс  выходом окончани  делени  устройства .

   22

   Фш./

   Q5

   и

   т

   43

   32

   -Wi

   Фut2

   Фаг.З

   ВНИИПИ Заказ 7718/52 Тираж 694

   Произв.-полигр. пр-тие, г. Ужгород, ул. Проектн  , 4

   Подпис. iioe