RU1800463C - Устройство дл треугольного разложени матриц - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении специализированных , в том числе и систолических устройств, предназначенных дл  решени  систем линейных алгебраических уравнений . Целью изобретени   вл етс  снижение аппаратурных затрат. Устройство дл  треугольного разложени  матриц содержит вычислительные блоки 1.1-1.(п-1) и блоки 2.1-2.(п-1) управлени . Причем информационные выходы с первого по четвертый вычислительного блока 1.1 (i 1, п-2) подключены соответственно к информационным входам с первого по четвертый блока 1.(i+1), первый и четвертый информационные выходы вычислительного бл.ока 1.(п-1)  вл ютс  соответственно первым и третьим выходами устройства, третий информационный выход вычислительного блока 1 .(п-Т)  вл етс  вторым выходом устройства и подключен к второму информационному входу вычислительного блока 1.1, третий и информационный вход которого св зан с выходом регистра 3, вход которого  вл етс  первым входом устройства, п тый информационный вход вычислительного блока 1.J , п-1)  вл етс  (i+1)-M информационным входом устройства, вход запуска которого подключен к входу D-триггера 4, выходы блока 2.j управлени  с первого по, п тый подключены соответственно к входам с первого по п тый блокам 2.(j+1) управлени , второй и п тый выходы блока 2.(п-1) управлени  подключены соответственно к третьему и п тому входам блока 2.1 управлени , первый, второй, третий и п тый выходы блока 2.j управлени  подключены соответственно к первому, второму, третьему и п тому управл ющим входам вычислительного блока 1J, четвертый выход блока 2.J управлени  подключен к четвертому управл ющему входу блока 2.0+1) управлени , четвертый управл ющий вход блока 2.1 управлени  подключен к четвертому управл ющему входу вычислительного блока 1.1 и к выходу триггера 4. При этом п означает размерность обрабатываемой матрицы. 4 ил: ел С 00 о о Os со

Description

г

tPvzi

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении специализированных , в том числе и систолических устройств, предназначенных дл  решени  систем линейных алгебраических уравнений ,

Целью изобретени   вл етс  снижение аппаратурных затрат.

На фиг. 1 представлена структурна  схема устройства дл  треугольного разложени  матриц; на фиг. 2 - структурна  схема i-ro вычислительного модул  (, n-1); на фиг. 3 - структурна  схема возможного варианта реализации первого блока управлени ; на фиг. 4 - структурна  схема возможного варианта реализации k-го (, n-1) блока управлени .

Устройство дл  треугольного разложени  матриц содержит вычислительные модули 1.1-1.(п-1) и блоки 2.1-2.(п-1) управлени . Причем информационные выходы первого по четвертый модул  1.1 , п-2) подключены соответственно к информационным входам с первого по четвертый , модул  1.0+1), первый и четвертый информационные выходы вычислительного модул  1 .(п-1)  вл ютс  соответственно первым и третьим выходами устройства, третий информационный выход модул  1.(п-1)  вл етс  вторым выходом устройства и подключены к второму информационному входу вычислительного модул  1.1, четвертый информационный вход которого св зан с выходом регистра 3, вход которого  вл етс  первым входом устройства, п тый информа- ционный вход модул  1.i , п-1)  вл етс  0+1)-м-входом устройства, вход запуска которого подключен к входу D-триггера 4. Выходы блока 2,i управлени  с первого по п тый (, п-2) подключены соответственно к входам с первого по п тый блока 2. (i+1), второй и п тый выходы блока 2. (п-1) подключены соответственно к третьему и п тому входам блока 2.1 .первый, третий и п тый выходы блока 2.I (, п-1) управлени  подключены соответственно к первому, второму , третьему и п тому управл ющим входам вычислительного модул  1.i, четвертый выход блока 2.i (, п-2) подключен к четвертому управл ющему входу блока 2.(i + 1), четвертый управл ющий вход блока 2.1 подключен к четвертому управл ющему входу модул  1.1 и к выходу D-триггера 4.

Вычислительный модуль 1.1 (, п-1) содержит блок 5 умножени -делени , выход которого св зан с входом первого регистра бис первым входом сумматора 7. Выход сумматора 7 подключен к входу второго регистра 8, выход которого св зан с входом

третьего регистра 9 и с первым входом первого коммутатора 10, выход которого св зан с первыми входами второго 11 и третьего 12 коммутаторов и схемы 13 сравнени . Вто- рые входы коммутаторов 11, 12 и схемы сравнени  13 объединены и подключены к выходу четвертого коммутатора 14, первый и второй входы которого  вл ютс  соответ- ственнотретьим и четвертым информацион

ными входами вычислительного модул .

Второй информационный вход последнего св зан с входом четвертого регистра 15, выход которого подключен к первому входу блока 5 и  вл етс  вторым информацион- ным выходом модул . Четвертый, третий и первый информационные выходы модул  подключены к выходам соответственно регистра 9, п того 16 и шестого 17 регистров, п тый информационный вход вычислитель

ного модул  подключен к второму входу

коммутатора 10, управл ющий вход которого  вл етс  п тым управл ющим входом модул . Четвертый и первый управл ющие входы модул  подключены соответственно

к управл ющим входам коммутаторов 14 и 18, выход которого подключен к входу седьмого регистра 19, выход которого подключен к входу регистра 17. Выход схемы 13 сравнени  св зан с входом D-триггера 20,

выход которого подключен к управл ющим входам коммутаторов 11 и 12 и к первому входу коммутатора 18. Второй вход коммутатора 18 св зан с выходом регистра бис первым входом шестого коммутатора 21,

второй вход которого подключен к второму входу сумматора 7 и к выходу блока 22 эле- . ментов задержки, вход которого  вл етс  выходом коммутатора 11. Выход коммутатора 21 подключен к второму входу блока 5,

вход выбора режима которого (умножение или деление с обратным знаком) подключен

к входу разрешени  приема информации регистра 6, к управл ющему входу коммутатора 21 и  вл етс  третьим управл ющим

входом вычислительного модул , второй управл ющий вход которого подключен к син- хровходу D-триггера 20. Выход коммутатора 12 подключен к входу регистра 16, первый информационный вход вычислительного

модул  подключен к третьему входу коммутатора 18,- на управл ющий вход блока элементов задержки посто нно подаетс  значение п в двоичном коде.

Блок 2.i (, n-1) управлени  может содержать три последовательно включенных D-триггера 23-25, счетчик 26, синхронный RS-триггер 27, D-триггеры 28, 29 и 30. Причем входы D-триггеров 23, 28, 30 и 29  вл ютс  соответственно первым, вторым, п тым и третьим входами блока 2.i, выходы

D-триггеров 25,28,30 и 29  вл ютс  соответственно первым, вторым, п тым и третьим выходами блока 2.i. При этом четвертый вход блока 2.i подключен к S-входу RS-триг- гера 27 и к входу выбора режима (параллельное занесение (п+2) или счет в режиме вычитани ) счетчика 26, выход отрицательного переноса которого подключен к R-вхо- ду триггера 27, выход которого  вл етс  четвертым выходом блока 2.I. Блок 2.1 может содержать D-триггеры 31-35, счетчик 36, синхронные RS-триггеры 37, 38, счетчики 39, 40, элементы ИЛИ 41, 42 и D-триггер 43. Причем выходы блока 2.1 с первого по п тый  вл ютс  выходами соответственно элементов ИЛИ 42, 41, D-триггера 35 и RS- триггеров 38 и 37. При этом выходы элементов ИЛИ 42 и 41 подключены соответственно к входам выбора режима счетчиковЗЭ и 36, S-вход триггера 38 св зан с входом D-триггера 31 и с выходом D-триггера 32, вход которого  вл етс  четвертым входом блока 2,1 и подключен к входу выбора режима счетчика 40, к S-входу триггера 37 и к входуD-триггера 34, Выходы отрицательного переноса счетчиков 36, 39 и 40 подключены соответственно к входам элементов ИЛИ 41, 42 и к R-входу триггера 35. Третий и п тый входы блока 2.1 св заны соответственно с входами D-триггеров 33 и 43, а выход D-триггера 43 подключен к R- входу триггера 37.

Все узлы и элементы устройства (кроме триггеров) имеют разр дность , равную разр дности входных данных и результатов, однако регистры 17, 19 и коммутатор 18 - (т+1)-разр дные. Это вызвано тем, что через коммутатор 18 проходит и в регистры 17, 19 записываетс  кроме т-разр дного результата еще и одноразр дный признак перестановки строк (более подробно см.описание работы устройства). Таким образом , в зависимости от значени  сигнала на своем управл ющем входе коммутатор 18 передает на выход либо (т+1) разр д с третьего своего входа, либо m разр дов с второго входа и один разр д с первого входа . Блоки 22 элементов задержки представл ют собой цепочку из п последовательно соединенных регистров.

Устройство дл  треугольного разложени  матриц предназначено дл  выполнени  первой фазы решени  системы лшнейншх алгебраических уравнений (х и b-n- мерные векторы столбцы, А- матрица коэффициентов ) методом исключени  Гаусса - пр мого исключени , которое состоит в нахождении такой нижней треугольной матрицы L Iji, котора  преобразует матрицу А в верхнюю треугольную матрицу U Uji, т.е.

U L А. При этом преобразование матрицы А выполн етс  по алгоритму исключени  Гаусса с частичным выбором ведущего элемента по столбцу, который предполагает,

что исключению элемента aji на i-м шаге алгоритма Гаусса (, n-1, ,n) предшествует его сравнение с элементом aii, причем если laji I lajjl , то осуществл етс  перестановка j-й и i-й строк. После проведе0 ни  операций сравнени  (и перестановок) aii со всеми элементами aji, an становитс  максимальным по модулю среди остальных aji. Затем производитс  преобразование j-й ( ,п) строки путем поэлементного сумми5 ровани  с ней i-й строки, умноженной на коэффициент Iji -ajj/an. При этом все происход щие перестановки строк запоминаютс  и выдаютс  (в качестве элементов нижней треугольной матрицы перестановок

0 V Uji дл  дальнейшего использовани .

Рассмотрим работу устройства. Дл  простоты описани  и без потери общности положим . Условимс , что прием информации во все регистры всех вычислительных

5 модулей осуществл етс  по заднему фронту синхроимпульса, т.е. в конце такта, а во все триггеры и счетчики всех блоков управлени  и вычислительных модулей - по переднему фронту синхроимпульса, т.е. в начале такта.

0 Поступление исходных данных организовано следующим образом. На i-й вход устройства ( ,п) в каждый такт поступает элемент i-й строки матрицы А, начина  с элемента an и заканчива  am. В свою очередь, элементы

5 каждой строки матрицы поступают на соответствующие входы устройства со сдвигом на один такт, т.е. элемент аи ( ,п) поступает на i-й вход устройства в i-м такте работы устройства.

0Считаем, что перед началом вычислений все триггеры всех блоков управлени  установлены в нулевое состо ние.

В первом такте на вход запуска устройства поступает единичный импульс, кото5 рый устанавливает в единицу D-триггер 4. Эта единица поступает на S-вход триггера 37, на входы D-триггеров 32 и 34, и на вход выбора режима счетчика 40 (параллельное занесение информации или счет в режиме

0 вычитани ). Кроме того, элемент a-i н матрицы А поступает на первый вход устройства и записываетс  в конце такте в регистр 3.

На втором такте D-триггер 4 устанавливаетс  в нуль, а D-триггеры 32, 34 и RS-триг5 гер 37 - в единицу, в счетчик 40 заноситс  значение(п+2)5, 321 с второго входа устройства через коммутатор 10.1 поступает на первые входы коммутаторов 11.1, 12.1 и схемы 13.1 сравнени , на вторые входы которых поступает an с выхода коммутатора

14.1, и если I 311 I I 3211, на выходе схемы 13.1 сравнени  по вл етс  единица, котора  записываетс  в D-триггер 20.1 (признак перестановки строк V2i). В противном случае на выходе схемы 13.1 сравнени  остаетс  ноль. Пусть в нашем случае 1а21 I lanl. Тогда ноль с выхода схемы 13.1 (V21 0) записываетс  в D-триггер 20.1 и поступает на управл ющие входы коммутаторов 11.1 и 12.1, и они пропускают на свои выходы соответственно 321 и an, после чего 321 записываетс  в первый регистр блока 22.1 элементов задержки, а ац в регистр 16.1, и по вл етс  на третьем информационном выходе модул  1.1. Кроме того, в регистр 3 записываетс  ai2.

В третьем такте триггеры 31,28, 30 и 38 устанавливаютс  в единицу, а 32 и 34 - в ноль, в счетчик 36 записываетс  значение (п+1)4, аз1 с третьего входа устройства через коммутатор 10.2 поступает на входы коммутаторов 11.2, 12.2 и схемы 13.2 сравнени , на вторые входы которых поступает ац из регистра 16.1 (через коммутатор 14.2), и происходит сравнение элементов а.ц и азт энзлогично второму такту. Пусть I ац I аз11. Тогда единица с выхода схемы 13.2 сравнени  (Vsi 1) записываетс  в D-триггер 20.2 и поступает нэ упрзвл ющие входы коммутаторов 11.2 и 12.2, в результате чего ац ззписывэетс  в первый регистр блока 22.2, а аз - в регистр 16.2, и по вл етс  на втором выходе устройстве, причем аз1 Un. В этом же такте V21 из D-триггера 20.1 проходит через первый вход коммутатора 18.1 на его выходи записываетс  в регистр 19.1, 322 с второго входа устройства проходит через коммутаторы 10.1 и 11.1 и записываетс  в первый регистр блока 22.1, а 21 из первого регистра блока 22.1 переписываетс  в его второй регистр. Кроме того, ai2 из третьего регистра проходит через коммутаторы 14.1 и 12.1 и записываетс  в регистр 16.1, в третий регистр записываетс  ai3, счетчик 40 уменьшает свое значение на единицу.

В четвертом такте триггеры 23, 27, 43 и 33 устанавливаютс  в единицу, а триггеры 31 и 28 - в ноль, в счетчики 39 и 26 записываютс  соответственно значени  ( и (п+2)5, счетчики 40 и 36 уменьшает свое состо ние на единицу, аз2 поступает с третьего входа устройства, записываетс  в регистр 16,2 и по вл етс  на втором выходе устройства, причем 332 Ui2, ац из первого регистра блока 22.2 переписываетс  во второй регистр блока 22.2, а в первый регистр блока 22.2 записываетс  ai2 из регистра 16.1,321 и 322 из второго и первого регистров блока 22.1 переписываютс  соответственно в третий и второй регистры блока 22.1, а в

его первый регистр записываетс  323, поступающее с второго входа устройства, /21 из регистра 19.1 переписываетс  в регистр 17.1, азт из регистра 16.2 переписываетс  в регистр 15.1, а в регистр 16.1 записываетс 

313.

В п том тэкте триггеры 24 и 35 устанавливаютс  в единицу, а триггеры 37, 33, 23 - в ноль, счетчики 40, 39 и 36 уменьшают свои

0 знэчени  нэ единицу, а счетчик 26 не мен ет своего состо ни  (на его управл ющем входе остаетс  единица), азт из регистра 15.1 поступает на первый вход блока 5.1, на второй вход которого поступает 321 (с выхода

5 блока 22.1 через коммутатор 21.1), и результат делени  (-321/asi) 121 принимэетс  в регистр 6,1. В этом же тэкте аз1 переписываетс  в регистр 15.2, в регистр 15.1 ззписы- ваетс  аз2, а в регистр 16.2 - эзз, причем эзз0 Ui3. Кроме того, в третий и второй регистры блокэ 22.1 записываютс  соответственно 322 и 323, V21 из регистра 17.1 переписываетс  в регистр 19.2, в регистры 3, 2 и первый блок 22.2 записывэютс  соот5 ветственно ац, 312 и 313.

В шестом такте триггеры 29 и 25 уста- нзвливэютс  в единицу, а триггеры 35, 30 и 24 - в ноль, счетчики 36, 40 и 39 вновь уменьшают свои значени  на единицу, и их

0 содержимое стэновитс  равным соответственно 1,1 и 0, на выходе отрицательного переноса счетчика 39 по вл етс  единица, 331 из регистре 15.2 поступэет на первый вход блока 5.1, на второй вход которого по5 ступает ац (с выхода блока 22.2), и результат делени  (-ац/зз1) 1з1 принимэетс  в регистр 6.2. В этом же тэкте эз2 из регистрз 15.1 поступэет на первый вход блока 5.1, нз второй вход которого поступэет (-321/asi) из

0 регистра 6.1, результат умножени  поступает на первый вход сумматора 7.1, на второй вход которого поступает 322 (с выходе блока 22.1), и окончательный результат 322 - аз2х Х321/эз1 322 принимзетс  в регистр 8.1,121

5 из регистра 6.1 переписываетс  в регистр 19.1, аз2 переписываетс  в регистр 15.2, а азз - в регистр 15.1. Кроме того, третий и второй регистры блокз 22.2 записываютс  соответственно 312 и ais, а в третий регистр

0 блока 22.1 - 323, V21 переписывзетс  из ре- гистрз 19.2 в регистр 17.2 и по вл етс  нэ первом выходе устройства, Vsi переписываетс  из триггера 20.2 в регистр 19.2.

В седьмом тзкте триггер 23 устзнавли5 вэетс  в единицу, а триггеры 42, 25 и 36 - в ноль, в счетчик 39 записываетс  знэчение (п-1)2 в двоичном коде, счетчики 40 и 36 уменьшэют свои знэчени  нэ единицу, и на их выходэх отрицзтельного переноса по вл етс  единица, аз2 из регистра 15.2 поступает на блок 5.2, туда же поступает (-aii/a3i) из регистра 6.2, результат умножени  поступает на сумматор 7.2 и с его выхода значение ai2 - аз2-ац/аз1 ai2 принимаетс  в регистр 8.2. В этом же такте азз из регистра 15.1 переписываетс  в регистр 15.2, а также поступает на блок 5.1, туда же подаетс  содержимое регистра 6.1, а на сумматор 7.1 - значение ааз из третьего регистра блока 22.1, и с выхода сумматора 7.1 знэчение 323-эзз-а21/аз1 Э231 принимаетс  в регистр 8.1, а 3221 переписываетс  в регистр 9.1. Кроме того, в третий регистр блока 22.2 записываетс  ais, N/31 переписываетс  из регистра 19.2 в регистр 17.2 и по вл етс  на первом выходе устройства, 121 из регистра 19.1 переписываетс  в регистр 17.1.

В восьмом такте триггеры 24 и 28 устанавливаютс  в единицу, а триггеры 23, 38, 24 - в ноль, счетчики 39 и 40 уменьшают свои значени  на единицу, в счетчик 36 записываетс  значение (п+1)4, азз из регистра 15.2 поступает на блок 5.2, туда же подаетс  (-эц/аз1), результат умножени  поступает на сумматор 7.2 с выхода которого значение ais - азз эп/азт ai3 принимаетс  в регистр 8.2, a ai21 переписываетс  в регистр 9.2, а также поступает на первый вход коммутатора 10.2, с его выхода - на первые входы коммутаторов 11.2,12.2 и схемы 13.2 сравнени , на вторые входы которых поступает Э221 из регистра 9.1 (через коммутатор 14.2) и происходит их сравнение . Пусть I 3221 I 1Э121 I. Тогда единица с выхода схемы 13.2 сравнени  (V23 1) записываетс  в D-триггер 20.2, 322 записываетс  в первый регистр блока 22.2, a ai21 - в регистр 16.2 и по вл етс  на втором выходе устройства, причем ai21 U22. В этом же такте 121 переписываетс  из регистра 17.1 в регистр 19.2, а 3231 - регистра 8.1 в регистр 9.1. В этом же такте возможно начало обработки следующей входной матрицы. Дл  этого на вход запуска устройства необходимо вновь подать единичный импульс, который устанавливает в единицу D-триггер 4. Кроме того, элемент ац следующей матрицы необходимо подать на первый вход устройства , и тогда он запишетс  в регистр 3 (в этом же такте).

В дев том такте триггеры 25, 32, 37, 34 и 33 устанавливаютс  в единицу, э триггеры 28, 24 и 4 - в ноль, счетчики 39, 26, 36 уменьшают свои знэчени  на единицу, причем нз выходе отрицзтельного переноса счетчика 39 по вл етс  единица, в счетчик 40 записываетс  значение (п+2)5,1з1 из регистра 6.2 переписывзетс  в регистр 19.2, V23 из D-триггерэ 20.2 переписываетс  в

регистр 19,2. В этом же такте ais из регистра 8.2, пройд  через коммутаторы 10.2 и 12.2, переписываетс  в регистр 16.2 и по вл етс  на выходе устройства, причем ais

1)23, 3231 из регистра 9.1 переписываетс  в первый регистр блока 22.2 (пройд  через коммутаторы 14.2 и 11.2), аз221 переписыва- етс  во второй регистр этого блокэ, 1)22 из регистрэ 16.2 переписываетс  в регистр

0 15.1, 121 по вл етс  на выходе устройства. Кроме того, в этом такте продолжаетс  обработка следующей входной матрицы аналогично второму такту, т.е. элемент следующей матрицы 321 с второго входа ус5 тройства поступает на первые входы коммутаторов 11.1, 12.1 и схемы 13.1 сравнени , на вторые входы которых поступает из регистра 3, и происходит их сравнение, в результате которого один из элементов

0 записываетс  в регистр 16.1, а другой. - в первый регистр блока 22.1. Кроме того, в регистр 3 записываетс  ai2, а в D-триггер 20.1 - признак V21.

В дес том такте триггеры 23, 38, 35, 30,

5 28 и 31 устанавливаютс  в единицу, триггеры 32, 34, 33, 25 - в ноль, счетчики 40 и 26 уменьшают свои значени  на единицу, и их содержимое становитс  равным соответствен но 4 и 4, всчетчикиЗЭиЗбзаписывэютс 

0 соответственно значени  2 и 4, V23 и |з1 из регистра 19.2 переписывэютс  в регистр 17.2 и по вл ютс  на выходе устройства, ai21 U22H ais1 и23записывэютс  соответственно в регистры 15.2 и 15.1, 322 и 323

5 записываютс  соответственно в третий и второй регистры блока 22.2.

Действи  над элементами следующей входной матрицы производ тс  аналогично третьему такту.

0 В одиннадцатом такте триггеры 23, 24, 27, 29, 43, 33 уста на вливаютс  в единицу, триггеры 35, 28 и 31 - в ноль, счетчики 40,36 уменьшают свои значени  на единицу, в счетчики 39 и 26 записываютс  соответст5 венно значени  2 и 5, U22 из регистра 15.2 поступает на блок 5.2, туда же выдаетс  3221 из третьего регистра блока 22.2, и результат делени  1з2 (-322 /U22) записываетс  в регистр 6.2, Э231 переписываетс  в третий ре0 гистр блокэ 22.2, U23 переписываетс  в регистр 15.1. Действи  над элементэми очередной матрицы производ тс  аналогично четвертому такту.

В двенадцэтом тэкте триггеры 24,25,35

5 устанавливэютс  в единицу, триггеры 23, 29, 43, 37, 33 - в ноль, счетчики 40, 36 и.39 уменьшают свои знэчени  на единицу, U23 из регистра 15.2 поступает нэ блок 5.2, туда же выдаетс  1з2 из регистра 6.2, Э231 из третьего регистра блока 22.2 поступает на

сумматор 7.2, с выхода которого результат 3231 - U23 322/U22 Uss принимаетс  в регистр 8.2, |з2 из регистра 6.2 переписываетс  в регистр 19.2. Действи  над элементами очередной матрицы производ тс  аналогично п тому такту.

В тринадцатом такте 1з2 переписываетс  в регистр 17.2 и по вл етс  на первом выходе устройства, а Узз переписываетс  в регистр 9.2 и по вл етс  на третьем выходе устройства. Действи  над элементами очередной матрицы производ тс  аналогично шестому такту.

На э том разложение матрицы А заканчиваетс . Далее работа устройства продолжаетс  аналогично с периодом (п -2) такта, т.е. каждую следующую матрицу (вместе с импульсом запуска) можно начинать подавать с (п-2)-го такта после начала подачи предыдущей матрицы.

Claims (1)

1. Формула изобретени 

   Устройство дл  треугольного разложени  матриц, содержащее п-1 вычислительных модулей (п - размерность входной матрицы), отличающеес  тем, что, с целью снижени  аппаратурных затрат, устройство содержит (п-1)-й блок управлени , регистр и D-триггер, причем каждый вычислительный модуль содержит блок умножени -делени , сумматор, семь регистров, шесть коммутаторов, схему сравнени , D- триггер и блок элементов задержки, причем первый, второй, третий и четвертый выходы 1-го вычислительного модул  соединены соответственно с первым, вторым, третьим и четвертым информационными входами (i+1)-ro вычислительного модул  (1 1, п-2), первый, третий и четвертый выходы (п-1)-го вычислительного модул   вл ютс  соответственно первым, вторым и третьим выходами устройства, второй выход которого соединен с вторым информационным входом первого вычислительного модул , четвертый информационный вход которого соединен с выходом регистра, вход которого  вл етс  первым информационным входом устройства, входом запуска которого  вл етс  вход Р-триггера. п тый информационный вход j-ro (j -1, п-1) вычислительного модул   вл етс  0+1)-м информационным входом устройства, с первого, второй, третий , четвертый и п тый выходы 1-го блока управлени  соединены соответственно с первым, вторым, третьим, четвертым и п тым входами (i+1)-ro блока управлени , второй и п тый выходы (п-1)-го блока управлени  соединены соответственно с третьим и п тым входами первого блока управлени , первый, второй и третий выходы j-го блока управлени  соединены соответственно с первым, вторым и третьим управл ющими входами, j-ro вычислительного модул , четвертый вход и п тый выход j-ro блока управлени  соединены соответственно с

   четвертым и п тым управл ющими входами j-ro вычислительного модул , выход D-триг- гера соединен с четвертым управл ющим входом первого вычислительного модул , причем в каждом вычислительном модуле

   0 выход блока умножени -делени  соединен с информационным входом первого регистра и первым входом сумматора, выход которого соединен с информационным входом второго регистра, выход которого соединен

   5 с информационным входом третьего регистра и первым информационным входом первого коммутатора, выход которого соединен с первыми информационными входами второго и третьего коммутаторов и первым вхо0 дом схемы сравнени , второй вход которой объединен с вторыми информационными входами второго и третьего коммутаторов и соединены с выходом четвертого коммутатора , первый и второй информационные

   5 входы которого  вл ютс  соответственно третьим и четвертым информационными входами вычислительного модул , второй информационный вход которого соединен с информационным входом четвертого реги0 стра, выход которого соединен с первым входом блока умножени -делени  и вторым выходом вычислительного модул , четвертый , третий и первый выходы которого сое- динены соответственно с выходами

   5 третьего, п того и шестого регистров, п тый информационный вход вычислительного модул  соединен с вторым информационным входом первого коммутатора, управл ющий вход которого  вл етс  п тым

   0 управл ющим входом вычислительного модул , четвертый и первый управл ющие входы которого соединены соответственно с управл ющими входами четвертого и п того коммутаторов, выход п того коммутатора

   5 соединен с информационным входом седьмого регистра, выход которого соединен с информационным входом шестого регистра , выход схемы сравнени  соединен с входом D-триггера, выход которого соединен с

   0 управл ющими входами второго и третьего коммутаторов и с первым информационным входом п того коммутатора, второй информационный вход которого соединен с выходом первого регистра и первым

   5 информационным входом шестого коммутатора , второй информационный вход которого соединен с вторым входом сумматора и выходом блока элементов задержки, вход которого соединен с выходом второго ком- мутатора, выход шестого коммутатора соединен с вторым информационным входом блока умножени -делени , вход выбора режима которого соединен с тактовым входом первого регистра, управл ющим входом шестого коммутатора и  вл етс  третьим управл ющим входом вычислительного модул , второй управл ющий вход которого соединен с синхровходом

   D-триггера, выход третьего коммутатора соединен с информационным входом п того регистра, первый информационный вход вычислительного модул  соединен с третьим информационным входом п того коммутатора, управл ющий вход блока элементов задержки подключен к входу кода.

   (ji-t-i) -

   d

   4/