SU1734212A1 - Устройство дл вычислени остатка по модулю 2 @ +1 - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  устройств, функционирующих в системе остаточных классов, а также в составе средств передачи, использующих модул рные коды. Целью изобретени   вл етс  повышение быстродействи . Устройство содержит входной регистр 1, преобразователь 2 пр мого кода в дополнительный код, сумматор 3 по модулю 2П + 1 и выходной регистр 4. 1 ил

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  вычислительных устройств, функционирующих в системе остаточных классов, а также в составе средств передачи , использующих модул рные коды.

Известно устройство дл  вычислени  остатка по модулю, содержащее входной регистр и бистабильный накапливающий сумматор по модулю, входами которого  вл ютс  п младших разр дных цифр входного регистра.

Недостатком известного устройства  вл етс  низкое быстродействие вычислительного процесса.

Наиболее близким предлагаемому  вл етс  преобразователь двоичного кода и код системы остаточных классов, содержащий первый и второй регистры, блок умножени  на константу по модулю Р( (i

1, 2I), сумматор по модулю Pt и (К+1)разр дный входовой регистр, причем выходы старших разр дов входного регистра, где (п + 1) logaPi, соединены с информационными входами первой группы коммутатора , информационные входы второй группы которого соединены с соответствующими

выходами второго коммутатора, информационные входы первой и второй групп которого соединены соответственно с выходами первого и второго регистров, информационные входы которых  вл ютс  выходом преобразовател  и соединены с соответствующими выходами сумматора по модулю PI, входы первого слагаемого которого соединены с выходами блока умножени  на константу по модулю PI, входы которого соединены с соответствующими выходами первого коммутатора, выход (К - п)-го разр да входного регистра соединен с первым входом второго слагаемого сумматора по модулю PI, вход сдвига входного регистра, входы приема информации первого и второго регистров, управл ющие входы первого и второго коммутаторов соединены с тактовым входом преобразовател , выходы разр дов с (К - п - 1)-го по (К - 2 + 1)-й входного регистра соединены соответственно с входами с второго по n-й второго слагаемого сумматора по модулю PI.

Недостатком известного устройства  вл етс  низкое быстродействие вычислительного процесса.

Ё

Х|

СО

ю

ю

Целью изобретени   вл етс  повышение быстродействи  вычислительного процесса .

Указанна  цель достигаетс  тем, что в устройство, содержащее входной регистр, сумматор по модулю 2П + 1 и выходной регистр , причем информационный вход устройства соединен с информационным входом входного регистра, вход разрешени  сдвига которого соединен с первым тактовым входом устройства, второй тактовый вход которого соединен с входом разрешени  записи выходного регистра, информационный вход которого соединен с выходом сумматора по модулю 2П + 1, выходы разр дов , с первого по n-й, входного регистра соединены с входами соответствующих разр дов входа первого слагаемого сумматора по модулю 2П + 1, введен преобразователь пр мого кода в дополнительный код, причем выходы разр дов с (п + 1)-го по 2п-й входного регистра соединены соответственно с входами разр дов входа преобразовател  пр мого кода в дополнительный код, выход которого соединен с входом второго слагаемого сумматора по модулю 2п+1, вход третьего слагаемого которого соединен с выходом выходного регистра и  вл етс  выходом устройства.

В основу работы предлагаемого устройства положено следующее. Двоичное К-раз- р дное число X может быть разделено на I групп по п разр дов, где п равно степени Рк 2П + 1, тогда число X по модулю может быть представлено

|Х|р Iао + + ... + ail +ps. (1)

гдеао, ai, aiai- группы по п разр дов;

ao - n младших разр дов числа X и т.д.

Кодопреобразователь преобразует п разр дов таким образом, чтобы на выходе его была реализована функци  дополнени  числа до нужного модул , т.е.:

/

аи Рк - ai -1 , (2)

где i 2, 4, 6, 81г1, аи - п разр дов

числа X.

Таким образом, выражени  (1) и (2) позвол ют реализовать на сумматоре по моду- лю с использованием регистра дл  хранени  результата предыдущего действи  устройство дл  получени  остатка по модулю.

На чертеже приведена схема устройства дл  вычислени  остатка по модулю 2П + 1.

Устройство содержит входной регистр 1, преобразователь 2 пр мого кода в дополнительный , сумматор 3 по модулю 2П + 1, выходной регистр 4, группу тактовых входов 5.1-5.2, выход 6 устройства.

Входной регистр 1 функционально известный элемент. Выводы младших п разр дов подключены к сумматору 3 по модулю, выводы младших разр дов с п - 1 по 2п разр дов входного регистра подключены к функционально известному элементу преобразователю 2 пр мого кода в дополнительный , выходы которого п + 1 подключены к сумматору по модулю 2П + 1, который  вл етс  известным функциональным элементом комбинационного типа, выходы

сумматора 3 по модулю 2П + 1 подключены к входам выходного регистра 4, а его выход подключен к входам сумматора 3, а также  вл ютс  выходами 6 устройства, в устройстве также имеютс  группы тактовых входов

5.1-5.2, тактовый вход 5.1  вл етс  входом разрешени  сдвига регистра 1, тактовый вход 5.2 соединен с выходным регистром 4. Устройство работает следующим образом .

В исходном состо нии в регистре 1 находитс  код преобразуемого числа X. Регистр 4 обнулен. На первом такте число ао. предлагаемое п младшими разр дами преобразуемого числа X, поступает на сумматор 3 по модулю 2П + 1, число ai, определ емое п вторыми разр дами числа X, подаетс  на преобразователь 2 пр мого кода в дополнительный. С выхода преобразовател  2 пр мого кода в дополнительный на вторые входы сумматора 3 по модулю 2П + 1 поступает код дополнени  числа до модул  Рк. Таким образом, по окончании переходных процессов на выходе сумматора 3 имеем

1Х|+Р lao + aiTPK.

Результат суммировани  записываетс  в момент поступлени  импульса по входу 5.2

в выходной регистр 4.

На втором такте преобразовани  в момент поступлени  импульса по входу 5.1 содержимое регистра 1 сдвигаетс  на 2п разр дов влево и цикл повтор етс  с добавлением результата предыдущего суммировани , подаваемого с выходного регистра 4. Окончательный результат преобразовани  |Х|+р снимаетс  с выхода регистра 4 на выход 6 устройства.

Быстродействие базового объекта определ етс  следующим образом: дл  преобразовани  (К + 1)-разр дного двоичного числа

X в код системы остаточных классов требуI/ i i етс  (1) тактов работы. В то врем 

как в предлагаемом устройстве требуетс  ()тактов работы преобразовател , т.е.

быстродействие предлагаемого устройства увеличиваетс  почти в 2 раза, за вычетом времени переходных процессов преобразовател  пр мого кода в дополнительный.

Преимущество предлагаемого устройства достигаетс  введением преобразовател  пр мого кода в дополнительный, а также образовавшиес  св зи между введенным и имеющимс  блоками.

Claims (1)

1. Формула изобретени 

   Устройство дл  вычислени  остатка по модулю 2П + 1 (п - четное), содержащее входной регистр, сумматор по модулю 2П + 1 и выходной регистр, причем информационный вход устройства соединен с информационным входом входного регистра, вход разрешени 

   сдвига которого соединен с первым тактовым входом устройства, второй тактовый вход которого соединен с входом разрешени  записи выходного регистра, информационный вход которого соединен с выходом сумматора по модулю 2 + 1, выходы разр дов , с первого по n-й, входного регистра соединены с входами соответствующих разр дов входа первого слагаемого сумматора

   по модулю 2П + 1, о т л и ч а ю щ е е с   тем, что, с целью повышени  быстродействи , оно содержит преобразователь пр мого кода в дополнительный код, причем выходы разр дов с (п + 1)-ого по 2п-й входного регистра соединены соответственно с входами разр дов входа преобразовател  пр мого кода в дополнительный код, выход которого соединен с входом второго слагаемого сумматора по модулю 2П + 1, вход третьего слагаемого которого соединен с выходом регистра и  вл етс  выходом устройства.