SU809151A1 - Преобразователь двоично-дес тичногоКОдА B дВОичНый КОд - Google Patents

Description

(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ КОД

1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении двоично-дес тичных преобразователей в специализированных вычислительных машинах.

Известен преобразователь двоично-дес тичных чисел в двоичные, содержащий регистр числа, информационную шину, блок управлени , управл юш,ую шину, переключатель эквивалентов, распределитель импульсов , запоминаюш,ее устройство, формирователь двоичного эквивалента тетрады, регистр сдвига и двоичный сумматор 1.

Недостаток указанного преобразовател  состоит в ограниченных функциональных возможност х, св занных с невозможностью обработки чисел в форме с плавающей зап той .

Наиболее близким к предлагаемому по технической сущности и схемному построению  вл етс  преобразователь двоично-дес тичного кода в двоичный код, содержащий регистр тетрады, блок управлени , распределитель импульсов, регистр адреса, первь1Й блок пам ти, блок умножени , двоичный сумматор, регистр сдвига, причем первый выход блока управлени  соединен с входом распределител  импульсов, первый выход которого соединен с тактовым входом регистра адреса, управл ющий вход которого подключен ко второму выходу блока управлени , второй выход распределител  импульсов соединен с управл ющим входом первого блока пам ти, адресный вход которого подключен к первому выходу регистра адреса, выход регистра тетрады соединен с первым входом блока умножени , выход которого подключен к первому входу двоичо ного сумматора, выход двоичного сумматора соединен с входом регистра сдвига, выход старшего разр да которого соединен с вторым входом двоичного сумматора, перва  группа выходов регистра сдвига  вл етс  группой выходов мантиссы преобразовател  2.

Процесс преобразовани  в этом устройстве заключаетс  в суммировании двоичных эквивалентов дес тичных тетрад, причем J двоичные эквиваленты хран тс  в блоке пам ти и считываютс  из него последовательным кодом. Однако и это устройство имеет недостаточно широкие функциональные возможности , так как не может оперировать

с числами, представленными в формате с плавающей зап той.

Цель изобретени  - расширение функциональных возможностей, заключающеес  в обеспечении возможности преобразовани  чисел в форме с плавающей зап той.

Дл  достижени  поставленной цели в преобразователь двоично-дес тичного кода в двоичный код, содержащий регистр тетрады , блок управлени , вход которого  вл етс  входом признака дес тичной мантиссы преобразовател , распределитель импульсов , регистр адреса, первый блок пам ти, блок умножени , двоичный сумматор, регистр сдвига, причем первый выход блока управлени  соединен с входом распределител  импульсов, первый выход которого соединен с тактовым входом регистра адреса, управл ющий вход которого подключен ко второму выходу блока управлени , второй выход распределител  импульсов соединен с управл ющим входом первого блока пам ти, адресный вход которого подключен к первому выходу регистра адреса, выход регистра тетрады соединен с первым входом блока умножени , выход которого подключен к первому входу двоичного сумматора, выход двоичного сумматора соединен с входом регистра сдвига, выход старшего разр да которого соединен с вторым входом двоичного сумматора, перва  группа выходов регистра сдвига  вл етс  группой выходов мантиссы преобразовател , дополнительно введены второй блок пам ти, регистр двоичного пор дка, элемент И, первый и второй коммутаторы, дополнительный регистр, элемент ИЛИ, группа элементов ИЛИ, вход блока управлени  подключен к первому входу элемента И и .к управл ющим входам первого и второго коммутаторов, второй выход распределител  импульсов соединен с тактовым входом первого коммутатора, третий выход распределител  импульсов соединен с управл ющим входом второго блока пам ти, с вторым входом элемента И и тактовым входом второго коммутатора, второй выход регистра адреса подключен к адресному входу второго блока пам ти, выход первого блока пам ти и первый выход второго блока пам ти через элемент ИЛИ соединены со вторым входом блока умножени , второй выход второго блока пам ти соединен со входом регистра двоичного пор дка, выходы которого  вл ютс  выходами пор дка преобразовател , выход старшего разр да регистра сдвига подключен к третьему входу элемента И, выход которого соединен с управл ющим входом дополнительного регистра , втора  группа выходов регистра сдвига подключена к группе входов первого коммутатора , выходы которого соединены с информационными входами дополнительного регистра, выход которого соединен с информационным входом второго коммутатора, выход второго коммутатора через группу

элементов ИЛИ, вторые входы которых подключены к информационным входам преобразовател , соединен со входом регистра тетрады.

На фиг. 1 представлена структурна  схема предлагаемого преобразовател .

Преобразователь содержит вход 1 пуска преобразовател , блок 2 управлени , вход 3 знака дес тичного пор дка, вход 4 величины дес тичного пор дка, вход 5 признака дес тичной мантиссы, элемент И 6, первый коммутатор 7, второй коммутатор 8, распределитель 9 импульсов, регистр 10 адреса, блоки 11 и 12 Пам ти, элемент ИЛИ 13, регистр 14 двоичного пор дка, регистр 15 тетрады, блок 16 умножени , двоичный сумматор 17, регистр 18 сдвига, дополнительный регистр 19, группу элементов ИЛИ 20, информационный вход 21 преобразовател , первые и вторые группы выходов 22 и 23.

Любое число двоично-дес тичной системы счислени  в формате с плавающей зап той

1 4-;o-|77;r .f(}можно представить в двоичной системе счислени  в виде. .

4(|ТГ-ГУ5-/(е-2.

0 где Т - тетрада двоично-дес тичного чис- ,

ла;

i - текущий номер дес тичного разр да;

j - конечный номер дес тичного разр дом;

5Р - дес тичный пор док;

ч-двоична  константа; 10 -двоичный эквивалент младшего

разр да i-той тетрады; 1 -т,- двоичный пор док; -,, м. -дес тична  мантисса.

Из этого вь ражени  следует, что процесс преобразовани  заключаетс  в преобразовании мантиссы двоично-дес тичного числа, умножении полученного результата на двоичную константу и присвоении произведению необходимого двоичного пор дка.

Предлагаемый преобразователь работает следующим образом.

По входу 5 признака дес тичной мантиссы поступает соответствующий сигнал, который управл ет первым режимом работы преобразовател . В регистр 15 тетрады последовательно одна за одной по информационному входу 21 через группу элементов ИЛИ 20 поступают тетрады преобразуемого двоично-дес тичного числа.

Одновременно с каждой двоично-дес тичной тетрадой в блок 2 управлени  по входу 1 пуска поступает управл ющий синхроимпульс , обеспечивающий старт-стопный -режим работы устройства. Блок 2 управлени  вырабатывает сигнал пуска распределител  9 и сигнал, управл ющий изменением состо ни  регистра 10 адреса. Сигнал , с выхода регистра 10 адреса возбуждает требуемую  чейку первого блока 11 пам ти, разр ды которой опрашиваютс  распределенными импульсами, начина  с младшего разр да . Двоичный эквивалент младшего разр да старшей тетрады поступает с выхода первого блока 11 пам ти на первый вход блока 16 умножени , на второй вход которого одновременно поступают четыре разр да тетрады. С выхода блока 16 умножени  на первый вход двоичного сумматора 17 через элемент ИЛИ 13 поступает двоичный эквивалент старшей тетрады, суммиру сь в данном цикле с нулевым содержимым регистра 18 сдвига.

Описанный процесс чтени  необходимых  чеек первого блока 11 пам ти, образовани  двоичных эквивалентов тетрады и суммировани  его с содержимым регистра 18 сдвига повтор етс  J-1 раз. Отличие состоит лишь в том, что в последующих циклах содержимое регистра 18 сдвига не равно нулю. После преобразовани  мантиссы дес тичного числа содержимое регистра 18 сдвига (множитель) параллельным кодом через первый коммутатор 7 записываетс  на дополнительный регистр 19 с последующей перезаписью младших четырех разр дов на регистр 15 тетрады. Затем поступают знак и величина дес  -ичного пор дка по шинам знака 3 и величины 4 дес тичного пор дка. Блок 2 управлени  вырабатывает сигналы пуска распределител  9 и установки адреса на регистре 10 адреса. Сигнал с выхода регистра 10 адреса возбуждает необходимую  чейку второго блока 12 пам ти, разр ды которой опрашиваютс  распределенными импульсами , начина  с младшего разр да. Двоична  константа (множимое), считанна  со второго блока 12 пам ти, поступает на второй вход элемента ИЛИ 13, а затем на первый вход блока 16 умножени , на второй вход которого поступают четыре разр да множител  с регистра 15 тетрады. Полученное частичное произведение от умножени  на четыре разр да множител  поступает на вход двоичного сумматора 17, с выхода которого четыре младших разр да записываютс  на дополнительный регистр 19, а оставшиес  разр ды - на регистр 18 сдвига. Затем производитс  сдвиг содержимого дополнительного регистра 19 на четыре разр да с перезаписью следующих четырех разр дов множител  на регистр 15 тетрады.

Описанный процесс чтени  необходимых  чеек второго блока 12 пам ти, считывани  двоичных констант и умножени  их на четыре разр да множител  повтор етс  п/4 раза. Отличие состоит лишь в том, что в последующих циклах содержимое регистра 18 сдвига не равно нулю. При этом следует отметить, что двоичный пор док считываетс  параллельным кодом с той же  чейки второго блока 12 пам ти на регистр 14 двоичного пор дка. Результат преобразовани  снимаетс  с выходов регистров 18 и 14 в виде двоичной мантиссы и двоичного пор дка посредством первых и вторых групп выходов 22 и 23 преобразовател .

Константы умножени  Кг и двоичные пор дки гп представлены в таблице на фиг. 2. Таблица 2 состоит из трех столбцов. В первом столбце указываетс  дес тичный пор док Р 10 с соответствующим знаком.

Во втором столбце представлена константа умножени  в дес тичном коде в восьмеричном коде. В третьем столбце помещен двоичный пор док гп в восьмеричной

5 системе счислени .

Пример. Работа устройства при преобразовании дес тичного числа 0,99999910. На фиг. 3 представлен процесс преобразовани  дес тичной мантиссы (I этап преобразовани ), фиг. 4 иллюстрирует процесс .ум0 ножени  двоичной константы (множимого) на результат от преобразовани  дес тичной .мантиссы (множитель). Дес тична  мантисса преобразуетс  на шесть циклов. Строка один представл ет содержимое, поступающее с регистра 17 сдвига на второй вход сумматора , а строки два-п ть иллюстрируют множимое, умноженное на 1, 2, 4 и 8, которое суммируетс  на блоке 16 умножени  и поступает на первый вход сумматора 17. Фиг. 4 содержит четыре столбца, обозначаю0 щих соответственно цикл, вход, выход сумматора 17 (причем ВХО.Я 1 представлен строками три-шесть)5 разр ды регистра 18 сдвига и дополнительного регистра 19. Стрелки первых строк четвертого столбца означают

5 сдвиг младших четырех разр дов частичных произведений.

Диапазоны представимых чисел в известном преобразователе, наиболее близком к предлагаемому, ограничены числом разр дов двоично-дес тичного числа

Д, i

Диапазон представимых чисел в предлагаемом устройстве

Aa 5j

Отсюда диапазон представимых чисел стал шире в три раза, что позвол ет оперировать с двоичными числами, представленными в формате с плавающей зап той.

Claims (2)

1. Формула изобретени 

   Преобразователь двоично-дес тичного кода в двоичный код, содержащий регистр тетрады , блок управлени , вход которого  вл етс  входом признака дес тичной мантиссы преобразовател , распределитель импульсов, регистр адреса, первый блок пам ти, блок умножени , двоичный сумматор, регистр сдвига, причем первый выход блока управлени  соединен с входом распределител  импульсов, первый выход которого соединен с тактовым входом регистра адреса, управл ющий вход которого подключен ко второму выходу блока управлени , второй выход распределител  импульсов соединен с управл юндим входом первого блока пам ти, адресный вход которого подключен к первому выходу регистра адреса, выход регистра тетрады соединен с первым входом блока умножени , выход которого подключен к первому входу двоичного сумматора, выход двоичного сумматора соединен с входом регистра сдвига, выход старшего разр да которого соединен со вторым входом двоичного сумматора, перва  группа выходов регистра сдвига  вл етс  группой выходов мантиссы преобразовател , отличающийс  тем, что, с целью расширени  функциональных возможностей, заключающегос  в обеспечении возможности преобразовани  чисел в форме с плавающей зан той, в него введены второй блок пам ти, регистр двоичного пор дка, элемент И, первый и второй коммутаторы , дополнительный регистр, элемент ИЛИ, группа элементов ИЛИ, вход блока управлени  подключен к первому входу элемента И и к управл ющим входам первого и второго коммутаторов, второй выход распределител  импульсов соединен с тактовым входом первого коммутатора, третий выход распределител  импульсов соединен с управл ющим входом второго блока пам ти, с вторым входом элемента И и тактовым 21

   15

   20

   10

   Jf 5

   13

   17

   22

   П

   18

   13 ВХОДОМ второго коммутатора, второй выход регистра адреса подключен к адресному входу второго блока пам ти, выход первого блока пам ти и первый выход второго блока пам ти через элемент ИЛИ соединены ,со вторым входом блока умножени , второй выход второго блока пам ти соединен со входом регистра двоичного пор дка, выходы которого  вл ютс  выходами пор дка преобразовател , выход старшего разр да регистра сдвига подключен к третьему входу элемента И, выход которого соединен с управл ющим входом дополнительного регистра , втора  группа выходов регистра сдвига подключена к группе входов первого коммутатора , выходы которого соединены с информационными входами дополнительного регистра, выход которого соединен с информациокньи  входом второго коммутатора, выход второго коммутатора через группу элементов ИЛИ, вторые входы которых подключены к информационным входам преобразовател , соединен со входом регистра тетрады . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 473179, кл. G 06 F 5/02, 1975.
2. 2.Авторское свидетельство СССР по за вке № 2171542, кл. G 06 F 5/02, 1975 (прототип ).

   ,111110 011111 11011111 1011 /77 /2

   Фиг.if