SU902026A1 - Множительно-делительное устройство - Google Patents

Description

1

Изобретение относитс  к автоматиke и вычислительной технике и может найти применение дл  выполнени  множительно-делительных операций над вели чинами, представленными в цифровом и аналоговом виде с получение результата в цифровой или цифроаналоговой форме с плавающей зап той.

Известно множительно-делительное устройство, содержащее генератор тактовых импульсов, коммутаторы, генератор синхроимпульсов, элементы пам ти, компаратор, цифроаналоговый преобразователь, распределитель импульсов , группу элементов И и регистр 1Устройство-обладает высоким быстродействием , однако имеет пониженную точность выполнени  множительноделительных операций.

Известно также множительно-делительное устройство, содержащее блок управлени , коммутаторы, кодоуправл емый делитель напр жени , ключи.

операционный усилитель, компаратор, блок пребразовани  в код и аналоговый запоминающий блок Г 2 J.

Устройство обладает широкими функциональными возможност ми, однако также имеет пониженную точность выполнени  множительно-делительных операций .

Наиболее близким к предлагаемому  вл етс  множительно-делительное

10 устройство, содержащее реверсивный счетчик, цифровой выход которого  вл етс  первым цифровым выходом устройства , первый коммутатор, подключенный сигнальными входами к перво15 му аналоговому входу устройства, шине опорного напр жени  и к выходам первого и второго элементов пам ти,а выходом - к аналоговому входу цифроаналргового преобразовател , сое20 диненного выходом с первым входом компаратора и с сигнальными входами первого и второго элементов пам ти выходы которых  вл ютс  аналоговыми 390 выходами устройства,, причем второй вход компаратора подключен к выходу второго коммутатора, соединенного сигнальными входами со вторым аналоговым входом устройства и с выходами первого и второго элементов пам ти , а выход компаратора соединен с управл ющим входом первого переключател , подключенного сигнальным входом к выходу первого элемента И, соединенного первым входом с выходом гёнератора тактовых импульсов, причем второй вход первого элемента И и управл ющие входы коммутато1 08 и элементов пам ти подключены к соответствующим выходам генератора синхроимпульсов, а реверсивный счётчик соединен суммирующим и вычитающим входами с выходами первого переключател , установочными входами -, с цифровым входбм устройства, а выходом - с цифровым входом цифроаналогового преобразовател  3 j. Недостатком известного устройства  вл етс  пониженна  точность выполнени  множительно-делительных операций . Так, при выполнении р да операций делени  на аналого-цифровом преоб разоаателе результат на выходе счетчика посто нно уменьшаетс , что при определенном количестве операций приводит к перемещению младших разр  дов за пределы разр дной сетки и их потере. При умножении на цифроаналоговом преобразователе его выходное напр жение всегда меньше опорного напр жени  и при выполнении длинного р да операций выходной сигнал уменьшаетс , а при некотором количестве сомножителей становитс  соизмеримым с дрейфом нул  аналоговых элементов, что снижает трчность вычислени . Цель изобретени  - повышение точ- ности выполнени  множительно-делительных операций. Поставленна  цель достигаетс  тем что в м(;1ожительно-делительное устрой ство, содержащее реверсивный счетчик цифровой выход которого  вл етс  пер вым цифровым выходом устройства, пер вый коммутатор, подключенный сигналь ными входами к первому аналоговому входу устройства, шине опорного напр жени  и к выходам первого и второг элементов пам ти, а выходом - к ана логовому входу цифроаналогового преобразовател , соединенного выходом, с первым входом компаратора и с сиг6 нальными входами первого и второго элементов пам ти, выходы которых  вл ютс  аналоговыми выходами устройства , причем второй вход компаратора подключен к выходу второго коммутатора , соединенного сигнальными входами со вторым аналоговым входом устройства и с выходами первого и второго элементов пам ти, а выход компаратора соединен с управл ющим входом первого переключател , подключенного сигнальным входом к выходу первого элемента И, соединенного первым входом с выходом генератора тактовых импульсов , причем второй вход первого элемента И и управл ющие входы коммутаторов и элементов пам ти подключены к соответствующим выходам генератора -синхроимпульсов , введены второй элемент И, второй переключатель и блок алгебраического суммировани  и сдвига, сое- диненный установочными входами разр дов с цифровым входом устройства, суммирующим и вычитающим входами - с выходами первого переключател , входом управлени  сдвигом - с выходом второго элемента И, выходами разр дов - с вторым цифровым выходом устройства и с цифровым входом цифроаналогового преобразовател , а инверсным выходом старшего разр да - с первым входом второго элемента И, подключенного вторым входом к выходу генератора тактовых импульсов, а выходом - к сигнальному входу второго переключател , выходы которого соединены с суммирующим ч вычитающим входами реверсивного счетчика, причем вход управлени  установкой кода блока алгебраического суммировани  и сдвига, третий вход вт(фого элемента И и управл ющий вход второго переключател  подключены к соответствующим выходам генератора синхроимпульсов. Кроме того, блок алгебраического суммировани  и сдвига содержит реверсивный счетчик, группу из (n-l)-ro элементов 2И-2ИЛИ (где п - количество разр дов реверсивного счетчика без учета знакового разр да), элемент И, формирователь и элемент ИЛИ, подключенный выходом через формирователь к входу управлени  установкой коДа реверсивного счетчика, суммирующий и вычитающий входы которого  вл ютс  суммирующим и вычитающим входами блока алгебраического суммировани  и сдвига, а выход каждого i-ro ( 1) разр да соединен с первым входом i-ro элемента 2И-2ИЛИ, подключенного вторым входом к первому входу элемента ИЛИ и к входу упра лени  сдвигом блока алгебраического суммировани .и сдвига, третьим входом - к первому входу элемента И, второму входу элемента ИЛИ и к входу управлени  установкой кода блока алгебраического суммировани  и сдвига четвертым, входом - к установочному входу (ч-1)-го разр да блока алгебраического суммировани  и сдвига, а выходом-к входу (i-t-O-ro разр да реверсивного счетчика, вход первого разр да которого соединен с выходом элемента И, подключенного вторым входом к установочному входу первого разр да блока алгебраического суммировани  и сдвига, а выходы разр дов и инверсный выход старшего разр да |эеверсивного счетчика  вл ютс  соответственно выходами разр дов и инверсным выходом старшего разр да бло ка алгебраического суммировани  и сдвига. На фиг. 1 изображена блок-схема множительно-делительного устройства; на фиг. 2 - функциональна  схема бло ка алгебраического суммировани  и сдвига. Множительно-делительное устройств содержит блок 1 алгебраического сумм ровани  и сдвига, первый переключатель 2, первый элемент И 3, генератор тактовых импульсов, генератор синхроимпульсов, компаратор 6, цифро аналоговый преобразователь 7, первый коммутатор 8, первый и второй элемен ты 9 и 10 пам ти, второй коммутатор 11, реверсивный 12, второй переключатель 13 и второй элемент И 14. Коммутатор 8 подключен сигнальными входами к первому аналоговому входу 15 устройства, шине 16 опорного напр жени  и к выходам эле гентбв 9 и 10 пам ти, а выходом - к аналоговому входу цифроаналогового преобразовател  7. Выход преобразо- вател  7 соединен с первым входом компаратора- бис сигнальными входами элементов 9 и 10 пам ти, выходы которых  вл ютс  аналоговыми выходами устройства. Второй вход компаратора 6 подключен к выходу коммутатора 11, соединенного сигнальными входами со вторым аналоговым входом 17 устройства и с выходами элементов 3 И 10 пам ти. Выход компаратора 6 соединен с управл ющим входом переключател  2, сигнальным вход Kotopoго подключен к выходу элемента И 3. соединенного первым входом с выходом генератора тактовых импульсов. Блок 1 алгебраического суммировани  и сдвига соединен установочными входами разр дов с цифровым входом 18 устройства, суммирующим и вычитающим входами - с выходами переключател  2, входом управлени  сдвигом с выходом элемента И 1, выходами разр дов - с цифровым входом преобразовател  7, а инверсным выходом старшего разр да - с первым входом элемента И-14, подключенного вторым входом к выходу генератора k, а выходом - к сигнальному входу переключател  13. Выходы переключател  13 соединены с суммирующим и вычитающим входами реверсивного счетчика 12. Второй вход элемента И 3, третий вход элемента И 14, вход управлени  установкой кода блока 1 и управл ющие входы переключател  13, коммутаторов 8 и 11 и элементов 9 и 10 пам ти подключены к соответствующим выходам генератора 5 синхроимпульсов. Блок 1 алгебраического суммировани  и сдвига может быть выполнен, например, содержащим (фиг. 2) реверсивный счетчик 19, группу из {п-1)-го элементов 2И - 2 ИЛИ 20 (где п - количество разр дов счетчика 19), элемент И 21, формирователь 22 и элемент ИЛИ 23, подключенный выходом через формирователь 22 к входу управлени  установкой кода счетчика 19. Суммирующий и вычитающий входы счетчика 19  вл ютс  суммирующим и вычитающим входами блока 1, а выход каждого 1-го (к )разр да соединен с первым входом i-ro элемента 2И 2 ИЛИ 20, подключенного вторым входом к первому входу элемента ИЛИ 23 и к входу управлени  сдвигом блока 1, третьим входбм - к первому входу элемента И 21, второму входу элемента ИЛИ 23 и к входу управлени  установкой кода блока 1, четвертым входом - к установочному входу (14-1)-го разр да блока 1, а выходом - к входу ()-ro разр да счетчика 19, вход первого разр да которого соединен с выходом элемента И 21, подключенного вторым входом к установочному входу/ первого (младшего) разр да блока 1.

Claims (3)

1.Авторское свидетельство СССР за вке К 2790783/18-Z f,

. G Рб G 7/16, 1979.

2.Авторское свидетельство СССР за вке № 288i 790/l8-2t,

. G Об G 7/16, 197Я.

3.Авторское свидетельство СССР за вке № 2885 23/18-2,

. G Об G 7/16, 25,02.80 (прототип)

Фиг.1

кода г

фиг. 2