SU1168964A1 - Функциональный преобразователь двух переменных - Google Patents

Abstract

ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ ДВУХ ПЕРЕМЕННЫХ, содержащий первый входной регистр, два блока вычитани , первый делитель частоты, первый управл емый делитель частоты, дешифратор, первый блок пам ти, элемент И, элемент ИЛИ, два реверсивных счетчика и генератор импульсов, выход которого соединен с первым входом элемента И, выход которого соединен со счетным входом первого управл емого делител  частоты и через первый делитель частоты - со ечетным входом первого реверсивного счетчика, информационный вход, разр дный выход и выход старших разр дов первого входного регистра соединены соответственно с входом первого аргумента преобразовател , входом вычитаемого первого блока вычитани  и первым входом дешифратора, выход первого блока вычитани  и первым входом дешифратора, выход первого блока пам ти соединен с входом вычитаемого второго блока вычитани , выход обнулени  которого соединен с первым входом элемента ИЛИ и входом разрешени  записи коэффициента первого управл емого делител  частоты, вход коэффициента и выход которого соединены соответственно с кодовым выходом второго блока вычитани  и счетным входом второго реверсивного счетчика , выход которого соединен с входом уменьшаемого второго блока вычитани , второй вход элемента И соединен с выходом элемента ИЛИ, второй вход которого соединен с выходом обнулени  первого блока вычитани , отличающийс  тем, что, с целью повышени  точности путем возможности получени  значений функции от двух аргументов методом двойной линейной интерпол ции , в него введены блок суммировани , с третьего по шестой блоки вычитани , второй делитель частоты, второй и третий управл емые делители частоты, второй и третий блоки пам ти, три сумматора по модулю два, с третьего по п тый реверсивные счетчики, второй входной регистр, два цифроаналоговых преобразовател , суммирующий усилитель и умножающий цифроаналоговы-й преобразователь, причем информационный вход и выход второго входного регистра соединены соответственно с входом второго аргумента преобразовател  и входом уменьс шаемого третьего блока вычитани , вход S вычитаемого которого соединен с выходом ел третьего реверсивного счетчика, счетный вход которого соединен через второй делитель частоты с выходом элемента И, выход знака третьего блока вычитани  соединенс первым входом первого сумматора по модулю два и управл ющим входом третьего реверсивного счетчика, выход младших разр дов которого соединен с входом младших разр дов первого цифроаналогового преобраО5 зовател , вход старших разр дов и выход 00 которого соединены соответствено с входом со логического нул  устройства и аналоговым входом умножающего цифроаналогового Oi преобразовател , вход задани  пол рности, 4;: цифровой вход и выход которого соединены соответственно с выходом знака и кодовым выходом четвертого блока вычитани  и первым входом суммирующего усилител , выход и второй вход которого соединены соответственно с выходом преобразовател  и выходом второго цифроаналогового преобразовател , вход которого соединен с выходом блока суммировани , первый вход которого соединен с выходом второго реверсивного счетчика и входом уменьшаемого четвертого блока вычитани , вход вычитаемого которого соединен с выходом четвертого реверсивного

Description

счетчика, управл ющий и счетный входы которого соединены соответственно с выходами второго сумматора по модулю два и второго управл емого делител  частоты, второй вход блока суммировани  соединен с входом уменьшаемого п того блока вычитани  и выходом п того реверсивного счетчика , управл ющий и счетный входы которого соединены соответственно с выходом первого сумматора по модулю два и выходом третьего управл емого делител  частоты, входы разрешени  записи коэффициента и счетные входы второго и третьего управл емых делителей частоты соединены соответственно с выходом обнулени  второго блока вычитани  и выходом элемента И, выход первого реверсивного счетчика соединен с входом уменьшаемого первого блока вычитани , выход обнулени  которого соединен с управл ющими входами первого и второго входных регистров, выходы старших разр дов которых соединены соответственно с адресными вхОхи.ами первого и второго блоков пам ти, адресный вход третьего блока

пам ти соединен с выходом дешифратора, второй вход которого соединен с выходом старших разр дов второго входного регистра, входы стробировани  всех блоков пам ти соединены с выходом обнулени  второго блока вычитани , выход знака первого блока вычитани  соединен с управл ющим входом первого реверсивного счетчика и первыми входами второго и третьего сумматоров по модулю два, второй вход и выход последнего соединены соответственно с выходом знака второго блока вычитани  и управл ющим входом второго реверсивного счетчика, выход второго блока пам ти соединен с входом вычитаемого п того блока вычитани  и входом уменьшаемого шестого блока вычитани , вход вычитаемого которого соединен с выходом третьего блока пам ти, вторые входы первого и второго сумматоров по модулю два соединены с выходами знака соответственно п того и шестого блоков вычитани , кодовые выходы которых соединены с входами коэффициента соответственно третьего и второго управл емых делителей частоты.

1

Изобретение относитс  к автоматике и вычислителыюй технике и может быть использовано Е цифровых и аналого-цифровых вычислительных системах дл  воспроизведени  функций двух переменных.

Цель изобретени  - повышение точности путем возможности получени  значений функции от двух аргументов методом двойной линейной интерпол ции.

На фиг. 1 представлена блок-схема функционального преобразовател  двух переменных; на фиг. 2 - интерполирующа  поверхность дл  функции двух переменных на ij-M участке аппроксимации.

Функциональный преобразователь содержит входной регистр 1, шину 2 ввода первого аргумента, дешифратор 3, блок 4 вычитани , элемент ИЛИ 5, элемент И 6, управл емый делитель 7 частоты, блок 8 вычитани , блок 9 пам ти, реверсивный счетчик 10, делитель 11 частоты, реверсивный счетчик 12, генератор 13 импульсов, входной регистр 14, шину 15 ввода второго аргумента, блок 16 пам ти, блок 17 вычитани  кодов, сумматор 18 по модулю два, реверсивный счетчик 19, цифроаналоговый преобразователь (ЦАП) 20, умножающий ЦАП (УЦАП) 21, суммирующий усилитель 22, блок 23 вычитани , блок 24 суммировани , реверсивный счетчик 25, сумматор 26 по модулю два, управл емые делители 27 и 28 частоты, делитель 29 частоты, блок 30 вычитани , блок 31 пам ти, блок 32 вычитани , реверсивный

счетчик 33, второй ЦАП 34 и сумматор 35 по модулю два.

Устройство работает следующим образом.

Функциональный преобразователь восJ производит функции, которые приближаютс  следующей зависимостью:

Z,(X, y)P,(f,.+ ,.-f,.),-.;+,+

+ PI (,-+,,,+,-f,y+,)-Pi(f,-+.,/-f,M)-f .(1)

гдеPI - интерполирующий множи0тель по переменной х;

Р2 - интерполирующий множитель по переменной у;

fi,/, f,+ i,/,fi,y+i,f,-+i.;+i-КОДЫ узловых точвк аппроксимирующей поверхности .

Преобразуем формулу (1( следующим образо.м:

Z,,,(x,y) P,(f,+ ,,-f,)+p2(f,,/+,-- f/,) + Р2 Р 1 ( f,-+ I .у+ , - f/,,+ , ) -р-, ( f ,+ , j-f .-/)(2)

При этом Pi(f;+i,/-f,7) F(x,y/ - функци  одной переменной х при на участке X(-f-Xi-)-i;

Pi(b+i.,-+,-f,j+i) F(x,y,-+i) - функци  одной переменной х при ,ч.| на участке х,---x,-+i;

P2(f/,j-M-fi;) F(x;,y) - функци  одной переменной у при , на участке ,ч-ь С учетом этого формула (2( примет вид: Z,(x,y) F(x,yy)-fF(x,,f) + (x,yy+,)-F)x,y,-).(3) Формула (3) описывает двойную линейную интерпол цию при которой, во-первых, производитс  интерпол ци  между узловыми точками fi+i./+i и f;,j+i, fi+1./ и f,-.,- по переменной X и между узловыми точками f;,;+i и f,/ по переменной у, а, во-вторых, интерпол ци  между результатами интерпол ции по переменной х в зависимости от переменной у. Результатом интерпол ции  вл етс  линейчата  поверхность второго пор дка, проход ща  через все узлы области аппроксимации . В блоки 9, 16 и 31 пам ти занос тс  коды узловых точек fj+i,,-, f,,/-i-i и fi-M.y+i соответственно, причем в первую  чейку заноситс  нулевой код. Результаты преобразовани  функции двух переменных в соответствии с формулой (3) воспроизвод тс  на выходе суммирующего усилител  22. При этом интерпол ци  между узловыми точками f,+i,/ и f,,y осуществл етс  с помощью блока 9 пам ти, блока 8 вычитани , управл емого делител  7 частоты и реверсивного счетчика 10, на выходе которого воспроизводитс  функци  Р(х,у;). Интерпол ци  между узловыми точками f/,j+i и f, у осуществл етс  с помощью блока 16 пам ти, блока 32 вычитани , управл емого делител  28 частоты и реверсивного счетчика 33, на выходе которого воспроизводитс  функци  F(x,-,y). Интерпол ци  между узловыми точками .,-)i и f;,j+i осуществл етс  с помощью блока 31 пам ти, блока 30 вычитани , управл емого делител  27 частоты и реверсивного счетчика 25, на выходе которого воспроизводитс  функци  F(x,y/+i). На выходе блока 24 суммировани  производитс  воспроизведение функции F(x,y,-)-|-F(x/,y). В блоке 23 вычитани  осуществл етс  вычисление разности кодов F(x,y/+i)-F(x,y/), поступающих на цифровые входы УЦАП 21, на аналоговый вход которого поступает интерполирующий множитЁль Р2 с выхода ЦАП 20. Интерполирующий множитель Р2 в цифровом виде формируетс  на выходе младших разр дов реверсивного счетчика 19. На старщие разр ды ЦАП 20 подаетс  нулевой код дл  приведени  его в соответствие с разр дностью УЦАП 21. Таким образом, на выходе УЦАП 21 воспроизводитс  функци  (x,)-F(x,yj). Коэффициент делени  делителей 11 и 29 частоты определ етс  числом интервалов по ос м аргументов X и у. В исходном состо нии счетчики 10, 12, 19, 33 и 25, входные регистры 1 и 14 установлены в нуль, и нулевые коды с выходов регистров 1 и 14 поступают на входы дешифратора 3 и на адресные входы блоков 9 и 16 пам ти. По нулевому адресному коду из первой  чейки блока 9 пам ти извлекаетс  нулевой код и на выходе обнулени  блока 8 вычитани  формируетс  передний фронт сигнала сравнени . Сигнал сравнени  поступает через элемент ИЛИ 5 на вход элемента И 6, закрыва  его на врем  установки коэффициентов делени  делителей 7, 27 и 28 частоты, на вход разрешени  записи управл емых делителей 7, 27 и 28 частоты, разреша  установку коэффициентов делени , на вход стробировани  блоков 9, 16 и 31 пам ти, разреша  прием адресных кодов из регистров 1 и 14 и дешифратора 3 соответственно . На выходе обнулени  блока 4 вычитани  формируетс  сигнал сравнени  нулевых кодов реверсивного счетчика 12 и входного регистра 1 первого аргумента х, разрешающий прием аргументов в регистры 1 и 14. При поступлении на входы регистров 1 и 14 первого значени  аргументов х и у из блоков 9 и 16 пам ти по старшим разр дам кодов Xk и у аргументов извлекаютс  коды узловых точек f,o и fo, соответственно, а из блока 31 пам ти с помощью дешифратора 3 - код узловой точки f,,. На выходе обнулени  блока 4 формируетс  задний фронт сигнала сравнени , задержанный на врем  установки знака реверса счетчиков 10, 12, 19, 25 и 33. После поступлени  из блока 9 пам ти в блок 8 вычитани  значени  функции f,o на выходе обнулени  последнего вырабатываетс  задний фронт сигнала сравнени , задержанный на врем , необходимое дл  установки коэффициента делени  делителей 7, 27 и 28 частоты. По заднему фронту сигнала сравнени  открываетс  элемент И 6 и импульсы с выхода генератора 13 поступают на счетные входы счетчиков 10, 12, 19, 33 и 25. Таким образом, начинаетс  интерпол ци  функции на выбранной плоскости аппроксимации, причем частота импульсов с выхода генератора 13, поступающа  на счетчики 10, 33 и 25, определ етс  коэффициентами делени  делителей 7, 27 и 28 частоты. При этом коэффициент делени  делител  7 определ етс  разностью кодов f/o-foo сформированной на выходе кода разности блока 8; делител  28 - разностью кодов fo/-In с выхода блока 32; а делител  27 - разностью кодов f, с выхода блока 30. На выходе суммирующего усилител  22 осуществл етс  воспроизведение функции двух переменных F(,k) соответствующих первой плоскости аппроксимации . При достижении счетчиком 12 кода аргумента Xk на выходе обнулени  блока 4 формируетс  передний фронт сигнала сравнени , по которому закрываетс  элемент И 6 и разрешаетс  прием очередных аргументов в регистры 1 и 14. При поступлении следующих кодов аргументов х/ и у/ в регистры 1 и 14 на выходе знака кода разности блоков 4 и 17 формируютс  сигналы, управл ющие реверсом счетчиков 12 и 19 соответственно, и через сумматоры 35, 18 и 26 по модулю два - реверсом счетчиков 10, 33 и 25, причем нулевой код на выходе элементов 35, 26 и 18

соответствует режиму суммировани , а единичный - режиму вычитани . По заднему фронту сигнала сравнени  с выхода обнулени  блока 4 открываетс  элемент И 6 и продолжаетс  интерпол ци  функции. В св зи с тем, что в блоке 8 сигнал сравнени  еще не выдан, коэффициент делени  делителей 7, 28 и 27 частоты не измен етс  и интерпол ци  осуществл етс  по закону, определ емому аппроксимирующей функцией на первой плоскости аппроксимации. При совпадении кода счетчика 10 и кода из блока 9 пам ти на выходе обнулени  блока 8 формируетс  передний фронт сигнала сравнени , по которому элемент И 6 закрываетс  на врем , необходимое дл  установки коэффициента делени  делителей 7, 28 и 27 частоты. Из блоков 9, 16 и 31 пам ти извлекаютс  коды узловых точек плоскости аппроксимации , соответствующей старщим разр дам аргументов х/ и у/. При этом в блоках 8, 32 и 30 вычисл ютс  разности кодов fi+i.y- -f;,/, f,-,/+i-f,,/ и f;+,,/+i -fi./4-i, которые занос тс  по сигналу сравнени  с выхода обнулени  блока 8, на управл ющие входы

делителей 7, 28 и 27 частоты соответственно, определ   таким образом частоту импульсов с генератора 13 на счетчиках 10, 33 и 25 на данной плоскости аппроксимации. По заднему фронту сигнала сравнени  с выхода обнулени  блока 8 открываетс  элемент И 6 и начинаетс  интерпол ци  функции на выбранной плоскости аппроксимации. При этом на выходе счетчика 10 воспроизводитс  функци  Р(Хл,у/), на выходе счетчика 33 - функци  Р(х,-,у;), а на выходе счетчика 25 - функци  F(xp,y|+i). На выходе усилител  25 в аналоговом виде производитс  воспроизведение функции двух переменных F(x;,y/) в соответствии с заданной плоскостью аппроксимации .

На последующих плоскост х аппроксимации устройство работает аналогично.

При изменении знака разности кодов с выходов счетчиков 10 и 25 на выходе знака кода разности блока 23 формируетс  сигнал, управл ющий пол рностью напр жени , поступающего с выхода УЦАП 21 на суммирующий усилитель 22.

Claims (1)

1. ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ ДВУХ ПЕРЕМЕННЫХ, содержащий первый входной регистр, два блока вычитания, первый делитель частоты, первый управляемый делитель частоты, дешифратор, первый блок памяти, элемент И, элемент ИЛИ, два реверсивных счетчика и генератор импульсов, выход которого соединен с первым входом элемента И, выход которого соединен со счетным входом первого управляемого делителя частоты и через первый делитель частоты — со счетным входом первого реверсивного счетчика, информационный вход, разрядный выход и выход старших разрядов первого входного регистра соединены соответственно с входом первого аргумента преобразователя, входом вычитаемого первого блока вычитания и первым входом дешифратора, выход первого блока вычитания и первым входом дешифратора, выход первого блока памяти соединен с входом вычитаемого второго блока вычитания, выход обнуления которого соединен с первым входом элемента ИЛИ и входом разрешения записи коэффициента первого управляемого делителя частоты, вход коэффициента и выход которого соединены соответственно с кодовым выходом второго блока вычитания и счетным входом второго реверсивного счетчика, выход которого соединен с входом уменьшаемого второго блока вычитания, второй вход элемента И соединен с выходом элемента ИЛИ, второй вход которого соединен с выходом обнуления первого блока вы- читания, отличающийся тем, что, с целью повышения точности путем возможности получения значений функции от двух аргументов методом двойной линейной интерполяции, в него введены блок суммирования, с третьего по шестой блоки вычитания, второй делитель частоты, второй и третий управляемые делители частоты, второй и третий блоки памяти, три сумматора по модулю два, с третьего по пятый реверсивные счетчики, второй входной регистр, два цифроаналоговых преобразователя, суммирующий усилитель и умножающий цифроаналоговый преобразователь, причем информационный вход и выход второго входного регистра соединены соответственно с входом второго аргумента преобразователя и входом умень- _Λ шаемого третьего блока вычитания, вход § вычитаемого которого соединен с выходом третьего реверсивного счетчика, счетный вход которого соединен через второй делитель частоты с выходом элемента И, выход знака третьего блока вычитания соединенс первым входом первого сумматора по модулю два и управляющим входом третьего реверсивного счетчика, выход младших разрядов которого соединен с входом младших разрядов первого цифроаналогового преобразователя, вход старших разрядов и выход которого соединены соответствено с входом логического нуля устройства и аналоговым входом умножающего цифроаналогового преобразователя, вход задания полярности, цифровой вход и выход которого соединены соответственно с выходом знака и кодовым выходом четвертого блока вычитания и первым входом суммирующего усилителя, выход и второй вход которого соединены соответственно с выходом преобразователя и выходом второго цифроаналогового преобразователя, вход которого соединен с выходом блока суммирования, первый вход которого соединен с выходом второго реверсивного счетчика и входом уменьшаемого четвертого блока вычитания, вход вычитаемого которого соединен с выходом четвертого реверсивного

   SU..... 1168964 счетчика, управляющий и счетный входы которого соединены соответственно с выходами второго сумматора по модулю два и второго управляемого делителя частоты, второй вход блока суммирования соединен с входом уменьшаемого пятого блока вычитания и выходом пятого реверсивного счетчика, управляющий и счетный входы которого соединены соответственно с выходом первого сумматора по модулю два и выходом третьего управляемого делителя частоты, входы разрешения записи коэффициента и счетные входы второго и третьего управляемых делителей частоты соединены соответственно с выходом обнуления второго блока вычитания и выходом элемента И, выход первого реверсивного счетчика соединен с входом уменьшаемого первого блока вычитания, выход обнуления которого соединен с управляющими входами первого и второго входных регистров, выходы старших разрядов которых соединены соответственно с адресными входами первого и второго блоков памяти, адресный вход третьего блока памяти соединен с выходом дешифратора, второй вход которого соединен с выходом старших разрядов второго входного регистра, входы стробирования всех блоков памяти соединены с выходом обнуления второго блока вычитания, выход знака первого блока вычитания соединен с управляющим входом первого реверсивного счетчика и первыми' входами второго и третьего сумматоров по модулю два, второй вход и выход последнего соединены соответственно с выходом знака второго блока вычитания и управляющим входом второго реверсивного счетчика, выход второго блока памяти соединен с входом вычитаемого пятого блока вычитания и входом уменьшаемого шестого блока вычитания, вход вычитаемого которого соединен с выходом третьего блока памяти, вторые входы первого и второго сумматоров по модулю два соединены с выходами знака соответственно пятого и шестого блоков вычитания, кодовые выходы которых соединены с входами коэффициента соответственно третьего и второго управляемых делителей частоты.