SU1037272A1 - Функциональный преобразователь - Google Patents

Description

нулени  блока вычитани  аргумента, выход анака которого соединен с управл ющим входом реверсивного сметчика адреса и управл ющим входом реверсивного счетчика аргумента,i ,выхоа

1037272

.которого соединен с входом вычитаемого блока вычитани  аргумента, выход элемента задержки соединен с входом синхронизации буферного ре гистра .

Изобретение относитс  к автоматике и вычислительной технике, в час ности к устройствам кусочно-линейной аппроксимации, и может быть использовано Ъ составе гибридных вычислительных систем . Известен функциональный преобразователь , содержащий регистр аргумента , блок пам ти  узловых значений ординат, реверсивный счетчик, управл емый делитель частоты, генератор импульсов, блок вычитани  аргумента и вычитающий счетчикС З Недостатком функционельногб преобразовател   вл етс  низка  точность преобразовани , .обусловленна  равномерным расположением узлд аппроксимации. Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  цифрового функциональ ного преобразовани , содержащее регистр аргумента, генератор импульсов , первый элемент И, блок вычитани  ординат, управл емый делитель частоты, реверсивный счетчик результата и блок пам ти узловых значений ординат, причем информационные входы регистра агрумента соединены с вх дами устройства, первый вход первого элемента И соединен с выходом гене ратора импульсов, и второй вход с выходом обнулени  блока вычитани  ординат, выход первого элемента И соединен с сигнальным входом управл емого -делител  частоты, выход которого соединен со счетным входом реверсивного счетчика результата, вы ходы которого соединены с выходами устройства и входами вычитае- . мого блока вычитани  ординат, выход .знака разности.которого соединен с входом управлени  реверсом реверсивного счетчика результата,, выходы блока пам ти узловых значений ординат подключены к входам уменУаш мрго блока вычитани  ординат, причем выходы .кода разности блока вычитани  ординат соединены с входами делимого блока делени , выходы которого соединены с управл ющими входами управл емого делител  частоты, входы делител  блока делени  подключены к выходам блока вычитани  абсцисс, выход обнулени  блока вычитани  Ординат соединен с входами синхронизации блока делени ,буферного регистра и регистра знака,а также с вторым входом первого элемента И и через элемент задержки - со счетным входом реверсивного счетчика адреса , первым входом второго элемента И и входом установки в ноль триггера разрешени  приема аргумента, вход установки в единицу которого подключен к выходу форг«1ровател  импульсов , а инверсный выход соединен с вторым входом второго элемента И, выход которого подключен к входу синхронизации регистра аргумента , выходы которого соединены с входами уменьшаемого блока вычитани  аргумента, выход знака которого подключен к входу формировател  импульсов и информационному входу регистра знака, выход которого соединен с входом управлени  ревёрсом реверсивного счетчика адреса, выходы которого подключены к адресным входам блокэв пам ти узловых значе: Д ординат и абсцисС| выходы блока пам ти узловых значений абсцисс подключены к входам уменьшаемого блока вычитани  абсцисс, входам вычитаемого блока вычитани  аргумента и информационным входам буферного регистра , выходы которого соединены с входами вычитаемого блока вычитани  абсцисс 2. Недостатком-известного устройства  вл етс  пониженна  точность преобразовани , обусловленна  нечувствительностью к изменени м аргумента впределах каждого участка аппроксима ции . При этом йёзависимо. от значени  поступившего аргумента на выходе уст .роиства воспроизводитс  весь интервал аппроксимации. 1(елью изо етени   вл етс  повыше ние точности. Поставленна  цель достигаетс  тем, что 8 функциональный преобразователь , содержащий генератор импульсов , элемент И, первый управл емый делитель частоты, реверсивный счетчик , результата, блок вычитани  ординат , блок делени , блок вычитани  абсцисс,Ьуферныи(эегистр,блок пам ти узловых точек, ординат,реверсивный счетчик адреса, элемент задержки, регистр аргумента и блок вычитани  аргумента, вход уменьшаемого которого соединен с выходом регистра аргумента , информационный вход которого соединен с входом преобразовател , выход генератора импульсов соединен с первым входом элемента И, выход которого соединен со счетным входом первого управл емого делител  частоты , выход которого соединен со счетным входом реверсивного счетчика ре зультата, выход которого соединен с выходом преобразовател  и входом вычитаемого блока вычитани  ординат выход кода разности которого соедине с входом делимого блока делени , выход и вход делител  которого соединены соответственно с управл ющим вх дом первого управл емого делител  частоты и выходом блока вычитани  абсцисс, вход вычитаемого которого соединен с выходом буферного ре Гистра, информационный вход которого соединен с выходом блока пам ти узловых точек аРсцисс и входом умень шаемого блока вычитани  абсцисс, выход знака разности блока вычитани  ординат соединен с управл ющим входом реверсивного счетчика результата , выход обнулени  блока вычитани  ординат соединен через элемент задержки со счетным входом реверсив ного счетчика адреса,выход которого соединен с входами блоков пам ти узловых точек абсцисс и ординат,выход блока пам ти узловых точек ординат соединен с входом уменьшаемого :блока вычитани  ординат, введены

второй управл емый делитель частоты, элемент ИЛИ и реверсивный счетчик ар ГУмента, счетный вход которого соединен с выходом второго управл емого 5 делител  частоты, управл ющий и счетный входы которого соединены с выходами соответственно блока вычитани  абсцисс и элемента Н, второй вход которого соединен с выходом эле-т мента ИЛИ и входом синхронизации регистра аргумента, вход стробировани  втсч)ого управл емого делител  частоты соединен с выходом обнулени  блока вычитани  ординат и первым входом элемента ИЛИ, втсн)ой вход которого соединен с выходом обнулени  блока вычитани  аргумента, выход зна- . ка которого соединен с управл ющим -. входом реверсивного счетчика адреса и управл ющим входом реверсивного счетчика аргумента, выход которого соединен с входом вычитаемого блока вычитани  аргумента, выход элемента задержки соединен с входом синхронизации буферного регистра. На чертеже представлена блокгсхема преобразовател . Ф нкциональный преобразователь содержит регистр 1 аргумента, вход 2 преобразовател , блок 3 вычитани , генератор 4 импульсов, элемент И 5, управл емый делитель 6 частоты, реверсивный .счетчик 7 результата, блок 8 вычитани  ординат, содержащий выход Э знака и выход 0 обнулени , блок 11 делени , элемент 12 задержки, буферный регистр 13, реверсивный счетчик k адреса, выход 15 кода разности блока 8, блок 16 вычитани ,абсцисс, блок 17 пам ти узловых точек абсцисс, блок 18 пам ти узловых точек ординат, реверсивный счетчик 19 аргумента. выход- 20 знака блока 3, управл емый -Делитель 21 частоты, выход 22 обнуг лени  блока 3, элемент ИЛИ 23. Преобразователь работает следующим образом. В блок 18 пам ти узловых точек орДинат занос тс  коды ординат узловых точек функции преобразовани  f( х- ). В блок 17 пам ти узловых точек абсцисс занос тс  коды абсцисс узловых точек функции преобразовани , причем в первую  чейку блоков 17 и 18 заносиус  нулевой код. По выходному коду реверсивного счетчика I, разр дность которого определ етс  количеством узловых точек, хранимых в блоках 17 и 18, наход тс  коды ординаты и абсциссы соответствующего значени  функции преобразовани . Блоки 8 и 16 определ ют разност кодов менеду поступившим и предыдущим значени ми ординат и абсцисс соответственно . С помощью блока 11 и управл емого делител  6 частоты автоматически устанавливаетс  коэффициент наклона интерполирующих отрезков, причем коэффициент передачи делител  6 частоты на каждом интервале аппроксимации пропорционален отношению Xi- Xi-i i i--t где у. - предыдущее и постугмвшее значени  ординат; X, и X - предыдущее и поступив шее из блока 17 значени  абсцисс. С помощью блока 3 определ етс  момент остановки воспроизведейи  функции по совпадению кода поступившего аргумента с выхода регистра 1 и кода с выхода реверсивного счетчика 19 аргумента. При этом управл емый делитель 21 частЪты управл ет частотой импульсов,поступающих на счетный вход счет 1ка 19 в соответствии с разностыо кодов меж-: ду поступившей X. и предыдущей Х абсциссами. В исходном состо нии реверсивные счетчики 7,1, 19 , регистр 1 аргумента и буферный регистр 13 установлены в ноль. Таким образом, по нулевому коду счетчика Н из первых  чеек блоков 17 и 18 извлекаютс  нулевые коды и на выходе 10 обнулени  блока 8 вычитани  ординат формируетс  передний фронт сигнала сравнени  Сигнал сравнени  поступает через эле мент ИЛИ 23 на второй вход элемента И 5, закрыва  его на врем  установки коэффициента делени  делителей 6 и 21 частоты,и на вход .синхронизации регистра 1 аргумента, разреша  прием кода первого значени  аргумента Х на йход синхронизации блока 11 делени , разреша  вычисление коэффициента передачи делител  6 частоты, на вход стробировани  управл емого делител  21 частоты, разреша  прием разности кодов абсцисс из блока 16. По задержанно элементом 12 задержки передне Фронту сигнала сравнени  на врем ; необходимое дл  приема аргумента вычислени  блоком 3 знака разности между значени ми кода аргумента Х и кода счетчика 19 XQ , счетчик 1 переводитс  в следующее состо ние. По коду счетчика 1А из блоков 17 и 18 извлекаютс  коды абсциссы ординаты У первого участка аппроксимации. При этом блоком 8 вычисл етс  разность кодов УО между значени ми блока 18 и счетчика 7, а блоком 16 разность кодов Х между значени ми блока 17 и буферного регистра 13. Блок 11 делени  вычисл ет код УО 1 О управл ющий коэф(1 1циентом передачи делител  6 частоты на первом участке аппроксимации. После поступлени  на вход уменьшаемого блока 8 кода ординаты первого участка аппроксимации У на выходе 10 блока 8 вырабатываетс  задний фронт сигнала сравнени , задержанный на врем , необходимое дл  установки коэффициента передачи в делителе 6 частоты. По заднему фронту сигнала в делитель 21 частоты заноситс  разность кодов абсциссы первой узловой точки Х и нулевого кода XQ буферного регистра 13, открываетс  элемент И 5 и импульсы с выхода генератора .импульсов поступают на счетный вход реверсивного счетчика 7. Начинаетс  ступенчато-линей- на  интерпол ци  функции на первом интервале аппроксимации, причем частота импульсов с выхода генератора, поступающа  на счетчик 7 результата, определ етс  коэффициентом делени  делител  6 частоты, а на счетчик 19коэффициентом делени  делител  21 частоты .По заднему фронту задержанного сигнала сравнени  код абсци сы первой узловой точки Х-, переписываетс  в буферный регистр 13. По совпадению кода счетчика 19 и кода аргумента на выходе 22 обмулени  блока 3 формируетс  импульсный сигнал, по переднему фронту которого элемент И 5 закрываетс , и разрешаетс  прием следующего значени  кода аргумента Х.в регистр 1.При

этом на выходе 20 блока 3 формируетс  знак разности кодов

19 и k. измен ющий реверс счетчиков По заднему фронту сигнала сравнени  с выхода 22 блока 3, задержанному на врем  установки знака реверса сметчика 19 элемент И 5 открываетс  и начинаетс  отработка аргумента .При этом сигнал сравнени  не сформировалс , так как в блоке 8 коэффициент делени  делителей 6 и 21 частоты остаетс  прежним. По достижении счетчиком 19 кода . выходе 20 блока 3 формируетс  очередной импульсный сигнал сравнени , по переднему фронту которого элемент :И 5 закроетс  и на вход синхронизации регистра 1 поступит разрешение на прием кода следующего значени  аргумента Х.„.

При поступлении в блок 3 кода аргумента У выходе 20 блока 3 сформируетс  знак разности кодов Х| 2   У 1Рзвл ющий реверсом счетчиков 19 и 14, а на выходе 22 обнулени  блока 3 - задний фронт сигнала сравнени , открывающий элемент И 5. Таким образом, начинаетс  отработка поступившего аргумента в соответствии с коэффициентом передачи делител  6 частоты данного участка аппроксимации.

При достижении счетчиком 7 кода первой, узловой точки У счетчик 19 достигнет кода абсциссы Х.На выходе 10 обнулени  блока 8 сформируес  очередной импульсный сигнал, по преднему фронту которого элемент И 5 закрываетс  и на вход синхронизации .регистра 1 поступает разрешение на прием кода следующего значени  аргумента Xi.B блоке 3 формируетс  зна разности кодов Х с+з-Х . управл ющий

реверсом счетчиков 19 и I. По задержанному элементом 12 задержки переднему фронту сигнала сравнени  счетчик 1 переводитс  в следующее состо ние . Из блоков 17 и 18 извлекаютс  коды абсциссы Х, и ординаты У2 второго участка аппроксимации. Блок 11 делени  вычисл ет код, управл ющий коэффициентом передачи делител  6 частоты на данном участке аппроксимации , По заднему фронту сигнала сравнени , задержанному на врем  установки коэффициентов передачи делителей 6 и 21 частоты , открываетс  элемент И 5 и начинаетс  воспроизведение данного участка функции. По заднему фронту задержанного сигнала сравнени  код абсциссы второй узловой точки Ху переписываетс  в буферный регистр 13. Таким образом, происходит ступенчато-линейна  интерпол ци  функций в зависимости от кода поступившего аргумента.

На последующих участках аппроксимации устройство работает аналогично Выходной код счетчика 7 при необходимости может быть преобразрван в аналоговый сигнал цифроаналогоаым преобразователем.

При изменении знака крутизны функции в узловых точках разность

KdAOB У- - У; измен ет знак и приз1 1-1- ...

как знака крутизны с выхода 9 блока 8 управл ет реверсом счетчика 7.

Таким образом, в предложенном фунциональном преобразователе по сравнению с известным устройством повышаетс  точность работы, в частности обеспечиваетс  возможность одно .значного преобразовани  ступенчатых сигналов и изменений аргумента .в пределах одного участка аппроксимации.

Claims (1)

1. ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий генератор импульсов^ элемент И, первый управляемый делитель частоты, реверсивный счетчик результата, блок вычитания ординат, блок деления, блок вычитания абсцисс, буферный регистр, блок памяти узло- . вых точек абсцисс, блок памяти узловых точек ординат, реверсивный счетчик адреса, элемент задержки, per гистр аргумента и блок вычитания аргумента, вход уменьшаемого которого соединен с выходом регистра аргумента, информационный вход которого соединен с входом преобразователя,выход генератора импульсов соединен с первым входом элемента И, выход которого соединен со счетным входом первого управляемого делителя частоты, выход которого соединен со счетным входом реверсивного счетчика результата, выход которого соединен с выходом преобразователя и входом вычитаемого блока вычитания ординат, выход кода разности которого соединен с входом делимого блока деления, выход и вход делителя ^!которого соединены соответственно с управляющим входом первого управляемого делителя частоты и выходом . блока вычитания абсцисс, вход вычи- » таемого которого соединен с выходом буферного» регистра, информационный вход которого соединен с выходом блока памяти узловых точек абсцисс и входом уменьшаемого блока вычитания абсцисс, выход знака разности блока вычитания ординат соединен с управляющим входом реверсивного счетчика результата, выход обнуления блока вычитания ординат соединен через элемент задержки со счетным входом реверсивного счетчика адреса, выход которого соединен с входами блоков памяти узловых точек абсцисс и ординат, выход блока памяти узловых .точек ординат соединен с входом уменьшаемого блока вычитания ординат-, отличающийся тем, что, с целью повышения точности , в него введе.ны второй управляемый делитель частоты, элемент ИЛИ и реверсивный счет· чик аргумента, счетный вход которого соединен с выходом второго управляемого делителя частоты, управляющий и счётный входы которого соединены, с выходами соответственно блока вычитания абсцисс.и элемента И, второй вход которого соединен с выходом элемента ИЛИ и входом синхронизации регистра аргумента, вход стробирования второго управляемого делителя частоты соединен с выходом обнуления блока вычитания ординат и первым входом элемента ИЛИ, второй вход которого соединен с выходом обSU .... 1037272 >

   нуления блока вычитания аргумента, выход в{4ака которого соединен с управляющим входом реверсивного счетчика адреса и управляющим входом реверсивного счетчика аргумента,|.выход .которого соединен с входом вычитаемого блока вычитания аргумента, выход элемента задержки соединен с входом синхронизации буферного регистра.