SU1764141A1

SU1764141A1 - Цифровой фильтр

Info

Publication number: SU1764141A1
Application number: SU894788738A
Authority: SU
Inventors: Александр Георгиевич Дмитриев; Игорь Григорьевич Загородний; Алексей Геннадиевич Никитин; Леонид Михайлович Шашук
Original assignee: Научно-Исследовательский Институт Бытовой Радиоэлектронной Аппаратуры
Priority date: 1989-12-12
Filing date: 1989-12-12
Publication date: 1992-09-23

Abstract

Использование: в радиотехнике дли обработки сигналов, выраженных цифровым кодом. Сущность изобретени : цифровой фильтр содержит вычитатель 1, делители 2, 7, сумматор 3, блок 4 задержки, коммутаторы 5, 6, элементы И 8, 11, триггеры 9, 10, счетчик 13 и имеет вход 14 сигнала запуска, вход 15 синхросигнала, информационный вход 16 и выход 17 цифрового фильтра 1-2- 3-4-5-6-7-1,5-8-9-10-6, 9-11-13, 12-13, 12-10, 12-9.1 ил.

Description

VI

§ Ј

Изобретение относитс к радиотехнике и может быть использовано при обработке сигналов, выраженных цифровым кодом.

Цель изобретени - повышение быстродействи при работе в интерреактивных режимах .

На чертеже представлена электрическа структурна схема цифрового фильтра.

Цифровой фильтр содержит вычитатель 1, первый делитель 2, сумматор 3, блок 4 задержки, первый 5 и второй 6 коммутаторы , второй делитель 7, первый элемент И 8, первый 9 и второй 10 триггеры, второй элемент И 11, формирователь 12 одиночного импульса, счетчик 13 числа накопленных периодов входного сигнала и имеет вход 14 сигнала запуска цифрового фильтра, вход 15 синхросигнала цифрового фильтра, информационный вход 16 и выход 17 цифрового фильтра.

Цифровой фильтр работает следующим образом.

Цифровой двоичный 1-разр дный код, соответствующий отдельным отсчетам входного сигнала, поступает на первый вход вычитател 1, на второй вход которого подаетс либо нулевой сигнал при выключенных первом 5 и втором 6 коммутаторах, либо выходной сигнал цифрового фильтра, поделенный во втором делителе 7 на константу 2х, определ емую кодом старших М разр дов счетчика 13. Полученна разность поступает на вход первого делител 2, в котором осуществл етс сдвиг на k разр дов (деление на 2k). Полученный в результате делени код суммируетс в сумматоре 3 либо С нулевым сигналом при включенном первом коммутаторе 5, либо с выходным кодом цифрового фильтра при включенном первом коммутаторе 5. Результат суммировани заноситс в соответствующую чейку блока 4 задержки, выходной сигнал которой вл етс выходным сигналом цифрового фильтра,

Управление первым 5 и вторым 6 коммутаторами и вторым делителем 7 осуществл етс следующим образом. После поступлени сигнала запуска на вход 14 при изменении фильтруемого сигнала по команде оператора либо автоматически на выводе формировател 12 формируетс одиночный импульс с длительностью, равной оериоду повторени входного фильтруемого сигнала , и фронтами, прив занными к началу периода . Этот одиночный импульс сбрасывает в нулевое состо ние первый триггер 9 и счетчик 13, а также запирает на врем своего существование первый коммутатор 5, Таким образом, во врем первого периода фильтруемого сигнала в блок 4 задержки

наноситс входной сигнал цифрового фильтра , поделенный на константу 2 . Затем первый коммутатор 5 открываетс и входной сигнал, поделенный на 2k в первом делителе

2, суммируетс с выходным сигналом цифрового фильтра в сумматоре 3 и запоминаетс в блоке4. В это врем цифровой фильтр работает как цифровой интегратор дл каждого отсчета периода входного сигнала. Это

происходит до тех пор, пока в любом отсчете выходного сигнала по в тс единицы в (k-1) старших разр дах. Тогда первый элемент И 8 формирует единичный сигнал, который устанавливает в единичное состо ние первый триггер 9. При этом запираетс второй элемент И 11 и прекращаетс подача синхроимпульсов на счетный вход счетчика 13. Счетчик 13 останавливаетс и хранит просчитанное число периодов до очередного сигнала запуска. С приходом очередного импульса на С-вход второго триггера 10 единичный сигнал записываетс во второй триггер 10 и отпирает второй коммутатор 6. С этого момента времени выходной сигнал

цифрового фильтра, поделенный во втором делителе 7 на константу 2х (х определ етс старшим значащим разр дом в I старших разр дах счетчика 13, т. е. деление выходного сигнала осуществл етс в том случае, если число накопленных кадров в блоке 4 в режиме интегратора больше, чем 2k), подаетс на второй (вычитающий) вход вычитател 1.При этом цифровой фильтр переходит в режим слежени за входным сигналом,

причем выходной сигнал оказываетс усиленным по отношению к зашумленному входному сигналу в 2х раз. Цифровой 1-разр дный код, соответствующий отдельным отсчетам входного сигнала, поступает на

первый вход вычитател 1, на второй вход которого подаетс выходной сигнал цифрового фильтра, поделенный во втором делителе 7 на константу 2х, определ емую кодом старших I разр дов счетчика 13, Полученна

разность поступает в первый делитель 2, в котором осуществл етс сдвиг на k-разр - дов (деление на 2k). Полученный в результате делени код суммируетс в сумматоре 3 с выходным кодом цифрового фильтра.

Результат суммировани поступает в соответствующую чейку блока 4 задержки, выходной сигнал которого вл етс выходным сигналом цифрового фильтра.

Claims

Формула изобретени

Цифровой фильтр, содержащий последовательно соединенные вычитатель, первый вход которого вл етс информационным входом цифрового фильтра, первый делитель, сумматор и блок задержки, выход

которого вл етс выходом цифрового

фильтра, а также счетчик числа накопленных периодов входного сигнала, отличающийс тем, что, с целью повышени быстродействи при работе в интерактивных режимах, введены второй делитель, первый и второй коммутаторы, первый и второй триггеры, первый и второй элементы И, а также формирователь одиночного импульса , при этом информационный вход первого коммутатора соединен с выходом блока задержки, а выход соединен с вторым входом сумматора и информационным входом второго коммутатора, выход которого соединен с первым входом второго делител , выход которого соединен с вторым входом вычитател , входы первого элемента И соединены с К-1 старшими разр дами выхо0

да первого коммутатора, а выход соединен с S-входом первого триггера, выход которого соединен с D-входом второго триггера и Инверсным входом второго элемента И, выход которого соединен с Обходом счетчика числа накопленных периодов входного сигнала . I старших разр дов выхода которого соединены с вторым входом второго делител , а R-вход соединен с управл ющим входом первого коммутатора, с R-входом первого триггера и выходом формировател одиночного импульса, R-вход которого вл етс входом сигнала запуска цифрового фильтра, а С-вход соединен с С-входом второго триггера, с пр мым входом второго элемента И и вл етс входом синхросигнала цифрового фильтра.