SU1497704A1 - Цифровой синтезатор частот - Google Patents

Abstract

Изобретение относитс  к радиотехнике. Цель изобретени  - расширение диапазона формируемых частот. Синтезатор содержит накапливающий сумматор (НС) 1, тактовый генератор 2, формирователь 3 импульсов, блок эл-тов ИЛИ 4, блоки эл-тов И 5 и 6, блок эл-тов НЕ 7 и блок управлени  8. Входной параллельный пр мой код числа поступает на блок эл-тов ИЛИ 4 через блок эл-тов И 5, а также через последовательно соединенные блок эл-тов НЕ 7 и блок эл-тов И 6. Полученный код поступает в НС 1, где происходит контактное сложение двух двоичных чисел с частотой тактовых импульсов, после чего формируетс  выходной сигнал. Дискрет изменени  выходной частоты при изменении входного кода одинаков при любых значени х этого кода. Величина этого дискрета зависит от разр дности НС 1 и от величины тактовой частоты. Выходна  частота измен етс  равномерно при равномерном изменении входного кода. При этом каждому значению выходной частоты однозначно соответствует только одно значение входного кода, т.е. отсутствует зона нечувствительности, что расшир ет диапазон формируемых частот и обеспечивает плавную перестройку с минимальным дискретом. 1 з.п.ф-лы, 2 ил.

Description

(Л

1 ko ч

входного кода одинаков при любых значени х этого кода. Величина этого дискрета зависит от разр дноти НС 1 и от величины тактовой частоты. Выход- ма  частота измен етс  равномерно при равномерном изменении входного кода. При этом каждому значению выходной частоты однозначно соответствует только одно значение входного кода, т.е., отсутствует зона нечувствительности , что расшир ет пазон формируемых частот и обеспечивает плавную перестройку с минимальным дискретом, 1 з.п. ф-лы,2 ил.

Изобретение относитс  к радиотех- нике и может быть использовано в системах программного управлени , в преобразовател х кода в частоту следовани  .

Цель изобретени  - расширение диапазона формируемых частот.

На фиг.1 представлена структурна  электрическа  схема цифрового синтезатора частот; на фиг.2 - пример выполнени  накапливаю1чего сумматора.

Цифровой синтезатор частот содержит накапливающий сумматор (НС) 1 , тактовый генератор 2, первый формирователь 3 импульсов, блок 4 элементов ИЛИ, первый блок 5 элементов И, вто- рой блок 6 элементов И, блок 7 элементов НЕ, блок 8 управлени , дешифратор 9, первый элемент ИЛИ 10, второй элемент ИЛИ 11, первый триггер 12, второй формирователь 13 импуль- сов, третий формирователь 14 импульсов , третий элемент ИЛИ 15, второй триггер 16, третий триггер 17. Накапливающий сумматор 1 содержит суммато 18 кодов и регистр 19 пам ти.

Цифровой синтезатор частот работает следующим образом.

Параллельный пр мой код числа поступает на первые входы первого блока 5 элементов И и на входы дешифратора 9 блока 8 управлени . Этот же код инвертируетс  блоком 7 элементов НЕ и поступает на соответствующие входы второго блока 6 элементов И. При включении цифрового синтезатора частот на вход сброса блока 8 управлени  приходит короткий импульс, который устанавливает на певом выходе блока 8 управлени  уровен лог.1, а на втором вькоде уровень лог.О. При этом первый блок 5 элементов И открываетс  дл  прохождени  пр мого кода через блок 4 элементов ИЛИ на информационный вход НС 1.

0

5

0 0

-

5

0

В сумматоре 18 НС I осуществл етс  сложение кодов с выхода блока 4 элементов ИЛИ и с выхода регистра 19. Рузультат операции сложени  двух чисел под действием тактовых импульсов, с выхода тактового генератора 2 вновь поступает с выходов регистра 19 на вторую группу входов сумматора 18, где вновь осуществл етс  суммирование с числом на первой группе входов и оп ть переписываетс  в регистр 19 по следующему тактовому импульсу. Таким образом, в сумматоре 18 происходит потактное сложение двух двоичных чисел с частотой тактовых импульсов f..

В случае, кода входной код плавно мен етс  с дискретом, равным значению младшего разр да этого кода, возможна , ситуаци , когда значение кода переходит через ноль, т.е. когда его ) значени  мен ютс  с I 1 ... 1 1 на 00...00 или наоборот. В этом случае состо ние первого и второго выходов блока 8 управлени  мен ютс  на противоположное и первый блок 5 элементов И закрываетс , а второй блок 6 элементов И открываетс  и с его выходов через блок 4 элементов ИЛИ на информационные входы НС 1 поступает обратный код числа. В этом случае сумматор 18 также выполн ет операцию сложени  числа с выхода регистра 19 и числа в обратном коде с информационного входа НС 1.

В обоих случа х сложение, если только одно число не равно нулю, приводит к переполнению емкости сумматора 1 8 и импульс переполнени  сумматора 18 поступает на вход первого формировател  13, который формирует из выходных сигналов НС 1 импульбные сигналы требуемой длительности.

После установки третьего триггера 17 в состо ние лог.1 по инверс Г

в bll 1

ному входу на информационные входы блока 8 управлени  придет двоичный код числа (2 -I), где п - разр дност кода, т.е. придет код 11...11. При

этом на (2 -1)-м выходе дешифратора 9 устанавливаетс  уровень лог.1. По пере 1нему фронту этого сигнала в третьем формирователе 14 формируетс  короткий импульс длительностью Сц, а на выходе второго элемента ИЛИ 11 устанавливаетс  уровень лог. 1, который устанавливает первый триггер 12 в состо ние лог. М с задержкой на врем  С срабатьгаани  первого триггера 12. Поэтому передний фронт короткого импульса с выхода третьего элемента ИЛИ 15, поступив на С-вход второго триггера 16, н не измен ет его состо ние.

При дальнейшем увеличении числа на информационных входах дешифратора 9 на единицу, т,е. когда число станет равньгм 2, код его станет равным 00...00. При этом на нулевом ходе дешифратора 9 по вл етс  лог.

а на (2 -1)-м выходе - лог.О. На выходе второго элемента РШИ 11 уровень лог. М сохран етс  и на выходе первого триггера 12 также сохран етс  уровень лог.1. На выходе второго формировател  13 формируетс  короткий импульс, который через третий элемент ИЛИ 15 вызывает срабатывание второго триггера 16 и с задержкой на его выходе устанавливаетс  уровень лог. 1 По этому сигналу срабатывает также третий триггер 17, состо ние его выходов измен етс  на противоположно и к информационному входу НС 1 подключаютс  сигналы обратного кода с выходов второго блока 6 элементов И.

При дальнейшем увеличении числа н на единицу лог. по вл етс  на первом выходе дешифратора 9, т.е. входной код принимает значение 00...01. При этом на выходе первого элемента 1ШИ 10 - лог. 1, а на выходе второго элемента ИЛИ 11 - лог.О, /юэтому первый триггер, 1 2 устанавливаетс  в ноль по выходу. .

Если теперь число уменьшаетс , т.е. входной код снова становитс - 00...00, то на нулевом выходе дешифратора 9 снова устанавливаетс  лог. 1, на выходе второго элемента

шти

ЛОТ .

поэтому первый

Г

10

15

20

bi11I

25

ть

уне

аао . Q ое .

на д р е зо

30

35

триггер 12 через врем  задержки 1 переходит в состо ние лог. М на выходе. На выходе второго формиро- нател  13 формируетс  короткий импульс по переднему фронту сигнала и через третий элемент ИЛИ 15 проходит на С-вход второго триггера 16. На D-входе второго триггера 16 в это врем  еще лог.О, поэтому на - его выходе через врем  С также устанавливаетс  лог.О, тем самым блок 8 управлени  подготавливаетс  к новому переходу входного кода через ноль.

Оч евидно, что при начальной установке кода 00...00 и последующем переходе к коду I1 ... 1 1 блок управлени  работает аналогично.

Дискрет изменени  выходной частоты fj. при изменении входного кода одинаков при любых значени х этого кода. Величина этого дискрета uf зависит от разр дности НС 1 и от величины тактовой частоты flf . Выходна  частота измен етс  равномерно при равномерном изменении входного кода.

Выходна  частота измен етс  от нул  до значени  f uf, поскольку и после прохождени  импульса переполнени  с выхода сумматора 18 выполнение операции сложени  над кодами в сумматоре 18 продолжаетс , так как импульс переполнени  НС 1 никак не вли ет на работу блока 8 управлени , а остаток на выходе ре гистра 19 может быть и не равен нулю, что обеспечивает ускорение по влени  следуюп{его импульса переполнени  НС 1, а это дает возможность получить на выходе максимально возможную частоту. При этом переполнение сумматора 18 происходит тем быстрее, чем больше значение кода числа на информационных входах НС 1 и чем выше тактова  частота f. Каждому значению выходной частоты однозначно соответствует только одно значение входного кода, т.е. отсутствует зона нечувствительности, что позвол ет расширить диапазон формируемых частот и обеспечить плавную перестройку с минимальным дискретом .

Claims (2)

1. Цифровой синтезатор частот, содержащий последовательно соединенn .ie тактовый генератор, накапливающий сумматор и первый формирователь импульсов, первый блок элементов И,

второй блок элементов И и блок элементов ИЛИ, п выходов которого подключены к соответствующим п информационным входам накапливающего сумматора , п выходов первого блока элементов И соединены с соответствующими п входами первой группы входов блока элементов ИЛИ, п выходов второго блока элементов И подключены к соответствующим п входам второй группы входов блока элементов ИЛИ, перва  группа входов первого блока элементов И  вл етс  кодовым входом цифрового синтезатора частот, втора  группа входов первого блока элементов И объединена и подключена к первому вьгходу блока управлени , перва  группа входов второго блока И объединена и подключена к второму выходу блока управлени , отличающийс  тем, что, с целью расщирени  диапазона формируемых частот , введен блок элементов НЕ, а блок управлени  содержит последовательно соединенные дешифратор, первый элемент ИЛИ, первый триггер, второй триггер и третий триггер, а также содержит второй элемент ИЛИ, последовательно соединенные второй формирователь импульсов и третий элемент ИЛИ и третий формирователь импульсов , вход которого объединен с первым входом второго элемента ИЛИ и подключен к (2-1) выходу дешифратора , второй вход второго элемента ИЛИ объединен с входом второго формировател  импульсов и подключен к нулевому выходу дешифратора, первый и.второй входы первого элемента ИЛИ

соответственно подключены к первому и () выходам дешифратора, второй вход и выход третьего элемента ИЛИ соединены соответственно с выходом третьего формировател  импульсов и к С-входу второго триггера, установочный вход которого объединен с установочным входом третьего триггеpa и  вл етс  входом сброса блока управлени , второй вход первого триггера подключен к выходу второго элемента ИЛИ, инверсный выход третьего триг гера объединен с D-входом третьего

5 триггера и  вл етс  первым выходом

блока управлени , пр мой выход третьего триггера  вл етс  вторым выходом блока управлени , поразр дные входы дешифратора объединены с соответстQ вующими поразр дными входами блока элементов НЕ и подключены к соответствующим поразр дным входам первой группы В5(одов первого блока элементов И, п выходов блока элементов

5 НЕ соединены с соответствующими входами второй группы входов второго блока элементов И.

2. Синтезатор по п.1, о т л и - 0 ч а ю щ и и с   тем, что накапливающий сумматор содержит последовательно соединенные сумматор кодов и регистр пам ти, кодовые выходы которого подключены к пер- вой группе входов сумматора кодов , втора  группа входов сумматора кодов  вл етс  информационным входом накапливающего сумматора, тактовый вход регистра пам ти  вл етс  такто- 0 вым входом накапливающего сумматора, а выход переполнени  сумматора кода  вл етс  выходом накапливаю1цего сумматора .

Фиг. 2