Изобретение относитс к автомати-, ке и вычислительной технике и может найти применение дл кусочно-линейного функционального преобразовани циф ровых сигналов. Известен цифровой функциональный преобразователь, содержащий формирователь кода аргумента, блок сравнени кодов, блок вычитани кодов, множительный блок, блоки пам ти, коммутаторы и выходной сумматор С1 . Известен также цифровой функциональный преобразователь, содержащий блок формировани кода номера отрезка , дешифратор, блоки пам ти, генератор импульсов, элемент запрета, группу элементов И, счетчики, блоки сравнени кодов и выходной реверсивный счетчик С2 . Общим недостатком известных преобpaзoвateлeй вл етс ограниченный диапазон скорости изменени аргумента. Наиболее близким к предлагаемому вл етс устройство дл цифрового функционального преобразовани , содержащее входной регистр, подключенный информационными входами к шинам ввода агрумента, первый реверсивный счетчик , выходы которого соединены с выходами устройства и с первой группой входов первого блока вычитани кодов, подключенного старшим разр дом второй группы входов к выходу старшего разр да блока пам ти, выходом знака разности - к входу управлени реверсом первого реверсивного счетчика, выходами кода разности - к управл ющим входам управл емого делител час тоты, а выходом обнулени - к входу стробировани управл емого делени частоты и к первому входу первого элемента И, соединенного вторым входом с выходом генератора импульсов, а выходом - с сигнальным входом управл емого делител частоты, выход которого подключен к счетному входу первого реверсивного счетчика, причем выходы входного регистра через дешифратор адреса соединены с входами блока пам ти, подключенного выходами младших разр дов к младшим разр дам второй группы входов первого блока вычитани кодов, соединенного выходом обнулени с управл ющим входом входного регистра 3 . Недостатками прототипа вл ютс ограниченный диапазон скорости изменени аргумента и пониженна динамическа точность преобразовани , так как дл нормальной работы устройства необходимо ограничивать крутизну изменени аргумента функции дл исключени пропусков участков аппроксимации при воспроизведении функции. Цель изобретени - расширение диапазона скорости изменени аргумента и повышение динамической точности пре образовани . Поставленна цель достигаетс тем что в устройство дл цифрового функционального преобразовани , содержащее входной регистр, подключенный информационными входами к шинам ввода аргумента, первый реверсивный счетчик выходы которого соединены с выходами устройства и с первой группой входов первого блока вычитани кодов, подключенного старшим разр дом второй группы входов к выходу старшего разр да блока пам ти, выходом знака разности - к входу управлени реверсом первого реверсивного счетчика, выходами кода разности - к управл ющим входам управл емого делител частоты а выходом обнулени - к входу стробировани управл емого делител частоты и к первому входу первого элемента И соединенного вторым входом с выходом генератора импульсов, а выходом - с сигнальным входом управл емого делите л частоты, выход которого подключен к счетному входу первого реверсивного счетчика, дополнительно введены второй блок вычитани кодов, второй реверсивный счетчик, группа компараторов , группа регистров опорных кодов второй элемент И, триггер, элемент за держки, группа элементов И и сумматор соединенный первой группой входов с выходами входного регистра, младшим разр дом второй группы входов - с выходом триггера, а выходами - с первой группой входов второго блока вычитаНИИ кодов, подключенного второй группой входов к выходам второго реверсив ного счетчика и к адресным входам бло ка пам ти, выходами кода разности - к первым группам входов компараторов группы, выходом обнулени - к первому входу второго элемента И и к стробирующим входам компараторов, а выходом знака разности - к входу управлени реверсом второго реверсивного счетчика и к установочному входу триггера, соединенного входом обнулени с управл ющим входом входного регистра и с выходом второго элемента И, подключенного вторым входом к выходу обнулени первого блока вычитани кодов и через элемент задержки к счетному входу второго реверсивного счетчика, причем выходы регистров опорных кодов соединег ны соответственно с вторыми группами входов компараторов группы, подключенных выходами к входам управлени коэффициентом пересчета первого реверсивного счетчика и к первым входам элементов И группы, соединенных вторыми входами с выходами младших разр дов блока пам ти, а выходами с младшими разр дами второй группы входов первого блока вычитани кодов. На фиг. 1 изображена блок-схема устройства дл цифрового функционального преобразовани ; на фиг. 2 - график воспроизводимой функции, по сн ющий работу устройства. Устройство (фиг. 1) содержит первый реверсивный счетчик 1, выходы которого соединены с выходами устройства и с первой группой входов первого блока 2 вычитани кодов. Блок 2 подключен старшим разр дом второй группы входов к выходу старшего разр да блока 3 пам ти, выходом А кода разности - к управл ющим входам управл емого делител 5 частоты, выходом 6 знака разности - к входу управлени реверсом реверсивного счетчика 1, а выходом 7 обнулени - к входу стробировани делител 5 частоты и к первому входу первого элемента И 8. Элемент И 8 соединен вторым входом с выходом генератора 9 импульсов, а выходом - с сигнальным входом делител 5, выход которого подключен к счетному входу счетчика 1. Входной регистр 10 соединен информационными входами с шинами 11 ввода аргумента, а выходамис первой группой входов сумматора 12. Сумматор 12 соединен младшим разр дом второй группы входов с выходом триггера 13, а выходами - с первой группой входов второго блока Н вычитани кодов. Блок k подключен второи группой входов к выходам второго реверсивного счетчика 15 и к адресным входам блока 3 пам ти, выходами 16 ко да разности - к первым группам входов компараторов 17, выходом 18 обнулени - к первому входу второго элемента И 19 и к стробирующим входам компараторов , а выходом 20 знака разности - к входу управлени реверсом счет чика 15 и к установочному входу триггера 13. Триггер 13 соединен входом обнулени с управл ющим входом входного регистра 10: и с выходом элемента И 19 подключенного вторым входом к выходу 7 обнулени блока 2 вычитани кодов и через элемент 21 задержки к счетному входу счетчика 15. Выходы регистров 22 опорных кодов соединены соответственно с вторыми группами вхо дов компараторов 7, подключенных выходами к входам управлени коэ(|н})ициентом пересчета счетчика 1 и к первым входам эле;ментов И 23 группы, соединенных вторыми входами с выходами младших разр дов блока 3 пам ти, а выходами - с младшими разр дами второй группы входов блока 2 вычитани кодов. Устройство работает следующим образом .. В блок 3 пам ти занос тс ординаты узловых точек функции преобразоваIни f(хц),где , 1, 2,..., причем в первую чейку заноситс нулевой код По выходному коду реверсивного счетчика 15, разр дность которого определ етс количеством узловых точек, хра нимых в блоке 3, находитс код узловой точки соответствующего значени функции преобразовани . G помощьюбло ка 2 вычитани кодов и управл емого делител 5 автоматически устанавливаетс коэффициент наклона аппроксимирующих отрезков. В блоке 14 вычитани кодов, определ етс разность между поступившим и предыдущим значени ми аргумента. Полученна разность поступает на входы компараторов 17, где сравниваетс с соответствующими опорными кодами регистров 22. По срабатыванию соответствующих компараторов устанавливаетс коэффициент пересчета разности счетчика 1 и разр дность второй группы входов блока 2 вычитани , определ юща дискретность воспроизведени функ ции в зависимости от скорости изменени (крутизны) аргумента, В случае поступлени в регистр 10 аргумента х значение которого находитс между узловыми , точками аппроксимации, триггер 13 выдает единицу на младший разр д второй группы входов сумматора 12 при возрастании аргумента и нуль - при убывании аргумента, что необходимо дл установлени в блоке 14 вычитани кодов значени аргумента, к которому осуществл етс интерпол ци . Элемент 21 задержки задерживает передний фронт сигнала совпадени кодов с шлхода 7 блока 2, поступающий на очередной вход счетчика 15, на врем вычислени блоком 14 кода разности . В регистры 22 опорных кодов занос тс соответствующие коды, превышение которых характеризует пропуск определенного числа участков аппроксимации . В исходном состо нии счетчики 1 и 15, регистр 10 и триггер 13 обнулены и нулевой код с выходов счетчика 15 поступает на адресные входы блока 3 пам ти. При этом нулевой код f(xo) из первой чейки блока 3 поступает в блок 2 вычитани , вырабатыващий разность кодов с выходов блока 3 и счетчика 1. Передний фронт сигнала совпаде««1Я с выхода 7 блока 2 поступает на вход элемента И 8, закрыва его на врем установки коэффициента делени , на вход стробировани делител 5 частоты, разреша установку в делителе 5 коэффициента делени , через элемент 21 задержки на вход счетчика 15, перевод его в следующее состо ние , и на второй вход И 19« На -первый вход элемента.И 19 поступает передний 1|фонт сигнала совпадени с выхода 18 блока 14, в результате чего элемент И 19 открываетс , разреша передачу кода следующего значени аргумента во входной регистр 10, и переключа триггер 13 в единичное состо ние Рассмотрим работу устройства при поступлении на его входы аргумента различной крутизны (фиг. 2). При поступлении на входы регистра 10 кода блоком первого значени аргумента х, 14 вычисл етс разность кодов сумматора 12 и счетчика 15, котора не превышает порогов срабатывани компараторов 17 Таким образом, разр дность счетчика 1 не Измен етс и ни один из элементов И 23 не заперт. По коду счетчика 15 осуществл етс выборка узловой точки соответствующего значёни функции на первом участке аппро798 ксимации, котора поступает из блока 3 пам ти на входы блока 2, формирующего разность кодов f(x) и fCx). Эта разность поступает с выходов 4 блока 2 на управл ющие входы делител 5 частоты, в котором устанавливаетс соответствующий коэффициент делени . После прихода на вторую группу входов блока 2 значени функции f(x) на выходе 7 блока 2 вырабатываетс задний фронт сигнала обнулени , задержанный на врем , необходимое дл установки коэффициента делени делите л 5 частоты. По заднему фронту сигнала с выхода 7 блока 2 открываетс элемент И 8 и импульсы с выхода генератора 9 поступают через делитель 5 частоты на счётный вход счетчика 1. Таким образом, выполн етс линейна интерпол ци функции на выбранном интервале аппроксимации. Формируемый в счетчике 1 выходной код устройства при необходимости может быть преобразован в аналоговый сигнал соответствующим цифро-аналоговым преобразователем . При совпадении кода счетчика 1 и кода f(x) на выходе 7 обнулени блока 2 фоомиоуетс очередной импульсный сигнал совпадени , по которому Элемент И 8 закрываетс . По сигналам совпадени с выхода 18 обнулени блока k и выхода 7 обнулени блока 2 элементом И 19 выдаетс разрешение на считывание в регистр 10 кода следую (фиг. 2) значени аргуменщего х. та. Передний фронт сигнала совпадени с выхода 7 блока 2, задержанный элементом 21 задержки на врем , необходимое дл формировани на выходах 16 кода разности блока 14, переводит счетчик 13 в следующее состо ние. Счетчик 15 осуществл ет выборку соответствующего значени функции f(x2) из блока 3 пам ти. В блоке 2 формируетс разность кодов f(x2) и f(x), поступающа на управл ющие входы делител 5 частоты и устанавливающа коэффициент передачи на очередном участ ке аппроксимации. Задним фронтом импульса совпадени с выхода 7 блока 2 элемент И 8 открываетс и начинаетс линейна интерпол ци второго участка функции. По совпадению кода счетчика 1 и кода f(х„) блока 3 пам ти на выходе 7 блока 2 формируетс очередной импульс ный сигнал, по (оторому элемент И 8 закрываетс , счетчик 15 переходит в 2 следующее состо ние и через элемент И 19 Даетс разрешение на считывание в регистр 10 очередного значени аргумента . При поступлении в регистр 10 кода аргумента (фиг, 2) в блоке И формируетс разность кодов между значени ми сумматора 12 и счетчика 15, поступающа по заднему фронту сигнала с выхода 18 обнулени блока 14 на входы компараторов 17. При этом сработают компараторы, у которых входное значение превысит пороговое (задаваемое регистрами 22 опорных кодов), устанавливают необходимую разр дность счетчика 1 и блокируют соответствующие выходы младших разр дов блока 3 пам ти через элементы И 23. Таким образом , увеличиваетс дискретность шага интерпол ции, что позвол ет выполнить интерпол цию последрвательно на всех участках аппроксимации между значени ми аргумента 2 и Xj, (фиг. 2) с более высокой скоростью, определ емой крутизной изменени аргумента. По коду счетчика 15 осуществл етс выборка соответствующего значени функции f(xj) из блока 3 пам ти. В блоке 2 формируетс разность кодов f{x. и (хп) поступающа на управл ющие входы делител 5 частоты и устанавливающа коэффициент передачи на очередном участке аппроксимации. Задним фронтом импульса совпадени с выхода 7 блока 2 элемента И 8 открываетс и начинаетс линейна интерпол ци третьего участка функции. Воспроизведение участков аппроксимации продолжаетс до момента достижени счетчиком 15 кода, содержащегос в сумматоре 12. При совпадении кодов счетчика 15 и сумматора 12 на выходе 18 обнулени блока 14 формируетс импульс и по совпадению его с импульсным сигналом с выхода 7 блока 3 через элемент И 19 выдаетс разрешение на считывание в регистр 10 очередного значени аргумента. На последующих участках аппроксимации , устройство работает аналогично вышеописанному, При изменении знака крутизны функЦИИ разность между сбседними значени ми узловых точек функции измен ет знак и признак знака крутизны с выхода 6 блока 2 управл ет реверсом счетчика 1. При изменении знака крутизны аргумента разность кодов счетчика 15 и сумматора 12 также измен ет знак и признак этого знака с выхода 20 блока управл ет реверсом счетчика и состо нием триггера 13Таким образом, предлагаемое устройство по сравнению с прототипом позвол ет воспроизводить функции в более широком диапазоне скоростей изменени аргумента и с меньшей динамической ошибкой преобразовател , что определ етс возможностью изменени дис кретности шага применени воспроизво- го димой функции в зависимости от крутизны аргумента, привод щей к изменению времени воспроизведени участков и позвол ющей воспроизводить промежуточные участки аппроксимации. Формула изобретени Устройство дл цифрового функционального преобразовани содержащее входной регистр, подключенный информационными входами к шинам ввода аргумента , первый реверсивный счетчик, выходы которого соединены с выходами устройства и с первой группой входов первого блока вычитани кодов, подключенного старшим разр дом второй группы входов к выходу старшего разр да блока пам ти, выходом знака piL3 .ности - к входу управлени реверсом первого реверсивного счетчика, выходами кода разности - к управл ющим входам управл емого делител частоты. а выходом обнулени - к входу строби-з5 ровани управл емого делител частоты и к первому входу первого элемента И, соединенного вторым входом с выходом генератора импульсов, а выходом - с сигнальным входом управл емо-40 го делител частоты, выход которого подключен к счетному входу первого реверсивного счетчика, отличающеес тем, что, с целью расширени диапазона скорости изменени ар- 45