SU1142848A1 - Интерпол тор - Google Patents

Abstract

ИНТЕРПОЛЯТОР, содержащий П+1 регистров (где п- степень интерпопирунщего полинома), п суммирующих интегратсфов, «усилителей слежени -хранени  и цифроанапоговых преобразователей, подключенных пр мыми и инверсными выходами к входам двух матриц весовых резисторов, выходы первой из которых соединены с, первыми входами суммирующих интеграторов , а выходы второй матрицы весовых резисторов подключены к первым информационным входам усилителей слежени -хранени , соединенных управл ющими входами с шиной тактовых импульсов, причем каждый i-й

Description

Изобретение относитс  к автома ,тике и вычислительной технике и может быть использовано дл  восстановлени  формы сигналов, заданных своими значени ми в дискретные моменты времени. Известен интерпол тор, содержащий блок нелинейной интерпол ции, коммутатор-и фильтр нижних частот 1, Недостатком этого интерпол тора  вл етс  сложность технической реал зации при повышенных требовани х к точности интерпол ции. Известен также интерпол тор, содержащий сумматоры, инте.граторы, аналоговые запоминакщиё элементы и ключи Г21. Недостатками данного интерпол то ра  вл ютс  пониженна  точность интерпол ции. Наиболее близким к изобретению  вл етс  интерпол тор, содержащий (п + 1) регистров (тде п - степень интерполирующего полинома), п суммирук цих интеграторов, п усилителей слежени -хранени  и (п+1) цифроаналоговых преобразователей, подключен ных пр мыми и инверсными выходами к входам двух матриц весовых резисторов , выходы первой из которых соединены с первыми входами суммирующих интеграторов, а выходы второй матрицы весовых резисторов подключе ны к первым информационным входам усилителей слежени -хранени , соеди ненных управл н цими входами с шиной тактовых импульсов, причем каждьй i-й (1 i i t п ) усилитель слежени хранеми  подалючен выходом к второму входу 1-го и третьему входу (i + 1)-ro сзгммирующих интеграторов, а вторым информационным входом - к выходу 1-го и четвертому входу (1+1)-го суммирующих интеграторов, причем выход i-ro суммирующего интегратора соединен с выходом интерпол тора , информационный вход перво го регистра подключён к входу интер пол тора, выход каждого 1-го (1 i fi + 1) регистра соединен с информационным входом (i+1)-ro регистра и входом -i-ro цифроаналого вого преобразовател , а входы управ лени  записью регистров подключены к выходу элемента задержки, соедине ного входом с шиной тактовых импуль сов Сз 3. 8 Недостатком известного устройства  вл етс  пониженна  точность интерпол ции из-за неполной компенсации знакопосто нных погрешностей. Кроме того, быстродействие интерпол ции ограничено вли нием конечной величины длительности тактовых импульсов на работу импульсной коррекции . Целью изобретени   вл етс  повышение точности и быстродействи  интерпол тора , Поставленна  цель достигаетс  тем, что в интерпол тор, содержащий (п+1) регистров (где п- степень интерполирукщего полинома), п суммирующих интеграторов, п усилителей слежени -хранени  и (п+1) цифроаналоговых преобразователей, подкпюченных пр мыми и инверсными выходами к входам двух матриц весовых резисторов , выходы первой из которьк соединены с первыми входами суммирующих интеграторов, а выходы второй матрицы весовых резисторов подключены к первым информационным входам усилителей слежени -хранени , соеди ненньк управл ющими входами с шиной тактовых импульсов, причем каждьй i-й (1i i 6 n ) усилитель слежени хранени  подключен выходом к второму входу i-ro и третьему входу (i+1)-ro суммирующих интеграторов, а вторым информационным входом - к выходу i-ro и четвертому входу (+1)-го суммирумцих интеграторов, причем выход п-го суммирующего интегратора соединен с выходом интерпол тора , информационный вход первого регистра подключен к входу интерпол тора , а выход каждого i-ro (1 1 п+ 1) регистра соединен с информационным входом (i +1)-го регистра и входом -то цифроаналогового преобразовател , дополнительно введены п интеграторов и п ключей, соединенных управл ющими входами с шиной тактовых импульсов и входами управлени  записью регистров, а выходами - с общей шиной интерпол 7 тора, причем выход каждого i-rq усилител  слежени -хранени  подключен к к сигнальному входу i-ro дополнительного ключа и входу i-ro дополнительного интегратора, соединенного выходом с дополнительным входом -го суг-тирукщего интегратора. На чертеже схематически изображены (дл  случа  ) регистры 1,

цифроаналоговые преобразователи 2, первую матрицу 3 весовых резисторов суммирующие интеграторы 4, входную матрицу 5 весовых резисторов, усилители 6 слежени -хранени , дополнительные интеграторы 7 и ключи 8, а также шину 9 тактовых импульсов.

Устройство работает следующим образом.

Каждый такт инициируетс  подачей на шину 9 тактового импульса, по заднему фронту которого происходит передача информации в цепочке регистра 1 от каждого правого к левому (по блок-схеме) регистру. Информаци  из крайнего левого регистра 1 тер етс , а в крайний правый регистр 1 поступает цифровой код новой выборки, Цифроанапоговые преобразователи 2 преобразуют цифровые коды в аналоговз о форму и передают напр жени  на входы матриц 3 и 5 весовых резисторов, матрица 3 резисторов вычисл ет значени , равные

разности между производными интер . полирующего полинома в начале участка интерпол ции и ожидаемыми значени ми напр жений, которые должны быть накойлены интеграторами 4 к концу предьщущего такта работы. Эти значени  в виде токов поступают на токовые входы суммирующих интеграторов 4 (остальные входы сз ммирующего интегратора соединень с токовым входом через весовые резисторы). На выходе м-го суммирующего интегратора 4 в течение длительности такта работы формируетс  выбранньш участок Он выбираетс  в середине интерполирующей функции, поэтому выходна  функци  формируетс  из средних наиболее точных участков интерполирующего полинома.

Матрица 5 резисторов вычисл ет ожидаемые значени  напр жений на выходах суммирующих интеграторов 4 к концу текущего такта работы. Эти ожидаемые значени  в виде токов Поступают на первые (токовые) входы усилителей 6 .слежени -хранени , на

вторые (вычитающие) входы которых поступают фактические напр жени  с выходов интеграторов 4, Разность этих значений к концу такта работы должна быть равна нулю, но из-за вли ни  различных случайных факторов таких как дрейф нул  интеграторов неточность подбора элементов, воздействи  помех и тому подобное, эта разность может отличатьс  от нул , Под действием следующего тактового импульса, которьй приходит в конце каждого такта работы, напр жение ошибки запоминаетс  в аналоговой форме усилителем 6 слежени -хранени  и в противофазе подаетс  на вход суммирующего интегратора 4, Благодар  этому в следующем такте происходит исправление ошибки. Если на входе одного из интеграторов 4 по вл етс  знакопосто нна  погрешность , усредненное значение которой за несколько периодов работы отлично от нул , то через врем , равное посто нной интегрировани  интегратора 7,. на его выходе по вл етс  интегральное значение этой ош1бки, которое с выхода интегратора 7 поступает в противофазе на вход суммирующего интегратора 4, где происходит полна  компенсаци  такого вида ошибок .

На врем  действи  тактового импульса ключи 8 замыкаютс  и блокируют выходные напр жени  усилителей 6 слежени -хранени , Благодар  этому можно расширить длительность тактового импульса, не опаса сь помех на входах сзгммирующих интеграторов 4 от переходных процессов в усилител х 6 слежени -хранени , или (что то же самое) при неизменной длительности тактовых импульсов увеличить частоту их поступлени .

Таким образом, за .счет введени  интеграторов 7 и ключей 8 достигаетс  повышение быстродействи  и точности интерпол ции по сравнению с прототипом .

Claims (1)

1. ИНТЕРПОЛЯТОР, содержащий П+1 регистров (где п- степень интерпслирукщего полинома), г* суммирующих интеграторов, и усилителей слежения-хранения и п+1 цифроаналоговых преобразователей, подключенных прямыми и инверсными выходами к входам двух матриц весовых резисторов, выходы первой из которых соединены с. первыми входами суммирующих интеграторов, а выходы второй матрицы весовых резисторов подключены к первым информационным входам усилителей слежения-хранения, соединенных управляющими входами с шиной тактовых импульсов, причем каждый i-й (1 4 1 ί η ) усилитель слежения-хранения подключен выходом к второму входу i-ro и третьему входу (i+1)-ro. суммирукщих интеграторов, а вторым информационным входом - к выходу i-ro и четвертому входу (<+1)-го суммирующих интеграторов, причем выход η-го суммирующего интегратора соединен с выходом интерполятора,, информационный вход первого регистра подключен к входу интерполятора, а выход каждого i-ro (1 4 -ϊ έ η + 1) регистра соединен с информационным входом (i+1)-ro регистра и входом i-ro цифроаналогового преобразовате- _ ля, отличающийся тем, 5 ,что, с целью повышения точности и быстродействия интерполятора, в него введены Р интеграторов и η ключей, соединенных управляющими входами с шиной тактовых импульсов и входами управления записью регистров, а выходами - с общей шиной интерполятора, причем выход каждого i-ro усилителя слежения-хранения подключен к сигнальному входу i-ro дополнительного ключа и входу i-ro дополнительного интегратора, соединенного выходом с дополнительньн входом )-го суммирующего интегратора·

   SU „„1142848 *1142848