SU1612374A1 - Аналого-цифровой преобразователь - Google Patents

Abstract

Аналого-цифровой преобразователь предназначен дл  использовани  в качестве логарифмического преобразовател  дл  ввода аналоговой информации в микро- и мини-ЭВМ и может найти применение в приборостроении, управл ющих и информационно-измерительных системах. Цель изобретени  - расширение области применени  аналогоцифровых преобразователей. Дл  этого в устройство, содержащее компаратор 1, цифроаналоговый преобразователь 2, выход которого соединен с первым входом компаратора 1, первый регистр 11 и устройство управлени  20 введены счетчики 3, 4, мультиплексоры 5 - 7, сумматоры 8, 9, регистры 10 , 12, блок инверторов 13, матричный сдвигатель 14, посто нные запоминающие устройства 15, 16, дешифратор 17, элемент ИЛИ 18, триггер 19, причем вход устройства соединен с аналоговым входом цифроаналогового преобразовател  2, цифровой вход которого соединен с выходом регистра 12, первым входом сумматора 9 и первым входом мультиплексора 5, информационный вход регистра 12 соединен с выходом сумматора 9, второй вход которого соединен с выходом мультиплексора 7, первый вход мультиплексора 7 соединен с выходом регистра 10, второй вход мультиплексора 7 соединен с выходом цепочки инверторов 13, вход которой вместе с входом матричного сдвигател  14 соединен с выходом регистра 10, выход матричного сдвигател  14 соединен с вторым входом мультиплексора 5, выход мультиплексора 5 соединен с входом регистра 10. 1 з.п. ф-лы, 3 ил.

Description

Изобретение относитс  к функциональным аналого-цифровым преобразовател м и предназначено дл  использовани  в приборостроении , управл ющих и инфо рмацион- но-измерительных системах.

Целью изобретени   вл етс  расширение области применени  за счет обеспечени  формировани  логарифмической зависимоц- ти выходных сигналов.

На фиг. 1 представлена схема преобразовател ; на фиг. 2 - схема устройства управлени ; на фиг. 3 - блок-схема алгоритма логарифмического преобразовани .

Преобразователь содержит компаратор 1, цифроаналоговый преобразователь 2, счетчики 3 и 4, мультиплексоры 5-7, сумматоры 8 и 9, регистры 10-12, блок 13 инверторов , матричный сдвигатель 14, посто нные запоминающие устройства 15 и 16 дешифратор 17, элемент ИЛИ 18, триггер 19 и устройство 20 управлени .

Устройство 20 управлени  содержит сдвиговый регистр 21, генератор 22 тактов, инвертор 23, элемент И 24, JK-триггер 25 и элемент И 26.

Преобразователь работает следующим образом.

Сигналом начальной установки (н. у.) обнул етс  сдвиговый регистр 21 и IК.-триггер 25 устройства управлени . Начальна  установка нужна только при первичном запуске устройства после включени  питани . В конце каждого цикла преобразовани  в сдвиговом регистре 21 формируетс  нулевой код. Процедура кодировани  начинаетс  по сигналу «Пуск, по которому в младший разр д сдвигового регистра 21 заноситс  единица, что приводит к началу работы по кодированию входного напр жени . Вычисление значени  логарифмической функции осуществл етс  интеративно.

Дл  нахождени  функции логарифма от входного сигнала X, представленного в форме напр жени , наход т представление аргумента в следующем виде:

X 7

Л J-.

:i;

S(l+5,- 2-) где ё/ - переменна , принимающа  значени  «-|-1 или «-1, i - 1, 1, 2, 2, ..., п-1, п-1. Установление соответстви  между входным сигналом X и р дом значений g,- позвол ет установить соответствие и между логарифмами:

1пХ (.Г1. (l+li 2-)

(2

Таким образом, в устройстве используетс  алгоритм Волдера с двойными интерацион- ными щагами. Однако, при классической, цифровой реализации алгоритма Волдера начальное значение аргумента не сохран етс , а участвует в преобразовании. В предлагаемом преобразователе используетс  множитеЯьное свойство цифроаналоговых преобразователей , реализуемое подачей аналогового сигнала на вход опорного напр жени . Опорное напр жение Е подаетс  на второй вход компаратора. Математически такое изменение алгоритма выражаетс - в лишнем умножении, но при реализации путем перестановки местами напр жений X и Е (если исходить из известной схемы линейного аналого-цифрового преобразовател ) это лищнее умножение не влечет дополнительных аппаратных затрат.

Значение |, непосредственно в преобразователе не реализуетс . Вместо него на выходе компаратора 1 формируетс  признак Р1,

принимающий значени  «О и «1 и обеспечивающий в преобразователе действи , эквивалентные смене знака у |,. Алгоритм итерационного подбора кода логарифма приведен на фиг. 3. Знак текущего |, выбираетс  в соответствии с уравнением (1) из

0 выражени  следующего вида:

sign|, -JnUll+l 2-)-1,

KsT

гдek 1, 1, 2, 2, ..., i-1, i-1.

Представл етс  знак |, сигналом на выходе компаратора 1.

Из выражени  (2) следует, что искомое значение логарифма может быть вычислено как сумма табличных логарифмов In (1 ) или 1п() в зависимости от знака |/.

Q Значени  табличных логарифмов записано в посто нных запоминающих устройствах 15 и 16, а процедура вычислени  суммы S,+i представл етс  в следующем виде:

S, S,-+ln(l+|r2 ). Управл ющие сигналы А1, А2, A3 и А4,

5 обеспечивающие вычислени  в соответствии с блок-схемой (фиг. 3), вырабатываютс  устройством 20 управлени . Управл юц1ий сигнал А1 вырабатываетс  однократно и слу- .жит дл  начальной установки элементов логарифмического преобразовател . Управ0 л ющие сигналы А2, A3 и А4 обеспечивают итерационное поразр дное вычисление функции логарифма и вырабатываютс  в циклическом режиме. Двойные итерационные шаги обеспечиваютс  триггером 25, включенным

р- по схеме счетного триггера.

Благодар  наличию в устройстве управлени  1К-триггера 25 сигнал с выхода Q4 сдвигового регистра 21 поступает на выход устройства А4 через элемент И 26 в зависимости от признака РЗ, которым  вл етс 

Q выход 1К-триггера 25. Признак РЗ, как следует из блок-схемы (фиг. 3), обеспечивает повторное выполнение итерации, т. е. итерации с той же константой, что обеспечиваетс  сохранением кода в счетчике 4 при повторной итерации. Завершение преобразова5 ни  обеспечивает признак Р2, который соответствует установке на Счетчике 4 кода п-й итерации. Эта итераци  уже не должна выполн тьс , так как все искомые цифры результата получены. Начальна  установка триггера 25 в нулевое состо ние обеспечивает увеличение кода счетчика 4 при повторной итерации. Признак Р2 вырабатываетс  дешифратором 17.

сумматора, выход которого соединен с информационным входом первого регистра, выход которого соединен с вторым входом второго сумматора, выход второго счетчика сое- динен с входами первого и второго посто нных запоминающих устройств и входом дешифратора , выход которого  вл етс  шиной признака готовности результата преобразовани  и соединен с вторым входом устройства управлени , выходы первого и второго 10 посто нных запоминающих устройств соединены соответственно с первым и вторым инфорационными входами третьего мультиплексора , входы начальной установки первого , второго и третьего регистров, пер1 . Аналого-цифровой преобразователь,вого и второго счетчиков объединены н соединены с первым выходом устройства упТаким образом, предлагаемый преобразователь выполн ет поразр дное логарифми- «lecKoe аналого-цифровое преобразование без снижени  точности по сравнению с линейным аналого-цифровым преобразованием.

Claims (2)

1. Формула изобретени 

   25

   содержащий компаратор, первый вход которого соединен с выходом цифроаналогового преобразовател , первый регистр, выход которого  вл етс  выходной шиной, и устройство управлени , первый вход которого  вл етс  шиной пуска, отличающийс  тем, что, с целью расширени  области применени  за счет обеспечени  формировани  логарифмической зависимости выходных сигналов, в него введены два счетчика, три мультиплексора , два сумматора, второй и третий регистры, блок инверторов, матричный сдви- гатель, два посто нных Запоминающих устройства , дешифратор, элемент ИЛИ и триггер , причем выход второго регистра соединен с первым информационным входом первого сумматора, первым информационным ,. входом первого мультиплексора и цифровым входом цифроаналогового преобразовател , аналоговый вход которого  вл етс  входной шиной, информац.ионный вход второго регистра соединен с выходом первого сумматора, второй информационный вход которого соединен с выходом второго муль- типлексора, выход третьего регистра соединен с первым информационным входом второго мультиплексора, информационным входом матричного сдвигател  и входом блока инверторов, выход которого соединен с вторым информационным входом второго мультиплексора , выход матричного сдвигател  соединен с вторым информационным входом первого мультиплексора, выход которого соединен с информационным входом третьего

   равлени , второй выход которого соединен со счетным входом первого счетчика, первым установочным входом триггера и первым входом элемента ИЛИ, третий выход уст- 20 ройства управлени  соединен с входами синхронизации первого и второго регистров, вторым установочным входом триггера и вторым входом элемента ИЛИ, выход триггера соединен с входом управлени  первого мультиплексора, выход элемента ИЛИ соединен с входом синхронизации третьего регистра, счетный вход второго счетчика соединен с четвертым выходом устройства управлени , третий вход которого  вл етс  шиной начальной установки.

   2. Преобразователь по п. 1, отличающийс  тем, что устройство управлени  выполнено на сдвиговом регистре, генераторе тактов, 1К-триггере, двух элементах И и инверторе , вход которого  вл етс  вторым входом устройства управлени , первым входом которого  вл етс  вход младшего разр да сдвигового регистра, вход сдвига которого соединен с выходом генератора тактов , вход сброса объединен с R-входом триггера и  вл етс  третьим входом устройства
2. управлени , первым, вторым и третьим вы- 40 ходами которого  вл ютс  соответственно первый, второй и третий выходы сдвигового регистра, начина  с младшего разр да , четвертый выход сдвигового регистра соединен с первыми входами первого и второго элементов И, второй вход первого

   регистра, вход числа сдвигов матричного 45.элемента И соединен с выходом 1К-тригсдвигател  соединен с выходом первого счетчика, второй вход компаратора соединен с источником опорного напр жени , выход компаратора соединен с входом переноса в младший разр д первого сумматогера , а выход  вл етс  четвертым выходом устройства управлени , второй вход второго элемента И соединен с выходом инвертора , а выход соединен с входом разр да сдвигового регистра, следующего за

   i vy 114, 1 pel, Ч-Jit. д. j iv/m.ci и о a.

   pa и входами управлени  второго и третьего° младшим его разр дом, и с I- и К-входами

   мультиплексоров, выход третьего мультиплек-1К-триггера, С-вход которого соединен с высора соединен с первым входом второгоходом генератора тактов.

   динены с первым выходом устройства уп5

   ,.

   равлени , второй выход которого соединен со счетным входом первого счетчика, первым установочным входом триггера и первым входом элемента ИЛИ, третий выход уст- 0 ройства управлени  соединен с входами синхронизации первого и второго регистров, вторым установочным входом триггера и вторым входом элемента ИЛИ, выход триггера соединен с входом управлени  первого мультиплексора, выход элемента ИЛИ соединен с входом синхронизации третьего регистра, счетный вход второго счетчика соединен с четвертым выходом устройства управлени , третий вход которого  вл етс  шиной начальной установки.

   2. Преобразователь по п. 1, отличающийс  тем, что устройство управлени  выполнено на сдвиговом регистре, генераторе тактов, 1К-триггере, двух элементах И и инверторе , вход которого  вл етс  вторым входом устройства управлени , первым входом которого  вл етс  вход младшего разр да сдвигового регистра, вход сдвига которого соединен с выходом генератора тактов , вход сброса объединен с R-входом триггера и  вл етс  третьим входом устройства

   управлени , первым, вторым и третьим вы- 0 ходами которого  вл ютс  соответственно первый, второй и третий выходы сдвигового регистра, начина  с младшего разр да , четвертый выход сдвигового регистра соединен с первыми входами первого и второго элементов И, второй вход первого

   5.элемента И соединен с выходом 1К-тригэлемента И соединен с выходом 1К-триггера , а выход  вл етс  четвертым выходом устройства управлени , второй вход второго элемента И соединен с выходом инвертора , а выход соединен с входом разр да сдвигового регистра, следующего за

   -ч i vy 114, 1 pel, Ч-Jit. д. j iv/m.ci и о a.

   младшим его разр дом, и с I- и К-входами

   /тусх;

   Hai a/JMbiu

   УГГД /VP/

   Q1 Q2 Q3 Q

   A1

   At

   Ab

   26

   АЦ

   21

   PI

   гъ

   It/

   ui.Z

   Ai

   /y

   t

   /C

   С

   J

   (НаиехлО )