SU962942A1 - Устройство дл умножени в системе остаточных классов - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении быстродействующих цифровых вычислительных машин в непозиционной системе счислени .

Известно табличное устройство дл  модульного умножени  в системе остаточных классов, содержащее дешифраторы , вентили, ключи, матрицу умножени , группы элементов ИЛИ, ферритовые линейки, блок арифметических таблиц 1.

Недостатком устройства  вл етс  большой объем оборудовани  и невысокое быстродействие, св занное с применением нелинейных элементов.

Наиболее близкизи по технической сущности к предлагаемому  вл етс  устройство.дл  умножени , содержащее регистр множимого, регистр множител , блок хранени  констант, блок умножени  по модулю р (где роснование системы остаточных классов ) , регистр пам ти, сумматор по модулю р, причем входы регистра множимого  вл ютс  входами первого операнда устройства, входы регистра множител   вл ютс  входами второго опера-нда устройства, выходы блока умножени  по модулю р соединены соотйетственно с входами регистра пам ти 2 .

Недостатком устройства  вл етс  невысокое быстродействие.

Цель изобретени  - повышение быстродействи  устройства..

Поставленна  цели достигаетс  тем, что в устройство введены шесть групп элементов И, элемент задержки, три

10 триггера, три элемента И, второй блок хранени  констант, регистр первого макрокоэффициента множимого, регистр второго макрокоэффициента множимого, регистр первого макроко15 эффициента множител , регистр второго макрокоэффициента множител , второй блок .умножени  по модулю р, третий блок умножени  по модулю р, преобразователь двоичного кода в

Claims (2)

1. 20 унитарный код, причем выходы регистра множимого соединены соответственно с первыми входами элементов И первой группы, вторые входы которых соединепЫ соответственно с 25 первьм входом синхронизации устройства , первым входом первого элемента И и управл ющими входами регистра первого макрокоэффициента мно«:имогс1 и регистра второго макрокоэффициен30 та множимого, выходы регистра первого макрокоэффициента множимого соединены соответственно с первыми входами первого и второго блоков VM ножени  по модулю р, вьаходы регистр второго макрокоэффициента множимого соединены соответственно с первыми входами третьего блока умножени  по модулю р, вторые входы которого соединены соответственно -с выходами регистра т1-;рвого макрокоэффициента множител  и вторыми входами пе вого блока умножеил  по модулю р, вы хоцы регистра множител  соединены соответственно с первыми входами элементов И второй группы и  вл ютс выходами устройства, вторые входы элементов И второй группы соединены с вторым входом Синхронизации устро ства/ входом элемента задержки, с первым входом второго элемента И и управл ющими входами регистра перво макрокоэффициента множител  и регис второго макрокоэффициента множител  выходы элементов И первой группы сое динены соответственно с входами.пре образовател  двоичного кода в уни; гарный код, управл ющий выход .которого соединен с вторыми входами пер вого и второго .элементов И, выходы : которых соединены соотВ;етств.ённ.о. с информационными входами первого и второго триггеров, единичный .выход третьего триггера соединен с третьим входом второго элемента И, единичные выходы первого и второго триггеров. соединены еоответственно : с первым и вторым входами третьего элемента И, выходы регистра.пам ти соединены соответственно с перввыми входами элементов И третьей группы, вьаходы к горых соединены соответственнос входами первой группы сумматора по модулю р, входы второй группу которого соединены соответственно с , выходами элементов И п той группы, первые входы которых соединены .соответственно с выходами.третьего блр . ка умножени  по модулю р, входы третьей группы сумматора по модулю р соединены соответственно с выходами элементов И четвертой группы, входы которых соединены соответствен но с выходами регистра первого макрокоэффициёнта множител , выходы элементов И второй группы соединены соответственно с входами преобразовател  двоичного кода в унитарный, ЁькоДы которого соединены соответственно с входами второго блока.хранени  констант, выходи первой группы которого соединены соответственно с информационными входами регистр первого макрокоэффициента множител  информационные входы регистра второго макрокоэффициента множител  сое динены соответственно с выходами вто рой группы второго блока хранени  констант, выходы преобразовател  дво ичного кода в унитарный соединены соответственно с входами первого блока хранени  констант, выходы первой группы которого соединены соответственно с информационными входами регистра первого макрокоэффициента множимого, а вых.оды второй группы - соответственно с информационными входами регистра второго макрокоэффициента множимого, выходы регистра второго макрокоэффициента множител  соединены соот-ветственно с вторыми входами второго блока умножени  по модулю р, выходы которого соединены соответственно с первыми входами элементов И шетсой группы, выходы которых соединены соответственно с входами четвертой группы сумматора по модулю р, входы ПЯТОЙ группы которого соеди цены с выходом третьего элемента И, . а выхОды - соответственно с информационными входами регистра множител , вторые входы элементов И п той и шестой групп Объединены и  вл ютс  третьим входом синхронизации устройства , третий вход третьего элемента И соединен с. вторыми входами эл.ементов И третьей и четвертой групп и  вл етс  четвёртым входсм синхронизации устройства, управл ющие входы первого, второго и третьего триггеров объединены и  вл ютс  п тым входом синхронизации устройства. На чертеже представлена 4Ункциональна  схема устройства, Устройство содержит регистр 1, множимого/ регистр 2 множители/ эле менты И 3 и 4,.преобразователь 5 двоичного кода в у нитарный кол/ блоки б и 7 хранени  констант/ регистр 8 первого Макрокоэффициента множимого , регистр 9 второго макрокоэффициента множимого/ регистр 10 первого макрокоэффициента множител / регистр 11 второго макрркоэффициента множител , блоки 12-14 умножени  по мэДулю р, регистр 15 пам ти/ элементы . И 16-19, сумматор 20 по модулю р/ элементы И 21 и 22/ триггеры 23 и 24/ элемент И 25/ триггер 26/ элемент 27 задержки, входы. 28 первого сэтеранда устройства, входаа 29 второго операнда устройства, входы 30-34 синхронизации устройства, выход 35 устройства . В устройстве входы регистра 2 множимого  вл ютс  входами 28 первого операнда устройства/ входы регистра 2 множител   вл ютс  входами 29 второго операнда устройства/ выходы блока 12 умножени  по модулю р соединены соответственно с входами регистра 15 пам ти/ выходы регистра 1 множимого соединены соответственно с первыми входами злементов И 3, вторые входы которых соединены соответственно с входом 30 синхронизации устройства, первьм входом элемента И 21 и управл ющими входами регистра 8 первого макрокоэффициента множимого и регистра 9 второго макрокоэффициента множимого, выходы регистра 8 первог макрокоэффициента множимого соединены соответственно с первьлми входами блоков 12 и 13 умножени  по модулю р, выходы регистра 9 второго макрокоэффициента множимого соединены соответственно с первыми входами блока 14 умножени  по мэдулю р, вторые входы которого соединены саэответственно с выходами регистра макрркоэффициента множител  и вторым входами блока 12 умножени  по модулю р, выходы регистра 2 множител  соединены соответственно, с первыми входами элементов И 4 и  вл ютс  вы ходами 35 устройства, вторые входы элементов И 4 соединены с входом 31 синхронизации устройства, с входом эпемента 27 задержки, с первым входом элемента и 22 и с управл ющими входами регистра 10-первого макроко фициен1:а множител  и регистра 11 вт рого макрокоэффициента множител , выходы элементов;, И 3 соединены соот ветственно с входами преобра-збватёл  5 двоичного кода в унитарный код управл ющий выход которого соединен с вторыми входами элементов И 21 и выхбды которых соединены соотвётственно с информационными входами три геров 23 и 24, единичный выход триг гера 2б соединен с третьим входом элемента И 22, единичные выходы триггеров 23 и 24 соединены соответ ственно с первым и вторым входами элемента И 25, выходы регистра 15 пам ти соединены соответственно с первыми входами элементов И 16,. выходы которых соединены соответствен но с входами первой группы сумматор 20 по модулю р, входы второй группы которрго соединены соответственно с выходами элементов И 17, первые . входы которых соединены соответствен но с .выходами блока 14 умножени  по 1ЛЭДУЛЮ р, входы третьей группы сумNHTOpa 20 по модулю р соединены соответственно с выходами элемё;|1.тов И 18, первые входы которых-.соединены соответственно с выходам регистра 10 первого макрокоэффициёнта множ тел , выходы элементов и 4 соединенл соответственно с входами преобразовател  5 двоичного кода в унитарный , выходы которого соединены соответственно с входами блока 7 хранени  констант, выходы первой группы которого соединены соответственно с информационными входами регистра 10 первого макрокоэффициента множител , информационные входы-регистра 11 второго макрокоэффициента множител  соединены соответственно с выходами второй группы блока 7 хранени  констант, выходы преобразрвател  5 двоичного кода в унитарный соединены соответственно с вхрдами блока 6 хранени  констант, выходы первой группы которого соединены соответственно с информационными входами регистра 8 первого макрокоэффициента множимого, а выходы второй группы - соответственно с информационными входами регистра 9 второго макрокоэффициента множимого , выходы регистра 11 второго макрокоэффи«иента множител  соединены соответственно с вторыми входами блока 13 5 1ножени  по модулю р, ЕЫ-. ходы которого соединеньа- соответственно с первыми входами элементов И 19, выходы которых соединены соответственно -с входами четвертой группы сумматора 20 по модулю р, вход п той группы которого соединены с ЕЫходс 1 элемента И 25, а выходы соответственно с информационными входами регистра 2 множител , вторые входы элементов И 17 и 19 объединены и  вл ютс  входом 32 синхронизации устройства, третий вход элемента И 25 соединен.с вторыми входами элементов И 16 и 18 и  вл ютс  входом 33 синхронизации устрой- ства , управл ющие входы триггеров 23, 24 и 26 соединены н . вл ютс  входом 34 синхронизации устройства. В основу работы устройства положен: известный алгоритм умножени  с разложением сомножителей, на макроко-эффициенты , суть которого состоит в следующем. Если рабочие основани  системы разбить на две группы, такие, что V Р, ( к. % Р) , то любое число, лежащее в диапазоне О, f , можно представить в виде А + % где А - частное от делени  числа А на Р (первый макрокоэффициент ) ; R.2. остаток от делени  числа А на Р (второй макрокоэффициент ) . Умножение двух чисел можно производить не- в диапазоне р, а в диапазоне р с сокращением произведени  на 5. Пусть А - множимое, В - множитель. Представим их в виде: А А,В ь а,р,+ В. , Тогда {произведение чисел найдетс  следующим образом: ДВ. А В Р4АлВаР-1-|-А7В-1Рз..В2 Я р АВ „. AgBg о -АлВ75 р Последний член---«.и его можно от бросить. Так как В, « Р р, второй член запишем в виде ( AibiMiBOP DP . D -1,)2, где иС - -p--AiB -D Устройство работает следующим образом. ; На регистры 1 и 2 поступают множимое и множитель в виде двоичных .кодов остатков по всем основани м системы остаточных классов. Дальнейша  работа происходит по тактам. Первый такт. Разложение множимого А на макрокоэффициенты А и А. На входы элементов И 3 и вход. 30 устройства подаетс  сигнал, раз решающий преобразование операнда А. Число А из регистра 1 через группу элементов И 3 поступает на преобраз ватель 5, содержащий дешифратор код с выхода котрого поступает на вход блока 6, с выхода которого в виде м коэффициентов и А заноситс  соот ветственно в регистры 8 и 9, так как 1и их управл ющих, входах есть разре цЕющий сигнал с входа 30 устройства Второй такт. Разложение множител  В на макрокоэффициенты В и В. Разложение происходит аналогично сигналу с входа 3i устройства. Значение В и В запоминаютс  на регистрах 10 и 11. Одновременно в первом и втором тактах производитс  анализ знаков сомножителей преобразователем 5 с иэлью коррекции знака результата в случае, если оба сомножител  отрицательны . Коррекци  осуществл етс  элементами И 21 и 22 и триггерами 23 24 и 26. Здесь прин та искусственна  форма представлени  чисел в ситеме остаточных классов (имеетс  в виду, что одно, КЗ оснований системы четное в частном случае Р 2) . Тогда отрицательные числа лежат в диапазоне 0;jV2-l, положительные в диапазоне р/2 + 1; f/2-l, в качестве нул  системы прин то число f/
2. 2. Перевести число из одного диапазо на в другой можно, прибавив к числу или вычт  из него константу jVjZ, котс а  по основанию Р имеет остаток сД. 1, а по остальным основани м нули . При разложении отрицательного числа на управл ющем выходе преобразовател  5 по вл етс  сигнал, который , пройд  через первый злемент И 21 по сигналу с входа 30 устройства, запоминаетс  на триггере 23, если преобразуемое отрицательное число А, или, пройд  через элемент И 22 по сигналу с входа 31 устройств запоминаетс  на триггере 24, если преобразуемое отрицательное число число в. в результате элемент И 25 будет гюдготовлен дл  прохождени  единичного сигнала, (синала поправки) на п тый вход сумматора 20. Поскольку регистр 2 и преобразователь 5 используетс  не только дл  разложени  множител  В, но и дл  разложени  промежуточного значени  величины ./. р,т, то дл  исключени  ложного срабатывани  элемента VI 22 к триггера 24 сигнал с входа 31 устройства, задержанный на врем  чуть большее времени срабатывани  преобразовател  5, элементом 27 задержки перебрасывает в момент преобразовани  числа В в триггер 26, закрыва  тем самым элемент И 22 дл  повторного срабатывани  при преобразовании величины D. Третий такт. Вычиление величин У 3) A-iajL+Agbi Р - р в блоках 13 и 14 и сумматоре 20. В результате в регистре 2 оказываетс  значение D/P по сигналу с входа 32 устройства. Четвертый такт. Разложение величины D/2 на макрокоэффициенты (D и D), которые запоминаютс  на триггерах 10 и 11. П тый такт. Вычисление величины D. Вычисление производитс  с помощью блока 12, регистра 15 пам ти, элементов И 16 и 1§, сумматора 20 и элемента И 25 по сигналу с входа 33 устройства, в результате чего произведение заноситс  на регистр 2, с выходи которого поступает на выход 35 устройства. Сигналом с входа 34 устройства триггеры 23, 24 и 26 устанавливаютс  в исходное положение: триггеры 23 и 24 - в нулевое состо ние, триггер 26 - в единичное. Перемножение двух чисел-в известном устройстве выполн етс  не менее, чем за 10 тактов. Таким образом, предлагаемое устройство позвол ет повысить быстродействие в два раза по сравнинию с известны . Формула изобретени  Устройство дл  умножени  в системе остаточных классов, содержащее регистр множимого, регистр множител , блок хранени  констант, блок

   умножени  по модулю р (р - основание системы остаточных классов), регистр пам ти, сумматор по модулю р, причем входы регистра множимого  вл ютс  входами первого операнда устройства, выходы регистра множител   вл ютс  входами второго операнда устройства, выходы блока умножени  по модулю р соединены соответственно с входами регистра пам ти, отличаюш ее с   тем, что, с целью повышени  быстродействи  устройства, в него

   введены шесть групп элементов И, элемент задержки, три триггера, три элемента И, второй блок хранени  констант, регистр первого макрокоэффициента множимого, регистр второго макрокоэффицйента множимого, регистр первого макрокоэффициента множител , регистр второго макрокоэффициента множител , второй блок умножени  по модулю р, третий-блок умножени  по модулю р,преобразователь двоичного кода в унитарный код, причем выходы регистра множимого соединены соответственно с первыми входами элементов И первой группы, вторые входы которых соединены соответственно с первым входом синхронизации устройства, первый входом первого элемента И и управл ющими входами регистра пер- вого макрокоэффициента множимого, выходы регистра первого макрокоэффицйента множимого соединены соответственно с первыми входами перёого и второго блоков умножени  по модулю р, выходы регистра второго макрокоэффициента множимого соединены соответственно с первыми входами третьего блока умножени  по модулю р, вторые входы которого соединены соответственно с выходами регистра первого 1 крокоэффициента множител  и вторыми входами первого блока умножени  по модулю р, выходы регистра множител  соединены соответственно с первыми входами .элементов И второй группы и  вл ютс  выходами устройства, вторые входы элементов И второй группы соединены с вторым входом синхронизации устройства, входом элемента задержки , с первым входом второго элемента И и с управл ющими входами регистра первого макрокоэффициента множител  и регистра второго макрокоэффициента множител , выходы элементов И первой группы соединены соответственно с входами преобразовател  двоичного кода в унитарный код, управл ющий выход которого соединен с вторьши входами первого и второго элементов И, выходы которых соединены соответственно с информационными входами

   первого и второго триггеров, единич- ный выход третьего триггера соединен с третьим входом второго элемента И, ,

   единичные ВЕЛХОДЫ первого и второго триггеров соединены соответственно с первым и вторым входами третьего

   элемента И, выходы регистра пам ти соединены соответственно с первыми входами элементов И третьей группы, выходы которых соединены соответственно с входами первой группы сумматора по модулю р, входы второй группы которого соединены соответст0 венно с выходами элементов И п той группы, первые входы которых соединены соответственно с выходами третьего блока умножени  по модулю р, входы третьей группы сумматора по

   5 мэдулю р соединены соответственно с выходами элементов И четвертой группы, первые входы которых соединены соответственно с выходами регистра первого макрокоэффициента 0 множител , выходы элементов И второй группы соединены соответственно с входами преобразовател  двоичного кода в унитарный, выходы которого соединены соответственно с входами

   5 второго блока хранени  констант, выходы первой группы которого соединены соответственно с информационными входами регистра первого г крокоэффициента множител , инфор0 вциoнныe входы регистра второго макрокоэффициента множител  соединены соответственно с выходами второй группы второго блока хранени  констант, вьаходы преобразовател  двоичного кода в унитарный соедине5 ны соответственно с выходами первого блока хранени  констант, выходы первой группы которого соединены соответственно с информационными входами регистра первого макрокоэффи0 циента множимого, а выходы второй группы - соответственно с информационными входами регистра второго макрокоэффициента множимого, выходы регистра второго макрокоэффициента мно5 жител  соединены соответственно с вторьми входами второго блока умножени  по модулю р, выходы которого соединены соответсвенно с первыми входами элементов И шестой группы,

   0 выходы которых соединены соответственно с входами четвертой группы сумматора по модулю р, входы п той группы которого соединены с выходом третьего элемента И, а выходы - со5 ответственно с информационными входами регистра множител , вторые входы элементов И п той и шестой групп объединены и  вл ютс  третьим входом синхронизации устройства, третий

   0 вход третьего элемента И соединен с вторыми входами элементов И третьей и четвертой групп и  вл етс  четвертьм входом синхронизации устройства, , управл ющие входы первого, второго и третьего триггеров объединены и

   5

    вл ютс  п тьм входом синхронизации устройства.

   Источники информации, прин тые во внимание при экспертизе

   свидетельств6 СССР 06 F 7/52, 1977.

   свидетельство СССР 06 F 7/72, 1975