SU1580351A1 - Конвейерное устройство дл делени итерационного типа - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  использовани  в арифметических устройствах цифровых ЭВМ. Цель изобретени  - сокращение оборудовани  устройства дл  делени . Поставленна  цель достигаетс  тем, что в устройство дл  делени  интеграционного типа, содержащее регистр 7 делител , регистр 25 результата, шифратор 9, блок 18 формировани  и суммировани  кратных, блоки 19-21 формировани  дополнительного кода, блоки 22-24 умножени , регистр 6 делимого, введены регистры 10-13 управл ющих сигналов, коммутатор 8, триггеры 1-5 и дополнительные регистры 14-17 с соответствующими св з ми. 1 ил.

Description

Изобретение относится к автоматике и вычислительной технике и предназначено для’использования в цифровых арифметических устройствах.

Целью изобретения является сокращение оборудования устройства для деления.

На чертеже показана блок-схема устройства для деления итерационного типа.

Устройство содержит пять триггеров 1 - 5, регистр 6 делимого, регистр 7 делителя, коммутатор 8, шифратор 9, четыре регистра 10 - 13 управляющих сигналов, четыре дополнительных регистра 14 - 17, блок 18 формирования и суммирования кратных, три блока 19-21 формирования дополнительного кода, три блока 22 - 24 умножения, регистр 25 результата, вход 26 Запуск устройства,входы делимого 27 и делителя 28, выход 29 частного.

Устройство работает следующим образом.

В момент появления сигнала Пуск устройства по импульсу синхронизации (не показан) в триггер 1 принимается единичный сигнал, в регистр 6 делимого - значение делимого (ДМ), в регистр 7 делителя·- значение делителя (ДТ). Далее согласно алгоритму итерационного деления значение делителя преобразуется в величину, равную единице (в пределах разрядной сетки), аналогичным образом преобразуется делимое, которое в последней итерации принимает значение частного от деления исходных операндов. После приема операндов в регистры 6 и 7 в следующем машинном такте единичный сигнал с триггера 1 блокирует (сохраняет) - содержимое регистра 6, где находится значение делимого, а зна-¹ чение старших разрядов делителя из регистра 7 через коммутатор 8, управляемый единичным выходом триггера 1, поступает в шифратор 9, где вырабатываются управляющие сигналы, запоминаемые в блокируемом регистре 10, Единичный сигнал с выхода триггера 1 записывается.в триггер 2, а значение делителя с выхода коммутатора 8 запоминается на регистре 14.

В следующем машинном такте на выходе блока 18 формирования и суммирования кратных формируется значение делителя ДТ1, имеющего первое приближение к единице, в .блоке 19 формируется дополнительный код. от старших разрядов делителя ДТ1. Значение делителя ДТ1 и значение кода с выхода блока 19 запоминаются соответственно на регистрах 15 и 11, а единичный сигнал с выхода триггера 2 записывается в триггер 3. В этот же машинэд ный такт блокируется прием в регистр (сохраняется его значение), а в регистр 14 записывается значение делимого, при этом в регистры 6 и 7 возможен прием следующей пары операнэд дов, сопровождаемых сигналом Пуск.

В следующем машинном такте в блоке 22 значение ДТ1 (содержимое регистра 15) умножается на значение регистра 11 и формируется значение ДТ2 20 (точность приведения ДТ1 к единице удваивается). Одновременно в блоке 18 формируется значение промежуточного делимого ДМ1 при воздействии тех же управляющих сигналов, что и 25 при формировании значения ДТ1. Аналогично происходит преобразование делителя и делимого на следующей итерации в блоках 23 и 22 умножения. В последней итерации с выхода блока 20 24 умножения формируется значение

ДТ4, равное единице в пределах разрядной сетки. В последующем машинном такте на выходе 'блока 24 умножения формируется значение ДМ4, равное · частному от деления исходных значе³⁵ ний ДМ и ДТ.

Claims (1)

1. Формула изобретения

   40 Конвейерное устройство для деления итерационного типа, содержащее регистры делимого, делителя и результата, шифратор, блок формирования и суммирования кратных, три- блока 45 формирования дополнительного кода и три блока умножения, причем входы делимого и' делителя устройства соединены с информационными входами регистров делимого и делителя соот5Ф ветственно, выходы старших разрядов блока формирования и суммирования кратных соединены с входами первого блока формирования дополнительного кода, выходы старших разрядов первого блока умножения соединены с входом второго блока формирования дополнительного кода, выходы старших разрядов второго блока умножения соединены с входами третьего блока го и третьего блоков формирования дополнительного кода соединены с информационньми входами соответственформирования дополнительного кода, выходы разрядов третьего блока умножения соединены с информационными

   Ί 580.351 входами регистра результата, выход которого является выходом частного устройства, отличающееся тем, что, с целью сокращения оборудования, в устройство введены пять триггеров, коммутатор, четыре регистра управляющих сигналов и четыре дот полнительных регистра, при этом выходы регистров делимого и делителя соединены с первым и вторым информа ционными входами соответственно коммутатора, управляющий вход которого соединен с входом блокировки регистра делимого, входом второго тригге ра и выходом первого триггера, вход которого соединен с входом пуска устройства, выход старших разрядов коммутатора соединен с входом разрядов шифратора, выход которого соединен с информационным входом первого регистра управляющих сигналов,выход которого соединен с управляющим входом блока формирования и суммирования кратных, информационный вход которого соединен с выходом первого дополнительного регистра, вход которого. соединен с выходом разрядов коммутатора, выходы первого, второно второго, третьего и четвертого ³ регистров управляющих сигналов,выходы которых соединены с первыми информационными входами первого,второго и третьего блоков умножения соот10 ветственно, вторые информационные входы которых соединены с выходами второго, третьего и четвертого дополнительных регистров соответственно, выходы разрядов блока формирования

   15 и суммирования кратных соединены с входом второго дополнительного реги стра, выходы результата первого и второго блоков умножения соединены с входами третьего и четвертого до20 полнительных регистров соответственно, выход второго триггера соединен с входом блокировки первого регистра управляющих сигналов и входом третьего триггера, выход которого соеди25 вен ,с входом блокировки второго регистра управляющих сигналов и входом четвертого триггера, выход которого соединен с входом блокировки третьего регистра управляющих сигналов и

   30 входом пятого триггера, выход которого соединен с·входом блокировки пя.того регистра управляющих сигналов.