SU662941A1 - Устройство дл умножени целых чисел - Google Patents

Устройство дл умножени целых чисел

Info

Publication number
SU662941A1
SU662941A1 SU762386002O SU2386002O SU662941A1 SU 662941 A1 SU662941 A1 SU 662941A1 SU 762386002 O SU762386002 O SU 762386002O SU 2386002 O SU2386002 O SU 2386002O SU 662941 A1 SU662941 A1 SU 662941A1
Authority
SU
USSR - Soviet Union
Prior art keywords
register
numbers
code
fibonacci
multiplying device
Prior art date
Application number
SU762386002O
Other languages
English (en)
Inventor
Алексей Петрович Стахов
Владимир Андреевич Лужецкий
Original Assignee
Таганрогский радиотехнический институт им. В.Д.Калмыкова
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Таганрогский радиотехнический институт им. В.Д.Калмыкова filed Critical Таганрогский радиотехнический институт им. В.Д.Калмыкова
Application granted granted Critical
Publication of SU662941A1 publication Critical patent/SU662941A1/ru

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Complex Calculations (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Logic Circuits (AREA)
  • Detection And Correction Of Errors (AREA)

Description

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЦЕЛЫХ ЧИСЕЛ то произведение множител  А на множи мое В будет равно А-В Вс1пЧ)р(п)Ба„ срр{л-1) + )р( гдё1(р{1) - обобщенное число Фибонач чи, которое определ етс  следующим образом: ГО при i О (1) фр(1-1)(-р-1) ,i3. Частичное произведение BCfp(i)c учетом соотношени  (1) определ етс  как ()Бфр(4-1)4Б.Ц)р(;1р.1). ОтсйДа вйтекает следующий алгоритм умножени  целых чисел в р-кодах Фибоначчи . Образуют два столбца чисел, в левом из. которых помещаетс  последовательность обобщеннБгх чисел й1бс наччи с начальным условием, равным 1, в не выдел ют р-числа Фибоначчи, cdcTaisл ющие минимальный р-код ФибонЕччи множител  А. Во втором столбце помеща .етс  последовательность обобщённых чисел 1ч1б9наччи с начальным условием равным множимому В. Результат умноже ни  А-В образуют путем сложени  всех чисел второго столбца, соответствующих вЁщеленным р-числам Фибоначчи . первого столбца. При этом контрбйируют , чтобы любое выделенйоеДл  сложени  число второго столбца pT-i ;сто ло от предыдущего и следующего за ним выделенных дл  сложени  чисел 1не менее, -чем на р посредовате:льно аСположе ных чисел второго столбца. Рассмотрим работу устройства дл  умножени  целых чисел на примере «множени  в 2-кодах Фибоначчи числа 80 на число 25, В исходном состо нии в регистре 4 записан код числа 25 в минимальной форме Представлени , Код числа 80 задает начальное условие (нулевое число ) .последовательности обобщенных чисел Фибоначчи, котора  будет формироватьс  генератором 1. В регистре 3 частичных произведений записан код нул . По сигналу, поступающему из блока 5 управлени , генератор 1 начинает формировать последовательность обобщенных чисел Фибоначчи. После того, как сформировано очередное число, блоком управлени  5 анализируетс  состо ние младшего разр да регистра множител  4, Если в этом разр де записана единица, то сумматор 2 производит сложение кода, поступающего с выхода генератора 1, и кода, поступающего с выхода регистра 3. Результат СЛОЖЕНИЯ записываетс  в регистр 3, Затем происходит сдвиг кода на один разр д в сторону младашх разр дов в регистре 4 и формирование очередного обобщенного числа Фибоначчи генератором 1. Если в младшем разр де регистра 4 записан нуль, то блок управлени  5 вырабатывает управл ющие сигналы, по которйм происходит только лишь сдвиг кода в регистре 4 и формирование очередного числа в генераторе 1. Процесс умножени  оканчиваетс  после того , как будут выдвинуты из регистра 4 все разр ды кода.множител .V При этом рез льтат умножени  будет нахрД1 тьс в регистре 3, откуда он поступает на выход устройства умножени . Состо ни  генератора1, регистра множител  4 и регистра частичных произ-. ведений 3, соответствующие каждому такту работы, приведены в таблице.

Claims (1)

1. Карцев tl.ft. Т рифметика цифровых машин, М, Наука, 1969, с. 350..
SU762386002O 1976-07-19 1976-07-19 Устройство дл умножени целых чисел SU662941A1 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU762386002A SU662926A1 (ru) 1976-07-19 1976-07-19 Генератор последовательности обобщенных чисел фибоначчи с произвольными начальными услови ми

Publications (1)

Publication Number Publication Date
SU662941A1 true SU662941A1 (ru) 1979-05-15

Family

ID=20670506

Family Applications (7)

Application Number Title Priority Date Filing Date
SU762386002K SU662931A1 (ru) 1976-07-19 1976-07-19 Преобразователь пр мого кода в обратный
SU762386002L SU662932A1 (ru) 1976-07-19 1976-07-19 Преобразователь р-кода фибоначчи в двоичный код
SU762386002D SU662930A1 (ru) 1976-07-19 1976-07-19 Устройство дл приведени р-кодов фибоначчи к минимальной форме
SU762386002A SU662926A1 (ru) 1976-07-19 1976-07-19 Генератор последовательности обобщенных чисел фибоначчи с произвольными начальными услови ми
SU762386002O SU662941A1 (ru) 1976-07-19 1976-07-19 Устройство дл умножени целых чисел
SU762386002N SU662934A1 (ru) 1976-07-19 1976-07-19 Устройство дл сравнени р-кодов фибоначчи
SU762386002M SU662933A1 (ru) 1976-07-19 1976-07-19 Преобразователь кодов

Family Applications Before (4)

Application Number Title Priority Date Filing Date
SU762386002K SU662931A1 (ru) 1976-07-19 1976-07-19 Преобразователь пр мого кода в обратный
SU762386002L SU662932A1 (ru) 1976-07-19 1976-07-19 Преобразователь р-кода фибоначчи в двоичный код
SU762386002D SU662930A1 (ru) 1976-07-19 1976-07-19 Устройство дл приведени р-кодов фибоначчи к минимальной форме
SU762386002A SU662926A1 (ru) 1976-07-19 1976-07-19 Генератор последовательности обобщенных чисел фибоначчи с произвольными начальными услови ми

Family Applications After (2)

Application Number Title Priority Date Filing Date
SU762386002N SU662934A1 (ru) 1976-07-19 1976-07-19 Устройство дл сравнени р-кодов фибоначчи
SU762386002M SU662933A1 (ru) 1976-07-19 1976-07-19 Преобразователь кодов

Country Status (9)

Country Link
US (1) US4187500A (ru)
JP (1) JPS5333549A (ru)
CA (1) CA1134510A (ru)
DD (1) DD150514A1 (ru)
DE (1) DE2732008C3 (ru)
FR (1) FR2359460A1 (ru)
GB (1) GB1543302A (ru)
PL (1) PL108086B1 (ru)
SU (7) SU662931A1 (ru)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2842672C2 (de) * 1978-09-29 1984-12-13 Vinnickij politechničeskij institut, Vinnica Digital-Analog-Umsetzer
DE2848911A1 (de) * 1978-11-10 1980-05-14 Vinnizkij Politekhn I Digital-analog-wandler
DE2921053C2 (de) * 1979-05-23 1985-10-17 Vinnickij politechničeskij institut, Vinnica Einrichtung zur Reduktion von n-stelligen Codes mit Irrationsbasis auf die Minimalform
GB2050011B (en) * 1979-05-25 1984-02-08 Vinnitsky Politekhn Inst Devices for reducing irrational base codes to minimal form
US4290051A (en) * 1979-07-30 1981-09-15 Stakhov Alexei P Device for reducing irrational-base codes to minimal form
WO1981003590A1 (fr) * 1980-05-30 1981-12-10 Vinnitsky Politekhn Inst Convertisseur de code p en valeurs analogiques
JPS6352806B2 (ru) * 1980-06-26 1988-10-20 Binnitsusukii Horichefunichesukii Inst
US4818969A (en) * 1984-08-09 1989-04-04 Kronos, Inc. Method of fixed-length binary encoding and decoding and apparatus for same
ATE201943T1 (de) * 1995-02-03 2001-06-15 Koninkl Philips Electronics Nv Anordnung zum kodieren einer sequenz von (n-1)- bit informationswörtern in eine sequenz von n-bit kanalwörtern sowie dekodieranordnung zum dekodieren einer sequenz von n-bit kanalwörtern in eine sequenz von (n-1)-bit informationswörtern
ITRM20000347A1 (it) * 2000-06-26 2001-12-26 Salpiani Giampietro Metodo di rappresentazione numerica.
US6788224B2 (en) * 2000-06-26 2004-09-07 Atop Innovations S.P.A. Method for numeric compression and decompression of binary data
US6691283B1 (en) * 2001-12-12 2004-02-10 Lsi Logic Corporation Optimization of comparator architecture
CN101499001B (zh) * 2009-03-13 2010-09-29 天津工程师范学院 一种除数是127×2n的快速除法器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4032979A (en) * 1972-12-26 1977-06-28 Digital Development Corporation Method and system for encoding and decoding digital data

Also Published As

Publication number Publication date
SU662932A1 (ru) 1979-05-15
JPS5333549A (en) 1978-03-29
PL108086B1 (pl) 1980-03-31
DE2732008C3 (de) 1982-03-04
SU662930A1 (ru) 1979-05-15
GB1543302A (en) 1979-04-04
SU662931A1 (ru) 1979-05-15
CA1134510A (en) 1982-10-26
PL199745A1 (pl) 1978-04-24
DD150514A1 (de) 1981-09-02
SU662926A1 (ru) 1979-05-15
DE2732008A1 (de) 1978-02-02
DE2732008B2 (de) 1981-07-09
JPS5711459B2 (ru) 1982-03-04
FR2359460A1 (fr) 1978-02-17
SU662933A1 (ru) 1979-05-15
US4187500A (en) 1980-02-05
FR2359460B1 (ru) 1983-05-20
SU662934A1 (ru) 1979-05-15

Similar Documents

Publication Publication Date Title
SU662941A1 (ru) Устройство дл умножени целых чисел
JPS6226723B2 (ru)
SU600554A1 (ru) Матричное множительное устройство
SU1262480A1 (ru) Устройство дл делени
SU1444751A1 (ru) Устройство дл умножени
SU1580351A1 (ru) Конвейерное устройство дл делени итерационного типа
SU451079A1 (ru) Множительное устройство последовательного действи
SU520588A1 (ru) Последовательное множительное устройство
SU826341A1 (ru) Устройство дл умножени
SU541170A1 (ru) Устройство дл умножени
SU1126968A1 (ru) Функциональный преобразователь
SU682895A1 (ru) Устройство дл вычислени степенных функций
SU714391A2 (ru) Преобразователь двоичного кода смешанных чисел в двоично-дес тичный код
SU1481744A1 (ru) Устройство дл умножени
SU541168A1 (ru) Устройство дл возведени двоичных чисел в степень
SU666556A1 (ru) Устройство дл спектрального анализа сигналов
SU1376081A1 (ru) Устройство дл сложени
SU1721601A1 (ru) Последовательный К-ичный сумматор
SU1264168A1 (ru) Генератор псевдослучайной последовательности
SU1185328A1 (ru) Устройство дл умножени
SU729587A1 (ru) Устройство дл умножени
SU1013972A1 (ru) Устройство дл спектрального анализа
SU860053A1 (ru) Преобразователь двоично-дес тичной дроби в двоичную дробь
SU932491A1 (ru) Устройство дл вычислени логарифмов чисел
SU1569823A1 (ru) Устройство дл умножени