Przedmiotem wynalazku jest sposób sprowa¬ dzania p-kodu Fibanaccrego do postaci minimal¬ nej i urzadzenie do sprowadzania p-kodu Fibonac- ci'ego do postaci minimalnej.Wynalazek moze znalezc zastosowanie we wszystkich dziedzinach zwiazanych z budowa przy¬ rzadów cyfrowych, w szczególnosci w specjalnych cyfrowych maszynach elektronicznych, w cyfro¬ wych systemach kontroli i diagnostyki skompli¬ kowanych ukladów sterowania automatycznego w cyfrowych przyrzadach i systemach pomiaro¬ wych — w celu zwiekszenia wiarygodnosci odczy¬ tywania informacji, kontroli bledów i diagnostyki usterek w pracy wyzej wymienionych systemów cyfrowego przetwarzania informacji.Stan techniki. Znane jest przedstawienie liczb naturalnych, wymiernych i ujemnych w postaci p-kodów Fibonaccrego; bedacych uogólnieniem klasycznego dwójkowego sposobu przedstawiania liczb. Na podstawie p-kodów Fibonacci'ego opra¬ cowano dwójkowe systemy Fibonacci'ego zapisu liczb (patrz artykul A. P. Stachowa, „Wykorzysta¬ nie naturalnej redundancji systemów Fibonacci'ego zapisu liczb do kontroli systemów obliczeniowych, automatyka i teclnijca obliczeniowa, nr 6, 1975 r.).Uogólnionymi liczbami Fibonaccr*ego lub p-liczba- mi Fibonacci'ego nazywane sa liczby qp (1)* które przy zadanym calkowitym p 0 sa zadawane na¬ stepujaca zaleznoscia rekurencyjna: 15 20 25 0 przy 1<0; 1 przy 1 = 0; (pp(l-l)+(pp(2-p-l) przy 10 U) P-kodem Fibonacci'ego liczby naturalnej N nazy¬ wane jest jej (liczby) przedstawienie w postaci na¬ stepujacej sumy: n =l N=S a1?pll) i-o (2) gdzie: n — liczba pozycji kodu, cpp(l)-P — liczba Fibonacci'ego zadawana równa¬ niem (1); ai — cyfra dwójkowa (0 lub 1) na I-tej pozycji p-kodu.Przy zadanym calkowitym p 0 dla kazdej licz¬ by naturalnej N istnieja jedne i tylko jedne cal¬ kowite liczby nieujemne i i r takie, ze: N= 0 Przy p=0 p-kody^ Fibonacci*ego odpowiadaja kla¬ sycznemu kodowi dwójkowemu, a przy p=oo _ kodowi „unitelarnemu".Glówna wlasciwoscia p-kodu Frhonacc^ego (2) przy p 0, w porównaniu z klasycznym kodem dwójkowym (p=0) jest „redundancja" p-kodu Fi- bonacci'ego, polegajaca na tym, ze kazdej naturalr 108 086108 086 nej liczbie N odpowiada . kilka jej p-kodów Fibo- nacci'ego. Na przyklad, przy p=l liczba 20 moze byc przedstawiona nastepujacymi p-kodami Fibo- naccfego: Wagi pozycji 1-kod Fibonac- cilego 21 0 0 0 0 s 13 6 1 0 1 0 .1 0 0 1 5 1 1 0 1 3 0 0 1 1 2 1 0 1 1 1 0 1 1 1 1 0 1 1 1 =20 Rózne p^kody Fibonacci'ego jednej i tej samej liczby naturalnej moga byc otrzymane poprzez rea¬ lizacje operacji splotu i rozwiniecia pozycji dwój¬ kowych.Splotem nad zerowa l-.ta. pozycja (Ai=0) i jedyn- kowymi (1—l)-ta i (1—p—l)-ta pozycjami (ai-i— =ai_p_j=l) w p-kodzie FLbonaccfego pewnej licz¬ by naturalnej N nazywa sie operacje zastepowania wartosci I-tej, (1—l)-tej i (1—p— l)-tej pozycji ich negacja, to znaczy: .. .a i+i 0 1 &1_2 t I •••ai-P 1 *1—P—2 ...a =an ...a i+i 1 0 a, • • • a1—p 0 a!_p_2 . ..a„ óznaeza operacje gdzie symbol t I .. splotu.Rozwinieciem nad jedynkowa I-ta pozycja i zerowymi pozycjami od (1—p)-tej do (1—2p)-tej w p-kodzie Fibonacci'ego „pewnej liczby naturalnej N nazywa sie operacje zastepowania wartosci pozycji I-tej i pozycji od (1—p)-tej do (1—2p)-tej ich nega¬ cjami, to znaczy: an-i •••¦i+i 1 ai-i ---ai-p+i 0...0 al—2pr • * * ao Ban—1 1... 1 a1_2p_1 ... aQ, ai+i ° ai—i • • • ai-p+i _t 1 oznacza operacje rozwi- gdzie znakI niecia.Wykonanie operacji splotu i/lub rozwiniecia po¬ zycji dwójkowych w pnkodzie Fibonacci^go pew¬ nej liczby naturalnej N doprowadza do otrzymania nowej kombinacji kodowej, która jest drugim p-kodem tej samej liczby naturalnej N, co wynika z definicji p-kodu Fibonacci^go. Znane jest rów¬ niez, ze sposród róznych postaci kodu Fibonacci^- go jednej i tej samej licziby naturalnej N, wyróznia sie jedna i tylko jedna postac, przedstawiona wy¬ razeniem (2), która zawiera minimalna liczbe sklad¬ ników o' wspólczynnikach jedynkowych.Minimalna postacia p-kodu Fibonacci'ego liczby naturalnej N nazywany jest p-kod Fibonaccrego, otrzymany poprzez kolejne, rozkladanie liczby N i wszystkich tworzacych sie przy tym reszt wed¬ lug równan (3), (4) az do momentu otrzymania ostatniej reszty równej zeru.Liczby wymierne., D równiez moga byc przedsta¬ wione w p-kodach Fibonacci'ego. W przypadku ^-pozycyjnego kodowania liczb wymiernych w p-kodzie Fibonacci'ego wage I-tej pozycji w n-po- 15 20 zycyjnym kodzie Fibonaeci'ego liczby wymiernej mniejszej od jednosci {ulamka wlasciwego): wylicza sie wedlug podanego nizej wzoru rekurencyjnego: qp(U" przy 1 < 0; -przy 1 — 0; (5) (qP(l-l)+qP(l-p-l) przy' 1 0, gdzie: 1 ^ n.Przy zadanym calkowitym p ^ 0 dowolna liczba wymierna D mniejsza od jednosci (ulamek wlasci¬ wy) moze byc przedstawiona wylacznie w postaci gdzie: D=qpi(p+i)+d 0 < d < qp-(i) (6) (7) p-kodem Fibonacci'ego ulamka wlasciwego D na¬ zywa sie jego przedstawienie w postaci nastepu¬ jacej sumy: n—1 D=SaiqP 1=0 (1) (8) n — liczba pozycji kodu, 25 gdzie: qp — zadaje sie wyrazeniem (5), ai — liczba dwójkowa (0 lub 1) na I-tej pozycji kodu.Nalezy, zauwazyc, ze dla, dowolnego ulamka wla- 30 sciwego D równanie (8) spelnia sie z dokladnoscia do qp<0)/ Minimalna postacia p-kodu Fibonaccilego ulamka wlasciwego nazywa sie p-kod Fibonacci'ego posta¬ ci (6), otrzymany poprzez kolejny rozklad ulamka 35 wlasciwego D i wszystkich tworzacych sie przy tym reszt dj wedlug wzorów (6) i {!) az do momen¬ tu otrzymania ostatniej reszty mniejszej od qp (0).Minimalne postacie p-kodów Fibonacci'ego ulam¬ ków wlasciwych maja wszystkie cechy minimal- 40 nych postaci p^kodów Fibonacci'ego liczb natural¬ nych.Kodowanie liczb ujemnych w p-kodzie Fibonac- ci'ego jest realizowane za pomoca wprowadzenia pojec p-kodu odwrotnego i p-kodu uzupelniajace- 45 go Fibonaccilego. Odwrotny i uzupelniajacy p-kody Fibonaccilego liczb naturalnych (N i Nj) oraz liczb wymiernych (D i t^) znajduja sie z bezposrednimi p-kodami Fibonaccilego tych liczb N i D w naste¬ pujacych relacjach: so a) N+R^ b) N+N^pCn) c) N+1 =NT 1 d) D+D = l^ 55 e) D+D^l 1 W f) D + ?p(n) =Di Na liczbach przedstawionych w plodach Fibo* nacci'ego moga byc wykonywane wszystkie pod¬ stawowe dzialania arytmetyczne: dodawanie licfcb, mnozenie liczb calkowitych i wymiernych, dzielenie liczb.: Mozliwa jest równiez realizacja przeksztalce¬ nia kodu o liczbie pozycji równej k w p-kodach Fibonaccilego, przeksztalcenia p-kodu Fibonacci'e- go w kod odwrotny, porównywania liczb, zliczania 65 i odejmowania jedynek.108 086 5 Celem wynalazku jest opracowanie sposobu sprowadzania p-kodów Fibonacci'ego do postaci minimalnej i zaprojektowanie urzadzenia, które realizowaloby sprowadzenie p-kodów Fibonacci'ego do postaci minimalnej, jak równiez zaprojekto¬ wanie urzadzenia cyfrowego do przetwarzania da¬ nych realizujacego sprowadzanie p-kodów Fibo- nacci'ego do postaci minimalnej, które pozwolily¬ by zwiekszyc wiarygodnosc otrzymywanych wyni¬ ków przetwarzania danych przy zapewnieniu mo¬ zliwosci jednoczesnej kontroli operacji, realizowa¬ nych przez poszczególne zespoly i bloki przetwa¬ rzania danych bez zastosowania dodatkowych u- rzadzen kodujacych i dekodujacych, oraz zwiek¬ szyc niezawodnosc urzadzenia cyfrowego do prze¬ twarzania danych.Celem wynalazku jest równiez zwiekszenie wia¬ rygodnosci obróbki informacji bez zastosowania urzadzen kodujacych i dekodujacych przy jedno¬ czesnym zapewnieniu mozliwosci' kontroli pracy poszczególnych zespolów i bloków urzadzenia cy¬ frowego do przetwarzania danych, poprzez zapro¬ jektowanie urzadzenia do sprowadzania p-kodów Fibonacci'ego do postaci minimalnej umozliwiaja¬ cego dokonywanie dzialan w p-kodach Fibonac- ci'ego na liczbach w urzadzeniu cyfrowym do przetwarzania danych.Celem wynalazkuv jest poza tym zaprojektowa¬ nie urzadzenia do sprawdzania p-kodów Fibonac- ci'ego do postaci minimalnej umozliwiajacego re¬ alizacje równoleglego trybu przetwarzania danych przy jednoczesnej realizacji kontroli postaci w ja¬ kiej przedstawiane sa liczby w p-kodzie Fibonac- ci'ego.Celem wynalazku jest takze zaprojektowanie urzadzenia cyfrowego do przetwarzania danych z wykorzystaniem urzadzenia do sprowadzania p-kodów Fibonacci'ego do postaci minimalnej, w którym to urzadzeniu blok arytmetyczny i blok wejscia — wyjscia realizowalyby przetwarzanie danych, przedstawionych w p-kodach Fibonacci'ego.Innym celem wynalazku jest zaprojektowanie odejmujacego, dodajacego i rewersyjnego licznika impulsów w p-kodach Fibonaccfego i bloków we¬ jscia — wyjscia, wykorzystujacych te liczniki.Nastepnym celem wynalazku jest zaprojekto¬ wanie bloków arytmetycznych urzadzenia cyfro¬ wego do przetwarzania danych, realizujacych dzialania dodawania, odejmowania, mnozenia i dzielenia na liczbach calkowitych i ulamkach, przedstawionych w p-kodach Fibonacc'ego.Celem wynalazku jest oprócz tego zaprojekto¬ wanie bloku arytmetycznego, w którym realizo¬ wana bylaby kontrola pracy elementów uklado¬ wych na podstawie wytwarzania i oceny specjal¬ nego sygnalu bledu.Celem wynalazku jest równiez zaprojektowanie bloku, realizujacego mnozenie przez p-liczby Fibonacci'ego, bedacego czescia skladowa bloku arytmetycznego i odznaczajacego sie duza szyb¬ koscia dzialania i zapewniajacego mozliwosc lat¬ wej i szybkiej kontroli jego dzialania.Oprócz tego celem wynalazku jest zaprojekto¬ wanie ukladu pólsumatora, realizujacego prze¬ twarzanie danych w p-kodach Fibonacci'ego i be- 6 dacego czescia skladowa bloku mnozenia przez p-liczby Fibonacci'ego oraz zaprojektowanie bloku kontroli, realizujacego operacje sprawdzenia po¬ staci, w jakiej przedstawiane sa liczby w p-ko- 5 dzie Fibonacci'ego.Cel wynalazku. Celem wynalazku jest zwiek¬ szenie niezawodnosci i wiarygodnosci przetwarzania danych, przy jednoczesnej kontroli pracy róznorod¬ nych zespolów i bloków urzadzenia" cyfrowego do przetwarzania danych realizujacego przeksztalcenie informacji wyrazonej w p-kodach Fibonaccfego,.Istota wynalazku. Za podstawe wynalazku przy¬ jeto zadanie zaprojektowania urzadzenia do spro- !5 wadzania p-kodów Fibonacci'ego do postaci mi¬ nimalnej oraz na podstawie tego urzadzenia do sprowadzania p-kodów FibonaccTego do postaci minimalnej zaprojektowanie urzadzenia cyfrowego do przetwarzania danych, umozliwiajacego reali- 20 zacje dzialan na liczbach, przedstawionych w p-ko¬ dach Fibonacci'ego.Zadanie zostalo zrealizowane w wyniku opraco¬ wania sposobu sprowadzania p-kodów Fibonac- ci'ego do postaci minimalnej. Sposób wedlug wy- 25 nalazku polega na tym, ze w poczatkowym p-ko¬ dzie Fibónacci'ego, któremu odpowiada poczatko¬ wa kombinacja sygnalów binarnych, dokonuje sie wszystkich dzialan splotu, na pozycjach dwójko¬ wych, polegajacych na tym, ze w kombinacji syg- 30 nalów binarnych, odpowiadajacej p-kodowi Fibo- naccfego liczby, sygnal binarny, odpowiadajacy wartosci zerowej I-tej pozycji p-kodu Fibonacci'ego liczby, oraz sygnaly binarne, odpowiadajace war¬ tosciom jedymkowym (l-l)-tej i (l-p-l)-tej pozycji p-kodu Fibonacci'ego liczby, zastepuje sie sygna- 35 lami zaszeregowanymi.Przy realizacji sposobu sprowadzania p-kodów Fibona?ci'ego do postaci minimalnej w poczatkowym p-kodzie Fibonacci'ego dokonuje sie wszystkich ope¬ racji rozwiniecia na pozycjach dwójkowych, polega¬ jacych na tym, ze w kombinacji sygnalów binar¬ nych, odpowiadajacej p-kodowi Fibonacd*ego licz¬ by, sygnal binarny, odpowiadajacy wartosci je- dynkowej I-tej pozycji p-kodu Fibonacci^ego, oraz sygnaly binarne, odpowiadajace wartosciom zerp- 45 wym pozycji p-kodów FibonaccTegó liczby od (l-p)-tej do gnalami zanegowanymi.Postawione zadanie zostalo zrealizowane w wy- niku zaprojektowania urzadzenia do sprowadzania p-kodów Fibonacci'ego do postaci minimalnej, które zgodnie z wynalazkiem, zawiera n komórek funkcjonalnych, z których to komórek kazda ma co najmniej dwa wejscia informacyjne splotu, dwa wejscia ustawiajace splotu, wejscie sterujace splotu, wejscie informacyjne, wyjscie informacyj¬ ne, i wyjscie splotu, przy tym wyjscie splotu I-tej komórki funkcjonalnej jest polaczone z jednym z wejsc ustawiajacych splotu (l-l)-tej komórki funkcjonalnej i z jednym z wejsc ustawiajacych 60 splotu (l-p-l)-tej komórki funkcjonalnej, jedno z wejsc informacyjnych splotu I-tej komórki fun^ kcjonalnej jest polaczone z wyjsciem informacyj¬ nym (l-l)-tej komórki funkcjonalnej, a drugie wejscie informacyjne splotu I-tej komórki funk- 65 cjonalnej jest polaczone, z wyjsciem informacyj-108 086 7 nym (l-p-l)-tej komórki funkcjonalnej i z jednym z wejsc informacyjnych splotu (1-1)-tej komórki funkcjonalnej wejscia sterujace splotu wszystkich komórek funkcjonalnych sa dolaczone do wspól¬ nego punktu, stanowiacego wejscie sterujace splo¬ tu urzadzenia do sprowadzania p-kodów Fibonac- ci'ego do postaci minimalnej, poza tym wszystkie wejscia informacyjne, których liczba wynosi n, i wszystkie wyjscia informacyjne, których liczba wynosi n, wszystkich komórek funkcjonalnych stanowia odpowiednio informacyjne wielopozycyj- ne wejscie i informacyjne wielopozycyjne wyjscie calego urzadzenia, przy czym p=l, 2, 3, , n — oznacza liczbe pozycji p-kodu Fibonacci'ego, a 1 =1,2,3, ,n.Celowym jest równiez, gdy w urzadzeniu do sprowadzania p-kodów Fibonacci'ego do postaci minimalnej kazda z komórek funkcjonalnych za¬ wiera przerzutnik, blok komutacji, majacy co naj¬ mniej cztery wejscia i dwa wyjscia, blok splotu, : majacy co najmniej cztery wejscia, i wyjscie, któ¬ ry to blok splotu wytwarza sygnal, oddzialywujacy poprzez bloki komutacji na przerzutniki I-tej, (l-l)-tej i (l-p-l)-tej komórek funkcjonalnych i re¬ alizujacy ustawianie przerzutników tych komórek j funkcjonalnych w stan przeciwny, wyjscie zerowe przerzutnika jest polaczone z jednym z wejsc blo¬ ku splotu, a drugie wyjscie bloku splotu jest po¬ laczone z jednym z wejsc bloku komutacji. Poza tym jedno wyjscie bloku komutacji jest polaczone 2 z wejsciem ustawiajacym przerzutnik w stan je- dynkowy a drugie wyjscie bloku komutacji jest polaczone z wejsciem ustawiania przerzutnika w stan zerowy (z wejsciem kasujacym). jCelowym jest równiez, gdy kazda I-ta komórka 3 funkcjonalna ma dodatkowe wyjscie informacyj¬ ne, wyjscie zakazu splotu, wyjscie rozwiniecia, (p-1) wejsc- zakazu splotu, wejscie sterujace roz¬ winiecia, (p+2) wyjsc informacyjnych rozwinie¬ cia, (p+1) wejsc ustawiajacych rozwiniecia. Przy 41 tym wyjscie zakazu splotu I-tej komórki funkcjo¬ nalnej jest polaczone z i-tym wejsciem zakazu splotu (l-i-l)-tej komórki funkcjonalnej, wyjscie rozwiniecia I-tej komórki funkcjonalnej jest po¬ laczone z j-tym wejsciem ustawiajacym rozwinie- 4J cia (l-p-j+l)-tej komórki funkcjonalnej, wejscia sterujace rozwiniecia wszystkich komórek funkcjo¬ nalnych sa polaczone razem, tworzac wejscie ste¬ rujace rozwiniecia urzadzenia do sprowadzania p-kodów^^Fibonaccfego do postaci minimalnej, 5C (p+2)-gie wejscie informacyjne rozwiniecia I-tej komórki funkcjonalnej jest polaczone z dodatko¬ wym wyjsciem informacyjnym (l+l)-tej komórki funkcjonalnej, a s-te wejscie informacyjne roz¬ winiecia I-tej komórki funkcjonalnej jest polaczo- 55 ne z dodatkowym wyjsciem informacyjnym (l-p-S+2)-tej komórki funkcjonalnej, przy czym i=l, 2 , p+1; j=l; 2,...., p+1; s=2, 3,...., p+2; Jest celowym, gdy w urzadzeniu kazda I-ta ko¬ mórka funkcjonalna zawiera blok rozwiniecia, m£- 60 jacy co najmniej (p+4) wejscia i wyjscie i ksztal¬ tujacy sygnal oddzialywujacy poprzez bloki komu¬ tacji na przerzutnik I-tej komórki funkcjonalnej oraz -na przerzutniki komórek funkcjonalnych od (l-p)-tej do (l-2p)-tej wlacznie i realizujacy ich 65 8 przerzucenie w stan przeciwny. Poza tym blok splotu ma równiez (p-1) wejsc zakazu splotu oraz wyjscie zakazu splotu, a blok komutacji ma (p+2) dodatkowych wejsc, przy tym jedno wejscie bloku 5 rozwiniecia jest polaczone z wyjsciem gedynkowym przerzutnika, a wyjscie bloku rozwiniecia polaczone jest z jednym z wejsc dodatkowych bloku komuta¬ cji.W urzadzeniu wedlug wynalazku do sprowadza¬ lo nia p-kódów Fibonacci'ego do postaci minimalnej kazda I-ta komórka funkcjonalna ma równiez (p-2) wejsc zakazu rozwiniecia i j.edno wyjscie zakazu rozwiniecia, przy czym wyjscie zakazu rozwinie¬ cia I-tej komórki funkcjonalnej jest polaczone l5 z k-tym wejsciem zakazu rozwiniecia (l-p-l)-tej komórki funkcjonalnej, gdzie k=l, 2,...., (p-1).Korzystne jest, gdy w urzadzeniu wedlug wy¬ nalazku blok splotu jest zrealizowany w ukladzie elementu logicznego I. 20 Blok splotu zawiera inwerter, a element logicz¬ ny I ma (p-1) wejsc dodatkowych, bedacych wejs¬ ciami zakazu splotu bloku splotu, wyjscie inWer¬ tera stanowi wyjscie zakazu splotu bloku splotu, a wejscie inwertera polaczone jest z wyjsciem ele- j5 mentu logicznego I.W urzadzeniu wedlug wynalazku blok komu¬ tacji zawiera pierwszy element logiczny LUB, ma¬ jacy dwa wejscia, oraz drugi element logiczny LUB, majacy dwa wejscia, przy czym wyjscie to pierwszego elementu logicznego LUB jest polaczo¬ ne z wyjsciem ustawiajacym przerzutnik w stan zerowy, wejsciem drugiego elementu logicznego LUB jest polaczone z wejsciem ustawiajacym przerzut¬ nik w stan jedynkowy, a jej jedno z wejsc jest 5 polaczone z wyjsciem bloku splotu.W urzadzeniu wedlug wynalazku element logicz¬ ny LUB bloku komutacji dolaczony do wejscia ustawiajacego przerzutnik w stan zerowy, zawiera jedno wejscie dodatkowe, które jest polaczone o z wyjsciem bloku rozwiniecia, drugi element lo¬ giczny LUB ma (p+1) wejsc dodatkowych.Blok rozwiniecia jest zrealizowany w ukladzie elementu logicznego I, majacego co najmniej (p+4) wejscia. W urzadzeniu wedlug wynalazku blok rozwi¬ niecia zawiera inwerter, dolaczony do wyjscia elementu logic2nego LUB, a element logiczny I ma (p+2) wejsc dodatkowych, przy czym wyjscie inwertera jest wyjsciem zakazu rozwiniecia ko- morki funkcjonalnej.Urzadzenie wedlug wynalazku zawiera równiez blok okreslania minimalnosci postaci przedstawie¬ nia liczby w p-kodzie Fibonacci'ego przeznaczony do ksztaltowania sygnalu minimalnosci postaci ' przedstawienia liczby w p-kodzie Fibonacci'ego, zawierajacy co najmniej element logiczny LUB, majacy n wejsc i n komórek jednego rodzaju, z których kazda jest zrealizowana w ukladzie ele¬ mentu logicznego I i elementu logicznego LUB, przy czym wyjscie informacyjne I-tej komórki funkcjonalnej jest dolaczone do jednego z wejsc elementu logicznego I I-tej komórki bloku okres¬ lania minimalnosci, której drugie wejscie jest do¬ laczone do wyjscia elementu logicznego LUB I-tej komórki bloku okreslania minimalnosci, majacej108 086 9 10 p wejsc, dolaczonych do wyjsc informacyjnych komórek funkcjonalnych od (l-l)-tej do (l-p)-tej wlacznie, wyjscie elementu logicznego I kazdej I-tej komórki bloku okreslenia minimalnosci jest dolaczone do I-tego wejscia elementu logicz- 5 nego LUB bloku okreslania minimalnosci, którego to elementu logicznego LUB wyjscie jest wyjs¬ ciem, z którego wyprowadzany jest sygnal mini¬ malnosci urzadzenia.W urzadzeniu wedlug wynalazku I-ta komórka funkcjonalna ma wejscie odwracajace, przy czym wejscia odwracajace komórek funkcjonalnych od pierwszej do (n-p)-tej sa polaczone razem, tworzac wejscie odwracajace urzadzenia sprowadzania p-kodów Fibonacci'ego do postaci minimalnej.Jest korzystnym, gdy urzadzenie cyfrowe do przetwarzania danych, zawierajace blok arytme¬ tyczny, blok sterujacy, majacy co najmniej dwie grupy wyjsc, blok wejscia — wyjscia, majacy co najmniej dwa wejscia informacyjne, dwa wyjscia informacyjne i grupe wejsc sterujacych, przy czym jedno z wejsc informacyjnych bloku wejscia — wyjscia jest polaczone z wyjsciem informacyjnym bloku arytmetycznego, jedno z wyjsc informacyj¬ nych bloku wejscia — wyjscia jest polaczone z wejsciem informacyjnym bloku arytmetycznego, jedna grupa wyjsc bloku sterujacego polaczona jest z grupa wejsc sterujacych Tsloku arytmetycz¬ nego, druga grupa wyjsc bloku sterujacego jest polaczona z grupa wejsc sterujacych bloku wejs* cia—wyjscia, zawiera zgodnie z wynalazkiem blok minimalizacji p-kodów Fibonacci'ego? majacy gru¬ pe wejsc informacyjnych, grupe wyjsc informacyj¬ nych, grupe wejsc sterujacych i zawierajacy co najmniej dwa urzadzenia dó sprowadzania p-ko¬ dów Fibonacci'ego do postaci minimalnej, a blok arytmetyczny oraz blok wejscia — wyjscia sa zrealizowane z zapewnieniem mozliwosci reali¬ zacji funkcji w p-kodach Fibonacci'ego, poza tym blok arytmetyczny ma grupe dodatkowych wejsc informacyjnych i grupe dodatkowych wyjsc in¬ formacyjnych, a blok sterowania ma dodatkowa grupe wyjsc, przy czym grupa dodatkowych wyjsc informacyjnych bloku arytmetycznego jest pola¬ czona z grupa wejsc informacyjnych bloku mini¬ malizacji p-kodów Fibonacci'ego, grupa wyjsc infor¬ macyjnych bloku minimalizacji p-kodów Fibonac- ci'ego polaczona jest z grupa dodatkowa wejsc in¬ formacyjnych bloku arytmetycznego, grupa wejsc sterujacych bloku minimalizacji p-kodów Fibonac- ci'ego polaczona jest z dodatkowa grupa wyjsc bloku sterowania.W urzadzeniu cyfrowym wedlug wynalazku blok wejscia — wyjscia ma grupe dodatkowych wejsc informacyjnych, grupe dodatkowych wyjsc infor¬ macyjnych, a blok minimalizacji p-kodów Fibo- nacci'ego ma dodatkowa grupe wielopozycyjnych wejsc informacyjnych i dodatkowa grupe wielo¬ pozycyjnych wyjsc informacyjnych, a grupa do¬ datkowych wyjsc informacyjnych bloku wejscia — wyjscia polaczona jest z dodatkowa grupa wejsc informacyjnych bloku minimalizacji p-kodów Fi- bonaccfego, grupa dodatkowych wejsc informa¬ cyjnych bloku wejscia — wyjscia polaczona jest z dodatkowa grupa wyjsc informacyjnych bloku minimalizacji p-kodów Fibonacci'ego.W urzadzeniu cyfrowym do przetwarzania da¬ nych blok arytmetyczny ma grupe wyjsc steruja¬ cych polaczona z grupa wejsc bloku sterowania.W urzadzeniu cyfrowym wedlug wynalazku blok wejscia — wyjscia ma grupe wyjsc sterujacych polaczona z druga grupa wejsc bloku sterujacego.W urzadzeniu cyfrowym wedlug wynalazku blok minimalizacji p-kodów Fibonacci'ego zawiera gru¬ pe wyjsc sterujacych polaczona z dodatkowa gru¬ pa wejsc bloku sterujacego.W urzadzeniu cyfrowym do przetwarzania da¬ nych wedlug wynalazku blok arytmetyczny za¬ wiera rejestr dzielnej, rejestr dzielnika, rejestr ilorazu, dodatkowy rejestr, blok mnozenia przez p-liczby Fibonacci*ego oraz sumator p-kodów Fi- bonacci'ego, przy czym wejscie informacyjne re¬ jestru dzielnika polaczone jest z wejsciem infor¬ macyjnym rejestru dzielnej, wyjscie informacyjne rejestru dzielnika jest polaczone z wejsciem in¬ formacyjnym bloku mnozenia przez p-liczby Fi- bonacci'ego, wyjscia informacyjne sumatora p-ko¬ dów Fibonacci'ego polaczone jest z wejsciem infor¬ macyjnym rejestru dodatkowego, którego wyjscie informacyjne jest polaczone z drugim wejsciem informacyjnym rejestru dzielnej, poza tym, wyjs¬ cie informacyjne rejestru dzielnej polaczone jest z drugim wejsciem skladnika sumatora p-kodów Fibonacci'ego, wyjscie wyzszej pozycji sumatora p-kodów Fibonacci'ego jest polaczone z wejsciem informacyjnym rejestru ilorazu, wejscie sterujace rejestru dzielnika jest polaczone z wejsciami ste¬ rujacymi rejestrów dzielnej, ilorazu, dodatkowego rejestru.Blok arytmetyczny zawiera cztery bloki okres¬ lania minimalnosci p-kodu Fibónacci'ego, a blok mnozenia przez p-liczby Fibonacci'ego i sumator p-kodów Fibonacci'ego maja wyjscie kontrolne, przy czym wyjscia informacyjne rejestrów dziel¬ nej, dzielnika, ilorazu i rejestru dodatkowego po¬ laczone sa z wejsciami odpowiedniego bloku okres¬ lania minimalnosci p-kodu Fibonacci'ego.Blok arytmetyczny zawiera rejestry dzielnika, rejestr ilorazu, blok mnozenia przez p-liczby Fi- bonacci'ego z dodatkowym wyjsciem informacyj¬ nym, sumator p-kodów Fibonacci'ego oraz uklad porównywania kodów, przy czym wejscie infor¬ macyjne rejestru dzielnika jest polaczone z dru¬ gim wejsciem skladnika sumatora p-kodów Fibo- nacci'ego, dodatkowe wyjscie informacyjne bloku mnozenia przez p-liczby Fibonacc^ego jest pola¬ czone z pierwszym wejsciem ukladu porównania kodów, drugie wejscie ukladu porównania kodów jest polaczone z wyjsciem informacyjnym sumatora p-kodów Fibonacci'ego, wyjscie infor¬ macyjne ukladu porównania kodów jest polaczo¬ ne z wejsciem informacyjnym rejestru ilorazu, wyjscie informacyjne rejestru dzielnika polaczone jest z wejsciem informacyjnym bloku mnozenia przez p-liczby Fibonacci'ego, a wejscie sterujace rejestru dzielnika jest polaczone z wejsciem ste¬ rujacym rejestru ilorazu.Bardzo jest korzystnym, gdy blok arytmetyczny urzadzenia cyfrowego do przetwarzania danych 15 20 25 30 35 40 45 50 55 60108 086 11 zawiera dwa bloki okreslania minimalnosci p-ko- dów Fibonacci'ego, a blok mnozenia przez p-licz- by Fibonacci'ego oraz sumator p-kodów Fibo- nacci'ego maja wyjscia kontrolne, przy czym wyjscia informacyjne rejestrów dzielnika i ilo¬ razu sa polaczone z wejsciami odpowiedniego blo¬ ku okreslania minimalnosci p-kodu Fibonacc^ego.W urzadzeniu cyfrowym wedlug wynalazku blok arytmetyczny zawiera rejestr mnoznej, sumator p-kodów Fibonacci'ego oraz blok mnozenia przez p-liczby Fibonacci'ego, przy czym wejscie infor¬ macyjne rejestru mnoznika polaczone jest z wej¬ sciem informacyjnym bloku mnozenia przez p-licz¬ by Fibonacci'ego, wyjscie informacyjne bloku mnozenia przez p-liczby Fibonacci'ego jest pola¬ czone z wejsciem skladnika sumatora p-kodów Fibonaccilego. Pierwsze wejscie sterujace bloku mnozenia przez p-liczby Fibonacci'ego jest pola¬ czone ze sterujacym wejsciem przesuniecia o jed¬ na pozycje rejestru mnoznika.Korzystnym jest, gdy w urzadzeniu cyfrowym wedlug wynalazku blok arytmetyczny zawiera blok okreslania minimalnosci postaci przedstawie¬ nia liczby w p-kodzie Fibonacci'ego, którego wejs¬ cie jest dolaczone do wyjscia informacyjnego re¬ jestru mnoznika, a blok mnozenia przez p-liczby Fibonacci'ego oraz sumator p-kodów Fibonacci'ego maja wyjscia kontrolne.W urzadzeniu cyfrowym wedlug wynalazku blok mnozenia przez p-liczby Fibonacci'ego za¬ wiera (p+1) rejestrów i sumator p-kodów Fibo- nacci'ego, przy czym pierwsze wejscie informacyj¬ ne pierwszego rejestru jest polaczone we wspól¬ nym punkcie z pierwszymi wejsciami informa¬ cyjnymi rejestrów poczynajac od drugiego reje¬ stru do (p—l)-ty rejestr wlacznie, wyjscie infor¬ macyjne pierwszego rejestru jest polaczone z pierwszym wejsciem skladnika sumatora p-ko¬ dów Fibonacci'ego, wszystkie rejestry tworza lan¬ cuch rejestrów, w którym to lancuchu wyjscie in¬ formacyjne kazdego poprzedzajacego rejestru jest polaczone z drugim wejsciem informacyjnym na¬ stepnego rejestru, a wyjscie informacyjne (p+l)-go rejestru jest polaczone z drugim wejsciem skladnika sumatora p-kodów Fibonacci'ego, przy czym wyjscie informacyjne sumatora p-kodów Fibonacci'ego jest polaczone z drugim wejsciem informacyjnym pierwszego rejestru, a wejscia ste¬ rujace wszystkich rejestrów sa polaczone wspól¬ nie w jednym punkcie.W urzadzeniu cyfrowym wedlug wynalazku blok mnozenia przez p-liczby Fibonacci'ego zawiera (p+1) bloków okreslenia minimalnosci, element logiczny LUB oraz sumator p-kodów Fibonac- ci'ego, majacy wyjscie kontrolne, przy czym wejs¬ cie I-tego bloku okreslania minimalnosci polaczo¬ ne jest z wyjsciami odpowiedniego I-tego rejestru, a wyjscia wszystkich bloków okreslania minimal¬ nosci i wyjscie kontrolne sumatora p-kodów Fi- bonacci'ego polaczone sa z wejsciami elementu logicznego LUB.W urzadzeniu cyfrowym wedlug wynalazku blok arytmetyczny zawiera rejestr mnoznej, rejestr mnoznika i sumator p-kodów Fibonacci'ego, przy czym* wejscie informacyjne rejestru mnoznej po- 12 laczone jest z wejsciem informacyjnym rejestru mnoznika, wyjscie informacyjne rejestru mnozni¬ ka jest polaczone z wejsciem skladnika sumatora p-kodów Fibonacci'ego, a wejscie sterujace prze- 5 suniecia o jedna pozycje rejestru mnoznej pola¬ czone jest z wejsciem sterujacym przesuniecia o jedna pozycje rejestru mnoznika.Korzystnym jest, gdy rejestr mnoznej i rejestr mnoznika maja wejscia sterujace przesuniecia io o (p+1) pozycji, polaczone ze soba.W urzadzeniu cyfrowym wedlug wynalazku blok arytmetyczny zawiera dwa bloki okreslania minimalnosci postaci przedstawienia liczby w p-kodzie Fibonacci'ego, których wejscia sa dola- 15 czone do wyjsc informacyjnych rejestrów mnoz¬ nej i mnoznika.Blok arytmetyczny zawiera rejestr mnoznej, re¬ jestr mnoznika, sumator p-kodów Fibonacci'ego, (p+1) bloków elementów logicznych I i blok ele- 20 mentów logicznych LUB, przy czym wejscie infor¬ macyjne rejestru mnoznej jest polaczone z wejs¬ ciem informacyjnym rejestru mnoznika, wejscie sterujace przesuniecia o (p+1) pozycji rejestru mnoznej jest polaczone z wejsciem sterujacym 25 przesuniecia o (p+1) pozycji rejestru mnoznika, wyjscie (n-i)-tej pozycji rejestru mnoznika pola¬ czone jest z pierwszymi wejsciami wszystkich ele¬ mentów logicznych I i-tego bloku elementów logicznych I, drugie wejscie I-tego elementu lo- 30 gicznego I k-tego bloku elementów logicznych I polaczone jest z wyjsciem (l+k)-tej pozycji re¬ jestru mnoznej, wyjscia I-tych elementów logicz¬ nych I wszystkich bloków elementów logicznych I polaczone sa z wejsciami I-tego elementu logicz- 35 nego LUB bloku elementów logicznych LUB, a wyjscie bloku elementów logicznych LUB jest polaczone z wejsciem skladnika sumatora p-kodów Fibonacci'ego, gdzie i = 1,2,... (p+1); l = l,2,...n.W urzadzeniu cyfrowym wedlug wynalazku 4o blok arytmetyczny zawiera blok kontrolny i dwa bloki okreslania minimalnosci, a sumator p-ko¬ dów Fibonacci'ego ma wyjscie kontrolne, przy czym wyjscia wszystkich bloków elementów lo¬ gicznych I sa polaczone z wejsciami bloku kon- 45 trolnego, a wejscie bloków okreslania minimal¬ nosci polaczone sa z wyjsciami rejestrów mnoznej i mnoznika.Korzystnie jest, gdy w urzadzeniu cyfrowym do przetwarzania danych blok wejscia — wyjscia so zawiera pierwszy przetwornik k-pozycyjnego kodu w p-kod Fibonacci'ego i drugi przetwornik p-ko¬ du Fibonaccfego w k-pozycyjny kod, przy czym wyjscie i wejscie pierwszego przetwornika stanowia odpowiednio wyjscie informacyjne i wejscie infor- 55 macyjne bloku wejscia—wyjscia, dolaczone do wyj¬ scia informacyjnego bloku arytmetycznego, a wej¬ scie i wyjscie drugiego przetwornika stanowia odpo¬ wiednio drugie wejscie informacyjne i drugie wyjscie informacyjne bloku wejscia — wyjscia. 60 Przetwornik k-pozycyjnego kodu w p-kod Fi- bcnacci'ego bloku wejscia — wyjscia zawiera co najmniej k-pozycyjny odejmujacy licznik impul¬ sów, uklad okreslania zera oraz licznik dodajacy impulsów w p-kodzie Fibonacci'ego, wejscie li- 65 czace k-pozycyjnego licznika odejmujacego impul-108 086 13 sów jest polaczone z wejsciem liczacym dodaja¬ cego licznika impulsów w p-kodzie Fibonaccfego, a wyjscie informacyjne k-pozycyjnego odejmuja¬ cego licznika impulsów polaczone jest z wejsciem ukladu okreslania zera.W urzadzeniu cyfrowym wedlug wynalazku przetwornik p-kodu Fibonaccfego w k-pozycyjny kod bloku wejscia — wyjscia zawiera co naj¬ mniej k-pozycyjny dodajacy licznik impulsów, odejmujacy licznik impulsów w p-kodzie Fibo- nacci'ego oraz uklad okreslania zera przy czym wejscie informacyjne odejmujacego licznika im¬ pulsów w p-kodzie Fibonaccfego stanowi drugie wejscie informacyjne bloku wejscia — wyjscia, wejscie liczace odejmujacego licznika impulsów w p-kodzie Fibonaccfego jest polaczone z wejs¬ ciem liczacym k-pozycyjnego dodajacego licznika impulsów i stanowi wejscie z grupy wejsc bloku wejscia — wyjscia, wyjscie informacyjne k-pozycyjnego dodajacego licznika impulsów jest pierwszym wyjsciem informacyjnym bloku wejs¬ cia — wyjscia, wyjscie informacyjne odejmujace¬ go licznika impulsów w p-kodzie Fibonaccfego polaczone jest z wejsciem ukladu okreslania zera, którego wyjscie stanowi pierwsze wyjscie z gru¬ py wyjsc sterujacych bloku wejscia — wyjscia.Blok wejscia — wyjscia zawiera ca najmniej jeden rejestr, blok elementów' logicznych I, blok elementów logicznych LUB i sumator p-kodów Fibonaccfego, przy czym wyjscie informacyjne i-tej pozycji rejestru polaczone jest z pierwszym wejsciem i-tego elementu logicznego I bloku ele¬ mentów logicznych I, a wyjscie i-tego elementu logicznego I bloku elementów logicznych I jest polaczone z jednym z wejsc tych elementów lo¬ gicznych LUB bloku elementów logicznych LUB, których numery pokrywaja sie z numerami po¬ zycji majacych wartosci jedynkowe w przedsta¬ wieniu liczby ai Ki w minimalnym p-kodzie Fi¬ bonaccfego, gdzie K — podstawa systemu zapisu liczb, ai — wartosc i-tej pozycji kodu, znajduja¬ cego sia w rejestrze, przy tym wyjscie bloku ele¬ mentów logicznych LUB jest polaczone z wejsciem skladnika sumatora p-kodów Fibonaccfego.W urzadzeniu cyfrowym do przetwarzania da¬ nych wedlug wynalazku blok wejscia — wyjscia zawiera k-pozycyjny licznik rewersyjny impul¬ sów, rewersyjny licznik impulsów w p-kodzie Fi¬ bonaccfego oraz dwa uklady okreslania zera, przy czym wyjscie informacyjne k-pozycyjnego rewer- syjnego licznika impulsów jest dolaczone do wejs¬ cia pierwszego ukladu okreslania zera, wyjscie informacyjne licznika rewersyjnego impulsów w p-kodzie Fibonaccfego jest z wejsciem drugiego ukladu okreslania zera, wejscie liczace k-pozy¬ cyjnego licznika rewersyjnego impulsów polaczone jest z wejsciem liczacym rewersyjnego licznika impulsów w p-kodzie Fibonaccfego, wejscie odej¬ mowania k-pozycyjnego licznika rewersyjnego im¬ pulsów jest polaczone z wejsciem dodawania re¬ wersyjnego licznika impulsów w p-kodzie Fibo¬ naccfego a wejscie dodawania k-pozycyjnego re¬ wersyjnego licznika impulsów jest polaczone z wejsciem odejmowania rewersyjnego licznika im¬ pulsów w p-kodzie Fibonaccfego. 14 Sumator p-kodów Fibonaccfego zawiera n — pozycyjny pólsumator, rejestr pierwszego skladni¬ ka i rejestr drugiego skladnika, przy czym wejs¬ cie sterujace rejestru pierwszego skladnika jest polaczone z wejsciem sterujacym rejestru dru¬ giego skladnika, wyjscie informacyjne rejestru pierwszego skladnika jest polaczone z jednym z wejsc pólsumatora wyjscie informacyjne reje¬ stru drugiego skladnika jest polaczone z drugim n wejsciem pólsumatora. 10 Sumator p-kodów Fibonaccfego zawiera uklad ok¬ reslania^ zera, którego wejscie jest polaczone z wyj¬ sciem informacyjnym rejestru drugiego skladnika.Korzystnym jest, gdy sumator p-kodów Fibo- naccfego zawiera blok kontroli pólsumatora, przy czym wejscie sumy bloku kontroli pólsumatora jest polaczone z wyjsciem sumy pólsumatora, a wejscie przeniesienia bloku kontroli pólsuma¬ tora jest polaczone z wyjsciem przeniesienia pól- nn sumatora. 20 Korzystnym jest przy tym, gdy n-pozycyjny pólsumator zawiera n komórek jednego rodzaju, z których kazda zawiera element logiczny I oraz element logiczny LUB, przy czym pierwsze wejs- 25 cie elementu logicznego I i-tej komórki pólsu¬ matora jest polaczone z pierwszym wejsciem ele¬ mentu logicznego LUB.Blok kontroli pólsumatora sklada sie z n ko¬ mórek jednego rodzaju, przy tym kazda I-ta ko- 30 morka zawiera element logiczny I oraz drugi ele¬ ment logiczny LUB, którego wyjscie polaczone jest z jednym z wejsc elementu logicznego I.W urzadzeniu cyfrowym do przetwarzania da¬ nych wedlug wynalazku dodajacy licznik impul- 35 sów w p-kodzie Fibonaccfego zawiera n komórek liczacych, z których kazda ma wyjscie informa¬ cyjne, wyjscie sterujace, wejscie taktujace, wejs¬ cie sterujace i wejscie informacyjne, przy czym wejscie informacyjne I-tej komórki liczacej jest 40 polaczone z jedynkowym wyjsciem informacyj¬ nym (l-p)-tej komórki liczacej, wyjscie sterujace I-tej komórki polaczone jest z wejsciem steruja¬ cym (l-p)-tej komórki liczacej i wejsciem taktu¬ jacym (l+l)-tej komórki liczacej, a jedynkowe wyjscia informacyjne wszystkich komórek licza¬ cych tworza wyjscie informacyjne licznika do¬ dajacego.Korzystnym jest, gdy I-ta komórka liczaca do¬ dajacego licznika impulsów w p-kodzie Fibonac- 50 cfego zawiera przerzutnik, blok logiczny oraz element logiczny LUB, przy tym wyjscie jedyn¬ kowe przerzutnika dolaczone jest do jednego z wyjsc bloku logicznego którego wyjscie jest-do¬ laczone do jednego z wejsc elementu logicznego 55 LUB, a wyjscie elementu logicznego LUB pola¬ czone jest z wejsciem ustawiajacym przerzutnik w stan zerowy.Dodajacy licznik impulsów w p-kodzie Fibo¬ naccfego zawiera n komórek liczacych, z których 60 kazda I-ta komórka ma jedynkowe wyjscie infor¬ macyjne, zerowe wyjscie informacyjne, wyjscie sterujace, wejscie taktujace, wejscie informacyj¬ ne, i dwa wejscia sterujace, z których jedno wejs¬ cie jest polaczone z wyjsciem sterujacym (1 — p 65 _ i)-tej komórki liczacej a drugie wejscie jest108 086 15 16 polaczone z wyjsciem sterujacym (1 — l)-tej ko¬ mórki liczacej,, zerowe wyjscie informacyjne I-tej komórki liczacej jest polaczone z wejsciem infor¬ macyjnym (1 — p)-tej komórki liczacej, jedynko- we wyjscia informacyjne wszystkich komórek li¬ czacych tworza wyjscie informacyjne dodajacego licznika, a wejscia taktujace wszystkich komórek liczacych sa dolaczone do wejscia liczacego licz¬ nika dodajacego.Korzystnym jest, gdy I-ta komórka liczaca do¬ dajacego licznika impulsów zawiera przerzutnik oraz dwa elementy logiczne I, przy tym wyjscie jednego z nich jest dolaczone do wejscia ustawia¬ jacego przerzutnik w stan zerowy, wyjscie dru¬ giego elementu- logicznego I jest dolaczone do wejscia ustawiajacego przerzutnik w stan je- dynkowy, a wyjscie jedynkowe przerzutnika jest polaczone z drugim wejsciem tegoz elementu lo¬ gicznego I.W urzadzeniu cyfrowym wedlug wynalazku do¬ dajacy licznik impulsów w p-kodzie Fibonacci'ego zawiera n komórek liczacych z których kazda ma jedynkowe wyjscie informacyjne, zerowe wyjscie informacyjne, wejscie taktujace, wejscie informa- 1 — 1 cyjne, zerowych wejsc sterujacych, P + 1 1—2 + 1 jedynkowych wejsc sterujacych, z P + 1 których to wejsc i-te wejscie jest polaczone z je- dynkowym wyjsciem informacyjnym (1 — k/p+1)- -tej komórki liczacej, k-te zerowe wejscie steru¬ jace I-tej komórki liczacej jest polaczone z jedyn- kowym wyjsciem informacyjnym I-tej komórki liczacej, wejscia taktujace wszystkich komórek liczacych sa dolaczone do wejscia liczacego doda¬ jacego licznika impulsów, zerowe wyjscie infor-. macyjne I-tej komórki liczacej jest polaczone z wejsciem informacyjnym (1 — p)-tej komórki li¬ czacej, a jedynkowe wyjscia informacyjne wszyst¬ kich komórek liczacych tworza wielopozycyjne wejscie informacyjne licznika dodajacego.Kazda komórka liczaca zawiera przerzutnik oraz dwa elementy logiczne I, jedno z wejsc jednej z nich jest dolaczone do jedynkowego wyjscia prze¬ rzutnika, a wyjscie — do wejscia ustawiajacego przerzutnik w stan zerowy, poza tym wyjscie dru¬ giego elementu logicznego I jest dolaczone do wejs¬ cia ustawiajacego przerzutnik w stan zerowy.Korzystnym jest, gdy licznik odejmujacy im¬ pulsów w p-kodach Fibonacci'ego zawiera n ko¬ mórek liczacych, blok logiczny i generator zera logicznego, poza tym I-ta komórka liczaca ma wyjscia informacyjne zerowe i jedynkowe, wyjs¬ cie sterujace, dwa wejscia informacyjne, dwa wejscia sterujace i wejscie taktujace, przy czym wyjscie sterujace I-tej komórki liczacej' jest po¬ laczone z wejsciem taktujacym (l+l)-tej komór¬ ki liczacej i z jednym z wejsc sterujacych (1—p)- tej komórki liczacej, drugie wejscie sterujace kaz¬ dej komórki liczacej jest dolaczone do wyjscia bloku logicznego, którego jedno z wejsc jest po¬ laczone z wejsciem taktujacym pierwszej komórki liczacej, a drugie wejscie bloku logicznego jest polaczone z zerowym wyjsciem informacyjnym pierwszej komórki liczacej, przy tym jedynkowe wyjscie informacyjne I-tej komórki liczacej jest polaczone z jednym z wejsc informacyjnych (1—p)-tej komórki liczacej, jedno z wejsc infor¬ macyjnych n-tej komórki liczacej jest polaczone z wyjsciem generatora zera logicznego, a drugie wejscie informacyjne I-tej komórki liczacej jest dolaczone do zerowego wyjscia informacyjnego (1—p)-tej komórki liczacej i jedynkowe wyjscia informacyjne wszystkich komórek liczacych two¬ rza wielopozycyjne wyjscie informacyjne licznika odejmujacego.Korzystnym jest poza tym, ,gdy komórka licza*- ca zawiera przerzutnik, element logiczny I i ele¬ ment logiczny LUB, przy tym jedno z wejsc ele¬ mentu logicznego I jest dolaczone do wyjscia ze¬ rowego przerzutnika, wyjscie elementu logiczne¬ go I jest dolaczone do jednego z wejsc elementu logicznego LUB, a wyjscie elementu logicznego LUB jest dolaczone do wejscia ustawiajacego przerzutnik w stan zerowy.Korzystnym jest, gdy w urzadzeniu do prze¬ twarzania danych wedlug wynalazku rewersyjny licznik impulsów w p-kodzie Fibonacci'ego zawie¬ ra n komórek liczacych i blok logiczny, przy czym I-ta komórka liczaca ma dwa wyjscia informacyj¬ ne, wyjscie sterujace, dwa .wejscia informacyjne, dwa wejscia sterujace, wejscie sterujace dodawania wejscie sterujace odejmowania, wejscie taktujace przy tym wejscie sterujace dodawania kazdej ko¬ mórki liczacej jest polaczone z wejsciem dodawa¬ nia rewersyjnego licznika impulsów, wejscia steru¬ jace odejmowania kazdej komórki liczacej jest po¬ laczone z wejsciem odejmowania rewersyjnego li¬ cznika impulsów, wyjscie sterujace i-tej komórki liczacej jest polaczone z wejsciem taktujacym (1+1)- tej komórki liczacej i z jednym z wejsc steruja¬ cych (l-p)-tej komórki liczacej, drugie wejscie ste¬ rujace kazdej komórki liczacej jest polaczone z wyjsciem bloku logicznego, którego jedno z wejsc jest polaczone z wejsciem taktujacym pierwszej ko¬ mórki liczacej drugie wejscie bloku logicznego jest polaczone z jednym z wyjsc informacyjnych pierw¬ szej komórki liczacej, a jedno z wejsc informacyj¬ nych I-tej komórki liczacej jest polaczone z jed¬ nym z wejsc informacyjnych (l-l)-tej komórki li¬ czacej i pozostalym wejsciem informacyjnym (1+ p)-tej komórki liczacej a pozostale wyjscia informa¬ cyjne wszystkich komórek liczacych tworza wielo¬ pozycyjne wyjscie licznika rewersyjnego, poza tym jedno z wejsc informacyjnych n-tej komórki licza¬ cej jest dolaczone do wejscia odejmowania licznika rewersyjnego.W urzadzeniu cyfrowym wedlug wynalazku I-ta komórka liczaca zawiera przerzutnik, piac elemen¬ tów logicznych I, dwa elementy logiczne LUB oraz inwerter, przy czym wyjscia pierwszych dwóch elementów logicznych I sa dolaczone odpo¬ wiednio do wejsc ustawiajacych przerzutnik w stany jedynkowy i zerowy, po jednym z wejsc tych elementów logicznych I polaczone ze soba i z wyjsciem pierwszego elementu logicznego LUB, drugie wejscia jednej pary elementów logicznych I sa polaczone z jednymi z wejsc drugiej pary elementów logicznych I, drugie wejscia drugiej pary elementów logicznych I sa dolaczone do je- 10 15 20 25 30 35 40 45 50 55 60108 086 17 18 dynkowego i zerowego wyjsc przerzutnika, a ich wyjscia sa polaczone z wejsciami ostatniego ele¬ mentu logicznego LUB, którego wyjscie jest do¬ laczone do jednego z wejsc piatego elementu lo¬ gicznego I, którego jedno z wejsc jest dolaczone 5 do inwertera, a poza tym wyjscie tego samego elementu logicznego I jest dolaczone do jednego z wejsc pierwszego elementu logicznego LUB.W urzadzeniu cyfrowym wedlug wynalazku blok logiczny rewersyjnego licznika impulsów w p-ko- dzie Fibonacci'ego zawiera element logiczny I, inwerter i element opózniajacy, przy czym wejs¬ cia linii opózniajacej i inwertera sa dolaczone do jednego z wejsc bloku logicznego, a ich wyjscia sa polaczone z dwoma wejsciami elementu logicz¬ nego I.Urzadzenie do sprowadzania p-kodów Fibonac- ci'ego do postaci minimalnej wedlug wynalazku umozliwia realizacje przeksztalcen kodowych kom¬ binacji, przedstawionych w dowolnej formie p-ko- du Fibonaccfego w p-kod Fibonacci'ego, majacy postac minimalna.Wlaczenie urzadzenia do sprowadzania p-kodów Fibonacci'ego do postaci minimalnej w sklad u- rzadzenia cyfrowego do przetwarzania danych po¬ zwala realizowac wspomniane wyzej dzialania arytmetyczne w p-kodach Fibonacci'ego, co z ko¬ lei rozwiazuje problem jednolitego sposobu kodo¬ wania w róznych zespolach urzadzenia cyfrowego i zwieksza wiarygodnosc przetwarzania informacji dzieki wyeliminowaniu operacji kodowania — de¬ kodowania informacji i zachowaniu zasady jedno¬ rodnosci i jednolitosci struktury urzadzenia cy¬ frowego. To, z kolej, polepsza produkcyjne i eks¬ ploatacyjne charakterystyki urzadzenia cyfrowe¬ go, przeznaczonego do przetwarzania informacji w czesci kontrolowania, wykrywania i lokalizo¬ wania usterek.Zalety wynalazku stana sie bardziej zrozumiale na podstawie dalszego opisu przykladów jego wy¬ konania i rysunków, na których fig. 1 przedsta¬ wia uklad blokowy urzadzenia do minimalizacji p-kodów Fibonacci'ego, wedlug wynalazku; fig. 2 — odmiane ukladu strukturalnego komórki funkcjonalnej wedlug wynalazku; fig. 3 — inna odmiane wykonania ukladu blokowego urzadzenia wedlug wynalazku, w którym kazda komórka funkcjonalna ma wejscia rozwiniecia i wejscie zakazu splotu; fig. 4 — inna odmiane wykonania ukladu strukturalnego komórki z blokiem rozwi¬ niecia wedlug wynalazku; fig. 5 — inna odmiane wykonania ukladu strukturalnego komórki maja¬ cej wejscie zakazu rozwiniecia wedlug wynalazku; fig. 6 — uklad blokowy urzadzenia wedlug wy¬ nalazku, zawierajacego blok okreslania minimal- nosci przedstawienia liczby w p-kodzie Fibonac- ci*ego; fig. 7 — odmiane wykonania ukladu bloko¬ wego cyfrowego urzadzenia do przetwarzania in¬ formacji wedlug wynalazku, zawierajacego blok minimalizacji; fig. 8 — jedna z odmian wykona¬ nia strukturalnych ukladów bloku arytmetyczne¬ go i bloku wejscia — wyjscia wedlug wynalazku fig. 9 — inna odmiane wykonania strukturalnych ukladów bloku arytmetycznego wykonujacego o- peracje mnozenia, oraz bloku wejscia — wyjscia, zawierajacego rewersyjne liczniki impulsów, we¬ dlug wynalazku; fig. 10 — odmiane wykonania strukturalnego ukladu przeksztalcania k-tkowego kodu pozycyjnego w p-kod Fibonacci'ego bloku wejscia — wyjscia, wedlug wynalazku; fig. 11 — inna odmiane wykonania bloku arytmetycznego, w którym rejestry mnoznej i mnoznika maja wejs¬ cia przesuwajace o (p+1) pozycji wedlug wyna¬ lazku; fig. 12 — odmiane wykonania struktural¬ nego ukladu bloku arytmetycznego zawierajacego wedlug wynalazku dwa^loki okreslania minimal- nosci; fig. 13 — jeszcze jedna odmiane wykonania ukladu bloku arytmetycznego z blokami okresla¬ nia minimalnosci przedstawienia liczby w p-ko¬ dzie; fig. 14 — inna odmiane wykonania bloku arytmetycznego z blokiem mnozenia; fig. 15 — odmiane wykonania ukladów bloku arytmetycz¬ nego realizujacego operacje dzielenia i bloku mi¬ nimalizacji; fig. 16 — inna odmiane wykonania realizujacego dzielenie bloku arytmetycznego wed¬ lug wynalazku; fig. 17 — strukturalny uklad blo¬ ku arytmetycznego z ukladem porównania kodów wedlug wynalazku; fig. 18 — odmiane wykonania ukladu bloku mnozenia przez p-liczby Fibonac- ci'ego wedlug wynalazku; fig. 19 — ijlna odmiane wykonania ukladu bloku mnozenia z blokami o- kreslania minimalnosci i ukladem „LUB", wedlug wynalazku; fig. 20 — odmiane wykonania suma¬ tora p-kodów Fibonacci'ego z ukladem okreslania zera, wedlug wynalazku; fig. 21 — odmiane wy¬ konania pólsumatora, wedlug wynalazku; fig. 22 — odmiane wykonania strukturalnego ukladu bloku kontroli, wedlug wynalazku; fig. 23 — odmiane wykonania ukladu sumujacego licznika impulsów w p-kodach Fibonacci'ego, wedlug wynalazku; fig. 24 — inna odmiane wykonania ukladu sumu¬ jacego licznika impulsów w p-kodach Fibonac- ci'ego wedlug wynalazku, realizujacy szeregowa zasade pracy; fig. 25 — jeszcze inna odmiane wy¬ konania ukladu licznika sumujacego wedlug wy¬ nalazku; fig. 26 — odmiane wykonania ukladu o- dejmujacego licznika impulsów w p-kodach Fibo- nacci'ego, wedlug wynalazku; a fig. 27 — odmiane wykonania ukladu rewersyjnego licznika impulsów w p-kodach Fibonacci'ego, wedlug wynalazku.Na fig. 1 przedstawiony jest przyklad wykona¬ nia urzadzenia 1 do minimalizacji p-kodów Fibo- nacci'ego. W tym przypadku p=l i urzadzenie przedstawione na fig. 1 realizuje minimalizacje p-kodów Fibonacci'ego. Urzadzenie zawiera n je¬ dnakowych komórek funkcjonalnych 2, gdzie n=5 i oznacza rzad p-kodów Fibonacci'ego. Kazda ko¬ mórka funkcjonalna 2 ma wejscia informacyjne splotu 3 i 4, wejscia ustawiajace splotu 5 i 6, wejs¬ cie sterujace splotu 7, wyjscie informacyjne i wyjs¬ cie splotu. Wyjscie splotu. I-tej komórki funkcjo¬ nalnej 2 (1=3) polaczone jest z wejsciem usta¬ wiajacym splotu 5 (1—l)-ej komórki funkcjonal¬ nej 2 i drugim wejsciem ustawiajacym splotu 6 (1—p—l)-ej komórki funkcjonalnej 2.Wejscie informacyjne splotu 4 I-tej komórka funkcjonalnej polaczone jest z wyjsciem informa¬ cyjnym (l-l)-ej komórki funkcjonalnej 2, a drugie wejscie informacyjne splotu 3 I-tej komórki funk¬ cjonalnej 2 polaczone jest z wyjsciem informacyj¬ nym (1—p—l)-ej komórki funkcjonalnej 2. Wyjs^ 15 20 25 30 35 40 45 50 55 60108 086 19 20 cia informacyjne 2 wszystkich komórek funkcjo¬ nalnych 2 tworza pojedyncze wyjscie informacyj¬ ne urzadzenia minimalizacji 1, bedace wyjsciem wielopozycyjnym o liczbie pozycji równej n. Wejs¬ cia informacyjne splotu 3 i 4 sluza do zbierania informacji z wyjsc informacyjnych komórek funk¬ cjonalnych 1 i (1—p—1) 2. Wejscia splotu wszyst¬ kich komórek funkcjonalnych 2 dolaczone sa do wspólnej szyny bedacej wejsciem sterujacym splo¬ tu urzadzenia minimalizacji p-kodów Fibonac- ci'ego 1, wejscia, na których podawany jest sygnal sterujacy w wypadku koniecznosci minimalizacji zapisanego w komórkach funkcjonalnych 2 p-kodu Fibonacci'ego.Urzadzenie ma wejscie informacyjne 8 do wpro¬ wadzenia informacji o liczbie przedstawionej w p-kodzie Fibonacci'ego. Wyjscia informacyjne wszystkich komórek funkcjonalnych 2 tworza wyjscie informacyjne urzadzenia minimalizacji 1 bedace wyjsciem wielopozycyjnym.Na fig. 2 przedstawiono odmiane wykonania I-tej komórki funkcjonalnej 2 zawierajaca prze- rzutnik 9, blok komutacji 10 i blok splotu wyko¬ nany w postaci logicznego ukladu „I". Jedno z wejsc 12 ukladu logicznego „I" dolaczone jest do zerowego wyjscia przerzutnika 9, a wyjscia in¬ formacyjne splotu 3 i 4 i wejscie sterujace 7 I-tej komórki funkcjonalnej 2 stanowia pozostale wej¬ scia ukladu logicznego „I". Blok splotu 11 wy¬ twarza sygnal splotu i w wypadku, jesli w prze- rzutniku 9 zapisana jest jedynka, na wejscia in¬ formacyjne 3 i 4 podawany jest sygnal jedynko- wy, a na wejscie sterujace splotu bloku 11 — sygnal sterujacyy z wejscia sterujacego splotu u- rzadzenia 1. Wyjscie bloku splotu 11 stanowi wyjscie splotu komórki funkcjonalnej 2.Blok komutacji 10 zawiera pierwszy uklad lo¬ giczny „LUB" 13 sluzacy do podawania sygnalu splotu ustawiajacego przerzutnik 9 w polozenie zerowe i przechodzacego, na wejscia ukladu lo¬ gicznego „LUB" 13 bedacego wejsciami ustawia¬ jacymi splotu 5 i 6 komórki funkcjonalnej 2 i na drugi uklad logiczny „LUB" 14 sluzacy do zapi¬ sywania informacji w przerzutniku 9 I-tej ko¬ mórki funkcjonalnej 2, poniewaz wejscie 15 ukladu logicznego „LUB" 14 polaczone jest z wyjsciem ukladu logicznego „I,y pelniacego funkcje bloku splotu 11. Wyjscia ukladów logicznych „LUB" 13 i 14 dolaczone sa odpowiednio do wejscia ustawiania w stanie zerowym 16 i do wejscia ustawiania w stanie jedynkowym 17 przerzutnika 9. Jedynkowe wyjscie 18 przerzutnika 9 stanowi wyjscie infor¬ macyjne komórki funkcjonalnej 2.Fig. 3 przedstawia inna odmiane wykonania urzadzenia do minimalizacji p-kodów Fibona- cci'ego 1 w postaci n jednakowych komórek fun¬ kcjonalnych 2, w którym I-ta komórka funkcjo¬ nalna 2 ma wejscie zakazu splotu, których liczba jest równa p-1, gdzie p=2, a n=7 dla odmiany przedstawionej na fig. 3. Wejscie zakazu splotu 19 (1—l)-ej komórki funkcjonalnej 2 dolaczone jest do wyjscia zakazu splotu (l+l)-ej komórki funkcjonalnej 2 sluzacego do podawania do (1—l)-ej komórki funkcjonalnej 2 sygnalu zakazu splotu powstajacego w wypadku pojawienia sie sygnalu splotu na wyjsciu splotu I-tej komórki funkcjonalnej 2, które 'jest dolaczone do wejsc ustawiajacych 5 i 6 odpowiednich komórek fun¬ kcjonalnych 2. Kazda komórka funkcjonalna 2 ma równiez wejscie sterujace rozwiniecia 20.Wejscia sterujace 20 wszystkich komórek funkcjo¬ nalnych 2 dolaczone sa do wspólnej szyny bedacej wejsciem sterujacym rozwiniecia urzadzenia do minimalizacji p-kodu Fibónacci'ego 1. Kazda ko¬ mórka funkcjonalna 2 ma wejscia informacyjne rozwiniecia 21, których liczba jest równa p+2, wejscia ustawiajace rozwiniecia 22, których liczba jest równa p+1 oraz wyjscie rozwiniecia. Pierw¬ sze z wejsc informacyjnych 21 I-tej komórki fun¬ kcjonalnej 2 dolaczone jest do dodatkowego wyj¬ scia informacyjnego (l-p)-ej komórki funkcjonal¬ nej 2, z którego na wspomniane wejscie informa¬ cyjne 21 podawany jest sygnal swiadczacy o tym, ze przerzutnik 9 (fig. 2) tej komórki funkcjonal¬ nej 2 jest w stanie zerowym. Inne dwa wejscia 21 (fig. 3) I-tej komórki funkcjonalnej 2 polaczone sa odpowiednio z dodatkowymi wyjsciami (l-p-l)-ej komórki funkcjonalnej 2 i (i-p_2)-ej ko¬ mórki funkcjonalnej 2, a pozostale wejscie infor¬ macyjne 21 I-tej komórki funkcjonalnej 2 pola¬ czone jest z dodatkowym wyjsciem informacyj¬ nym (l+l)-ej komórki funkcjonalnej 2. Wyjscie rozwiniecia I-tej komórki funkcjonalnej 2 dola¬ czone jest do jednego z wTejsc ustawiajacych roz¬ winiecia 22 komórek funkcjonalnych 2 od (l-p)-ej do (l-p-2)-ej. Wejscia ustawiajace rozwiniecia 22 sluza do ustawiania przerzutnika 9 (fig. 2) odpo¬ wiedniej komórki funkcjonalnej 2 w stan jedyn- kowy.Fig. 4 przedstawia odmiane realizacji komórki funkcjonalnej 2 urzadzenia 1 przedstawionego na fig. 3. Komórka funkcjonalna 2 ma blok rozwi¬ niecia 23 wykonany w postaci ukladu logicznego „I" o p+4 wejsciach. Jedno z wejsc ukladu lo¬ gicznego „I" pelniacego funkcje bloku 23 polaczo¬ ne jest z jedynkowym wyjsciem 18 przerzutnika 9, którego drugie wejscie jest wejsciem steruja¬ cym rozwiniecia 20 komórki funkcjonalnej 2, a pozostale (p+2) wejsc sa wejsciami funkcjonal¬ nymi rozwiniecia 21 komórki funkcjonalnej 2.Wyjscie ukladu logicznego „I" jest wyjsciem bloku rozwiniecia 23, na którym wystepuje sy¬ gnal jedynkowy w wypadku wystepowania takich samych sygnalów na wszystkich wejsciach bloku rozwiniecia 23. Blok splotu wykonany jest w tym wypadku w postaci ukladu logicznego „I" 24 i inwertera 25 dolaczonego do wyjscia ukladu lo¬ gicznego „I" 24, a wyjscie inwertera 25 jest wyj¬ sciem zakazu splotu komórki funkcjonalnej 2, na którym powstaje sygnal zakazu splotu dla blo¬ ków splotu 11 komórek funkcjonalnych 2 od (1 —l)-ej do (l-p)-ej wlacznie. Wyjscie bloku roz¬ winiecia 23 dolaczone jest do wejscia 26 ukladu logicznego „LUB" 13 bloku komutacji 10 i sluzy do podawania sygnalu jedynkowego na wejscie 16 sluzace do ustawiania przerzutnika 9 w polo¬ zeniu zerowym. Wejscia ustawiajace 22 rozwinie¬ cia komórki funkcjonalnej 2 sa wejsciami dru¬ giego ukladu logicznego „LUB" 14. 10 15 20 25 30 35 40 45 50 55 60108 086 21 22 Na fig. 5 przedstawiona jest komórka funkcjo¬ nalna 2 urzadzenia minimalizujacego p-kod Fibo- nacci'ego 1, a I-ta komórka funkcjonalna 2 ma p-2 wejsc zakazu rozwiniecia 27, w tym wypadku przy p=3 kazda komórka funkcjonalna 2 ma jedno wejscie zakazu rozwiniecia 27^ którym jest wejscie ukladu logicznego „I" 28 bloku rozwinie¬ cia 23. Blok rozwiniecia 23 zawiera równiez in- werter 29, którego wejscie dolaczone jest do wyj¬ scia ukladu logicznego „I" 28, a wyjscie pelni fun¬ kcje zakazu rozwiniecia komórki funkcjonalnej 2. Przy tym wyjscie zakazu rozwiniecia I-tej ko¬ mórki funkcjonalnej dolaczone jest do wejsc za¬ kazu rozwiniecia komórek funkcjonalnych 2 od (1—2) do (1—p—2)-ej (co nie jest pokazane na ry¬ sunku) i sluzy do podawania na wspomniane wej¬ scie zakazu rozwiniecia 27 sygnalu zakazu rozwi¬ niecia bedacego inwertowanym sygnalem rozwi¬ niecia wystepujacym na wyjsciu ukladu«Josicznegb „I" 28.Na fig. 6 przedstawione jest urzadzenie do mi¬ nimalizacji p-kodów Fibpnacci'ego 1 zawierajace blok okreslania minimalnosci postaci przedstawie¬ nia liczby w p-kodzie Fibonacci'ego 30 sluzacy do wytwarzania sygnalu minimalnosci swiadczacego o zakonczeniu procesu minimalizacji p-kodu Fi- bonacci'ego. Blok 30 zawiera uklad logiczny „LUB" 31 o n wejsciach 32 oraz n komórek 33. Jedno z wejsc 34 I-tej komórki 33 dolaczone jest do wyjs¬ cia informacyjnego I-tej komórki funkcjonalnej 2, a pozostale „p" wejsc 35 komórki 33 dolaczone jest do wyjsc informacyjnych komórek informacyj¬ nych 2 c-d (l-l)-e4 do (l-p)-ej wlacznie w celu zapewnienia kontroli, stanu tych komórek funkcjo¬ nalnych 2. Kazda komórka 33 zawiera uklad lo¬ giczny „I" 36, którego wyjscie jest wyjsciem ko¬ mórki 33 i dolaczone jest do 1-ego wejscia 32 u- kladu logicznego „LUB" 31, poza tym jedno *z wejsc ukladu logicznego „I" 36 stanowi wejscie 34 komórki 33, a drugie wejscie polaczone jest z wyjs¬ ciem 37 ukladu logicznego „LUB" 33, którego wejscia stanowia wejscia 35 komórki 33. Wyjscie ukladu logicznego „LUB" 31 jest wyjsciem bloku okreslania minimalnosci 30, z którego sygnal mi¬ nimalnosci podawany jest na wejscie bloku ste¬ rowania (nie pokazanego na fig. 6).Przerzutnik 9 (fig. 4) ma wejscie liczace bedace wejsciem odwracajacym 39 komórki funkcjonal¬ nej 2, na które podawany jest inwersyjny sygnal jedynkowy przerzutnika 9. Wejscia odwracajace 39 ' komórek funkcjonalnych od pierwszej do (n—p)-ej dolaczone sa do wspólnej szyny two¬ rzac wejscie odwracajace urzadzenia minimali¬ zacji 1 dolaczony do bloku sterowania (nie poka¬ zano na fig. 4).Analogiczne zmiany mozna wprowadzic w urza¬ dzeniu 1 przedstawionym na fig. 5.Na fig. 7 przedstawione jest cyfrowe urzadze¬ nie przetwarzania informacji zawierajace blok wprowadzania i wyprowadzania informacji 40 majace jedno wejscie informacyjne 41 i wyjscie in¬ formacyjne 42, które stanowia wielopozycyjne wej¬ scie i wyjscie przeznaczone do równoleglego wpro¬ wadzania i wyprowadzania wielopozycyjnej infor¬ macji w postaci dowolnego -k-kowego pozycyjnego.Blok 40 przeznaczony jest do przetwarzania k-ko- wego kodu pozycyjnego w p-kod Fibonacci'ego i odwrotnie. Drugie wyjscie informacyjne bloku 40 polaczone jest z wejsciem informacyjnym 43 bloku 5 arytmetycznego 44 stanowiacym wejscie wielopo- zycyjne. Wyjscie informacyjne bloku arytmetycz¬ nego 44 dolaczone jest do wejscia informacyjnego 45 bloku 40 i równiez stanowi wielopozycyjne wyjscie. Wejscie informacyjne 4$ bloku arytme¬ tycznego 44 i wejscie informacyjne 45 bloku 40 przeznaczone sa do wymiany informacji miedzy tymi blokami w postaci wielopozycyjnego p-kodu Fibonacci^ego. Grupa wyjsc sterujacych bloku arytmetycznego 44 dolaczona jest do grupy 46 wyjsc bloku sterujacego 47. Druga grupa 48 wejisc bloku sterujacego dolaczona jest do grupy wyjsc sterujacych bloku wprowadzania i wyprowadza¬ nia informacji 40, a dwie grupy wyjsc bloku 47 dolaczone sa do grupy wejsc sterujacych 49 bloku 40 i do grupy wejsc sterujacych, 501 bjoku arytme¬ tycznego 44. Cyfrowe urzadzenie do przetwarzania informacji zawiera równiez blok minimalizacji 51 majacy przynajmniej dwa urzadzenia do mini¬ malizacji p-kodów Fibonacci'ego, które sa opisa¬ ne powyzej (fig. 1, 3, 5).Blok minimalizacji .51 ma grupe wejsc informa¬ cyjnych 52, z których kazdy stanowi, wejscie in¬ formacyjne 8 (fig. 1, % 5) osobnego urzadzenia do minimalizacji p-kodów# Fibanaccrego 1, które jest wejsciem wielopozycyjnym utworzonym przez wejscia iiiformacyjne komórek funkcjonalnych 2.Liczba ^urzadzen do minimalizacji p-kodów Fi- bpnaceL^gp 1 realizujacych przetwarzanie infor¬ macji przesylanej z bloku arytmetycznego 44 (fig* 8), a zatem i liczba wejsc informacyjnych w grupie 5? jest okreslona: funkcja realizowana przez blok arytmetyczny 4£ i parametrem „p" p-kodu Fibonacci'ego.Kazde wejscie informacyjne grupy dodatko¬ wych wejsc informacyjnych 52 dolaczone jest do jednego z wyjsc grupy wyjsc bloku arytmetyczne¬ go 44 bedacego wejsciem wielopozycyjnym 4 prze¬ znaczonego do wyprpwadzania.anformacii posred^ niej z bloku arytmetycznego 44, do bloku mini¬ malizacji 51 w celu ;n|inimaUzacji-.-i jej przedsta¬ wienia za pomoca'prkodu ftbonaccrego.Kazde wejscie grupy dodatkowych wejsc infor¬ macyjnych 53 bloku arytmetycznego 44 dolaczo¬ ne jest do wyjscia informacyjnego jednego; z u- rzadzen do minimalizacji 1 (fig. 1, 3) bedacego wyjsciem wielopozycyjnym.Grupa (fig. 7) dodatkowych wejsc informacyj¬ nych 53 przeznaczona jest do wprowadzania po¬ sredniej zminimalizowane} informacji 2 bloku 51 do bloku arytmetycznego 44. Grupa ^ejsc steru¬ jacych 54 bloku minimalizacji 51 dolaczona jest do dodatkowej grupy wyjsc bloku sterujacego 4t, a grupa wyjsc sterujacych bloku 51 dolaczona jes,t do dodatkowej grupy wejsc 55 bloku 47. Grupa wejsc sterujacych bloku minimalizacji 51 zawiera wejscia sterujace 7 {fig. 3) splotu, wejscia steruja¬ ce rozwiniecia 23 i wejscia odwracajace 39 (fig. 4) urzadzen do minimalizacji p-kodów 1. Grupa wyjsc sterujacych bloku 51 utworzona jest przez wyjscie bloków okreslania minimalnosci 30 (fig. 6) i jest 15 20 25 30 35 40 45 50 55 60108 086 23 przeznaczona do zapewnienia warunków praey asynchronicznej.Blok minimalizacji 51 ma równiez dodatkowa grupe wyjsc informacyjnych bedacych wyjsciami wielopózycyjnymi, która dolaczona jest do grupy dodatkowych wejsc informacyjnych 56 bloku 40, oraz grupe dodatkowych wejsc informacyjnych 57 dolaczana do grupy dodatkowych wyjsc informa¬ cyjnych bloku 40. W danym wypadku blok mini¬ malizacji 51 dodatkowo zawiera urzadzenia mini¬ malizacji 1 analogiczne do opisanych na fig. 1, 3, 5, 7, których liczba jest okreslona przez parametr ,:p", przy tym kazde wyjscie grupy wyjsc infor¬ macyjnych bloku 51 jest wyjsciem informacyjnym jecriego z dodatkowo wprowadzonych urzadzen do minimalizacji p-kodów 1, a kazde wejscie grupy dodatkowych wejsc informacyjnych 57 bloku 51 jest wejsciem informacyjnym jednego z urzadzen minimalizacji p-kodów Fibonacci'ego 1, wprowa¬ dzonego dodatkowo. Grupa dodatkowych wejsc informacyjnych 51 i grupa dodatkowych wyjsc in¬ formacyjnych bloku 51^ przeznaczone sa do przyj¬ mowania informacji posredniej w p-kodach Fibo- nacci'ego z bloku wejscia—wyjscia 40 w celu na¬ stepnej minimalizacji jej przedstawienia i do wy¬ prowadzenia zminimalizowanej informacji posred¬ niej z bloku 51 der bloku 40.Na fig. 8 przedstawiono uklady funkcjonalne bloku arytmetycznego 44 i* bloku wejscia—wyjs¬ cia 40 realizujacych operacje w p-kodach Fibo- nacci'ego. Blok wejscia — wyjscia 40 zawiera k-kowy odejmujacy licznik impulsów 58, sumu¬ jacy licznik impulsów 59 w p-kodach Fibonacci e- gó i uklad okreslania zera 60 stanowiace prze¬ twornik kodu k-kowego w p-kod fibonacci^ego 61.Wejscie informacyjne 41 bloku wejscia — wyjs¬ cia 40 jest wejsciem informacyjnym k-pozycyjne- go licznika odejmujacego 58, pierwsze wejscie 49i grupy wejsc sterujacych 49 dolaczone jest do wejs¬ cia liczacego k-pozycyjnego licznika odejmujacego 58 i do wejscia liczacego licznika sumujacego 59.Wyjscie licznika sumujacego 59 jest wyjsciem informacyjnym bloku wejscia — wyjscia 40 dola¬ czonym do wejscia ^informacyjnego 43 bloku aryt¬ metycznego 44, a wyjscie K-kowego licznika odej¬ mujacego 58 dolaczone jest do wejscia ukladu okreslania zera 60, ha którego wejsciu powstaje sygnal swiadczacy o zerowym stanie k-kowego licznika odejmujacego 58, co oznacza zakonczenie procesu przetwarzania kodu k-pozycyjnego, u- przednio zapisanego w k-pozycyjnym liczniku odej¬ mujacym 58, w p-kod Fibonacci'ego. Wyjscie ukladu 60 jest wyjsciem grupy wyjsc sterujacych dolaczonym do wyjscia 48i grupy wyjsc 48 bloku sterujacego 47. Blok wejscia — wyjscia zawiera równiez przetwornik 62 p-kodu Fibonacci'ego w k-kowy kod pozycyjny skladajacy sie z odej¬ mujacego licznika impulsów 63 w p-kodach Fi- bonacci'ego, ukladu okreslania zera 64 i k-pozy- cyjny licznik sumujacy 65.Wejscie informacyjne 45 bloku 40 jest wejsciem informacyjnym odejmujacego licznika impulsów 63, którego wyjscie polaczone jest z wejsciem u- kladu okreslania zera 64, a wyjscie ukladu 64 jest wyjsciem grupy wyjsc sterujacych dolaczonym 24 do wejscia 482 grupy wejsc sterujacych 48 bloku sterujacego 47. Wejscie 49* grupy wejsc steruja¬ cych 49 bloku 40 dolaczone jest do wejscia licza¬ cego k-pozycyjnego licznika sumujacego 65 i do 5 wejscia liczacego licznika odejmujacego 63 wyjs¬ cie k-pozycyjnego licznika sumujacego 65 jest wyjsciem informacyjnym 42 bloku wejscia — wyjscia 40.Wejscie informacyjne 43 bloku arytmetyczne- 10 go 44 polaczone jest z wejsciem informacyjnym rejestru mnoznej 66 i rejestru mnoznika 67 prze¬ znaczonych do przechowywania i przesuwania informacji w p-kodach Fibonacci'ego, których wejscia sterujace przesuwu o jedna pozycje dola- 15 czone sa do wejscia 50i grupy wejsc sterujacych 50. Wyjscie rejestru mnoznej 66 dolaczone jest do wejscia skladnika 68 sumatora 69. Wejscie sumy posredniej i wejscie posredniego przeniesienia su- matora\ 69N sa odpowiednio wejsciami 53i i 532 20 grupy dodatkowych wejsc informacyjnych 53 bloku arytmetycznego 44. Wyjscia sumy posred¬ niej i posredniego przeniesienia sumatora 6S sa wyjsciami grupy dodatkowych wyjsc informacyj¬ nych bloku arytmetycznego 44 dolaczonymi odpo- 25 wiednio do wejsc 52i i 522 grupy wejsc informa¬ cyjnych 52. Wyjscie informacyjne bloku arytme¬ tycznego 44 dolaczone do wejscia informacyjnego 45 bloku 40 jest wyjsciem informacyjnym suma¬ tora 69, a wyjscie skrajnej pozycji rejestru mnoz- 30 nika 67 jest wyjsciem pojedynczym dolaczonym do pojedynczego wejscia grupy wejsc 46 bloku steru¬ jacego 47. Wejscie 50* grupy wejsc sterujacych 59 bloku arytmetycznego 44 jest wejsciem sterujacym sumatora 69 przeznaczonego do gromadzenia iloczy- 35 nów czesciowych i do formowania koncowego wy¬ niku mnozenia.. Na fig. 9 przedstawiony jest schemat funkcjonal¬ ny nastepnych odmian wykonania bloku wejscia — wyjscia 40 i bloku arytmetycznego 44. Tu w bloku 40 40 k-pozycyjny licznik rewersyjny 70* rewersyjny licznik impulsów w p-kodzie Fibonacci'ego 71 oraz uklady 60 i 64 okreslania zera pelnia funkcje przet¬ worników 61 i 62 (fig. 8) k-pozycyjnego kodu pozy¬ cyjnego w p-kod Fibonacci'ego lub*na odwrót w za- 45 leznosci od sygnalów sterujacych dochodzacych z bloku sterujacego 47 do wejsc sterujacych liczników rewersyjnych 70 i 71, których wejscia liczace dola¬ czone sa do wejscia 49j grupy wejsc sterujacych 49 bloku 40. Wejscie sterujace odejmowania licznika 50 rewersyjnego 71 i wejscie sterujace sumowania li¬ cznika rewersyjnego 70 dolaczone sa do wejscia 492 grupy wejsc sterujacych 49 bloku 40, a wejscie ste¬ rujace odejmowania licznika rewersyjnego 70 i . wejscie sterujace sumowania licznika rewersyjnego 55 71 dolaczone sa do wejscia 495 grupy wejsc steru¬ jacych 49 bloku 40.Wejscie informacyjne k-pozycyjnego licznika re¬ wersyjnego 70 jest wejsciem informacyjnym 41 blo¬ ku 40, a informacyjne wyjscie k-kowego licznika 60 rewersyjnego 70 dolaczone jest do wejscia ukladu okreslania zera 60 i jest wyjsciem informacyjnym 42 bloku wprowadzania i wyprowadzania informa¬ cji 40. Wejscie informacyjne 45 bloku 40 jest wyj¬ sciem informacyjnym licznika rewersyjnego 71 im- 65 pulsów w p-kodzie Fibonacci'ego, którego wyjscie108 086 25 26 dolaczone jest do wejscia ukladir okreslania zera 64 i jest wyjsciem informacyjnym bloku 40 dolacza¬ nym do wejscia informacyjnego 43 bloku arytmety¬ cznego 44. Wyjscia ukladów okreslania zera 69 i 64 sa wyjsciami grupy wyjsc sterujacych bloku 40 dolaczonymi odpowiednio do wejsc 48j i 482 grupy wejsc 48 bloku sterujacego 47. Blok arytmetyczny 44 zawiera rejestr mnoznika 67, sumator p-kodów Fi- bonacci'ego 69 i blok mnozenia przez p-liczby Fibo- nacci'ego 72, których zestaw pozwala na realizacje operacji mnozenia liczb w p-kodach Fibonacc^ego.Wejscie informacyjne 43 polaczone jest z wejsciem informacyjnym rejestru mnoznika 67 z wejsciem in¬ formacyjnym mnozenia przez p-liczby Fibonaoci'ego 72, którego wyjscie dolaczone jest do wejs¬ cia 68 jednego ze skladników w sumatorze 69 którego wyjscie informacyjne jest wyjsciem infor¬ macyjnym bloku arytmetycznego bloku 44, dolaczo¬ nym do wejscia informacyjnego 45 bloku 40. Wejs¬ cia 502 i 50» grupy wejsc sterujacych 50 bloku aryt¬ metycznego 44 sa wejsciami sterujacymi odpowied¬ nio sumatora 69 i bloku mnozenia 72. Wyjscie naj¬ nizszej pozycji rejestru 67 jest pojedynczym wyjs¬ ciem grupy wyjsc sterujacych bloku arytmetycznego 44 dolaczonym do wejscia 46 bloku 47. Wejscie su¬ my posredniej i posredniego przeniesienia bloku 72 sa odpowiednio wejsciami 53x i 53? grupy dodatko¬ wych wejsc informacyjnych 53 bloku arytmetyczne¬ go 44, a wejscia sumy posredniej i posredniego przeniesienia sumatora 69 sa odpowiednio wejscia¬ mi 533 i 534 grupy dodatkowych wejsc informacyj¬ nych. Wyjscia sumy posredniej i posredniego prze¬ niesienia bloku 72 sa wyjsciami grupy wyjsc bloku arytmetycznego 44 dolaczonymi odpowiednio do wej¬ sc 52, i 52i grupy wejsc informacyjnych 52 bloku minimalizacji 51, a wyjscia sumy posredniej i posre¬ dniego przeniesienda sumatora 69 sa drugimi wyjs¬ ciami tej samej grupy wyjsc z bloku arytmetycz¬ nego 44 dolaczonymi odpowiednio do wejsc 523 i 524 grupy wejsc informacyjnych 52 bloku 51.Na fig. 10 przedstawiono schemat funkcjorlalny przetwornika k-kowegó kodu w p-kod Fibonacci'ego 61 bloku wejscia-wyjscia 40, w którym wejscie in¬ formacyjne 41 bloku wejscia—wyjscia ^0 jest wejs¬ ciem informacyjnym rejestru 73 majacego „m" wyjsc dolaczonych dó jednego z wejsc od 74j do 74m bloku logicznego „I" 74, gdzie m—rzad. wyj¬ sciowego kodu k-kowego. Drugie wejscie kazdego ukladu logicznego 74 jest wejsciem 49i+1 grupy wejsc sterujacych 49 bloku wejscia — wyjscia 40. Blok ukladów logicznych „LUB" 75 blo¬ ku 40 zawiera n ukladów logicznych „LUB" (nie pokazanych na fig. 12), gdzie n—jest rzedem p-kodu Fibonacci'ego.Wyjscie ukladu logicznego 74i dolaczone jest do jednego z wejsc tego ukladu logicznego „LUB", któ¬ rego numer jest zgodny z numerem pozycji majacej wartosc jedynkowej w reprezentacji liczby oti.k1 w p-kodzie Fibonacci'ego, gdzie ai jest wartoscia i-tej pozycji k-podstawa systemu liczbowego. Blo¬ ki ukladów logicznych 74 i 75 przeznaczone sa do przetwarzania i-tej pozycji wyjsciowego kodu k-kowego przechowywanego w rejestrze 73 w p-kod Fibonacc^ego przy podawaniu sygnalu sterujacego na wejscie 49l+J grupy wejsc sterujacych 49.* Wejscie 76 bloku 75 ukladów lo¬ gicznych „LUB" bedace wyjsciem wielopozycyj- nym polaczone jest z wielopozycyjnym wejsciem sumatora 77, w którym kazde wejscie sterujace 5 jest wejsciem 49i grupy wejsc sterujacych 49 blo¬ ku 40, a wejscia sumy posredniej i posredniego przeniesienia sa odpowiednio wejsciami 56i i 562 grupy wejsc 56 bloku 40. Wyjscia posredniej su¬ my 78 i 79 i posredniego przeniesienia sumatora 77 sa wyjsciami grupy wyjsc bloku wejscia — wyjscia 40 dolaczonymi odpowiednio do wejsc 57i i 57* grupy dodatkowych wejsc informacyj¬ nych 57 (fig. v2) bloku minimalizacji 51. Wyjscie informacyjne 80 (fig. 10) sumatora 77 jest wyjs¬ ciem informacyjnym bloku 40 dolaczonym do wejscia informacyjnego 43 (fig. 1) bloku arytme¬ tycznego 44.Sumator 77 przeznaczony jest do gromadzenia p-kodów Fibonaccfego otrzymywanych z wyjsc ukladów „LUB" bloku 75 w celu uzyskania osta¬ tecznego wyniku przetwarzania kodu k-kowego w p-kod Fibonacci'ego.Na $ig. 11 przedstawiona jest jedna z odmian wykonania bloku arytmetycznego 44, w zasadzie takiego samego jak blok arytmetyczny 44 przed¬ stawiony na fig. 10. Róznica polega na tym, ze przedstawiony na fig. 11 blok arytmetyczny 44 ma wejscie 50s wchodzace w sklad grupy wejsc sterujacych przesuwu o p+1 pozycji rejestrów 66 i 67. Pozwala to na zmniejszenie czasu potrzeb¬ nego do przemnozenia dwóch liczb w p-kodzie Fibonaccrego .dzieki zmniejszeniu czasu potrzeb¬ nego na przesuw, co osiaga sie przez realizacje przesuwu kodu od razu o p+1 pozycje w wypad¬ ku kiedy poprzednia pozycja mnoznika miala wartosc jedynkowa. v Na fig. 12 przedstawiona jest nastepna odmia¬ na wykonania bloku arytmetycznego 44, która w odróznieniu od odmiany przedstawionej na fig. 8 ma trzy wejscia sterujace wchodzace w sklad grupy wejsc sterujacych polaczonych z grupa wyjsc 46 (fig. 10) bloku sterujacego 47. Jedno z tych wyjsc sterujacych jest wyjsciem kontrol¬ nym 81 (fig. 12) sumatora 69, drugie wyjscie ste¬ rujace jest Wyjsciem 82 bloku okreslania mim\< malnosci 30 wykonanego tak, jak to przedstawio¬ no na fig. 6, ktcrego wejscie dolaczone jest. do wejscia informacyjnego rejestru 66, a^ nastepne wyjscie sterujace bloku arytmetycznego 44 jest wyjsciem 83 drugiego bloku okreslania minimal- nosci 30, którego wejscie dolaczone jest do wyjs¬ cia informacyjnego rejestru 67. Dwa bloki okres¬ lania minimalnosci 30 przeznaczone sa, 4b poda¬ wania sygnalów bledu cip D^bfeu sterujacego 47 (fig. 8) w tych wypadk&cji, kiedy Jbst^c liczby przechowywanej w rejestrach & (fljg. 12) i 6t nie odpowiada minimalnej postaci przedstawienia w p-kodzie FibonaccPego. Na wyjsciu kontrolnym 81 sumatora 69 powstaje sygnal bledu w wypadku nieprawidlowego funkcjonowania sumatora 69.Analogicznie mozna dopelnic uklad bloku aryt¬ metycznego 44 przedstawionego na fig. 13.Fig. 13 przedstawia odmiane wykonania bloku arytmetycznego 44 wykonujacego operacje mno¬ zenia i zawierajacego rejestr mnoznej 66 i rejestr 15 20 25 30 35 40 45 50 55 60108 086 27 28 mnoznika 67, sumator 69, bloki ukladów logicz¬ nych „I" 84j — 84p+5 i blok ukladów logicznych „LUB" 85. Wejscie informacyjne 43 bloku aryt¬ metycznego 44 polaczone jest z wejsciami infor¬ macyjnymi rejestrów 66 i 67, w których wejscia sterujace przesuwu o p+1 pozycje polaczone sa ze spba i sa wejsciem sterujacym 50i grupy wejsc sterujacych 50 bloku arytmetycznego 44. Wyjscie informacyjne rejestru 66 jest wyjsciem wielopo- zycyjnym i dolaczone jest do wielopozycyjnych wejsc wszystkich bloków ukladów logicznych „I" 84, przy tym liczba wejsc kodu wielopozycyjnego dowolnego bloku 84i jest równa liczbie ukladów logicznych „I"-tego bloku 84t, a kazde I-te wejs¬ cie koflu wielopozycyjnego jest jednym z wejsc I-tego ukladu logicznego „I". Poza tym to samo wejscie I-tego ukladu logicznego „I" i-tego bloku 84i do¬ laczone jest do (l+l)-go wyjscia wielopozycyjnego wyjscia informacyjnego rejestru 66. Wyjscie (n—i)-tej pozycji rejestru 67 dolaczone jest do drugich wejsc wszystkich ukladów logicznych „I" i-tego bloku 84i. Wielopozycyjne wyjscia bloków ukladów logicznych „I" 84 polaczone sa z wejs¬ ciami 86 bloku ukladów logicznych „LUB" 85, przy czym wyjscia I-tych ukladów logicznych „I" wszystkich bloków 84 polaczone sa z (p+1) wyjs¬ ciami I-tego ukladu logicznego „LUB" bloku 85 (na fig; 13 nie pokazane). Bloki &4 i blok ukladów logicznych „I" i „LUB" 85 przeznaczone sa do jed¬ noczesnego mnozenia wszystkich pozycji mnoz¬ nej przez (p+1) pozycje mnoznika. Wielopozycyj¬ ne wyjscie bloku 85 dolaczone jest do wejscia skladnika 68 sumatora 69 przeznaczonego do gro¬ madzenia iloczynów czesciowych. Proces groma¬ dzenia realizowany jest zgodnie z sygnalem do¬ chodzacym do wejscia sterujacego 502 bedacego wejsciem sterujacym sumatora 69.Sumator 69 ma wyjscie kontrolne 81, które jest wyjsciem grupy wyjsc sterujacych bloku arytme¬ tycznego 44. Poza tym wyjscia rejestrów 66 i 67 dolaczone sa do odpowiednich bloków okreslania mlnimalnosci przedstawienia liczby w p-kódzie Fibonacci'ego 30, a wyjscia tych bloków sa rów¬ niez wyjsciami grupy wyjsc sterujacych bloku a- rytmetycznego 44. Dodatkowo uklad zawiera blok kontroli 87, którego wejscia dolaczone sa do wie¬ lopozycyjnych wyjsc bloków 84, a jego wyjscie 88 równiez jest wyjsciem grupy wyjsc sterujacych bloku arytmetycznego 44, co zapewnia kontrole iloczynów czesciowych polegajaca na wytwarza¬ niu sygnalu bledu w wypadku, jesli na wyjsciu wiecej niz jednego bloku 84 wystepuje kod rózny od zera.Fig. 14 przedstawia nastepna odmiane wykona¬ nia bloku arytmetycznego 44, w zasadzie takiego samego jak blok arytmetyczny 44 z fig. 9, jedna¬ kowoz w odmianie przedstawionej na fig. 14 su¬ mator 69 i blok 72 mnozenia przez p-liczby Fibo- naccfego maja wyjscia kontrolne 81 i 89, bedace odpowiednio wyjsciami grupy wyjsc sterujacych bloku arytmetycznego 44 dolaczonej do grupy wejsc 46 (fig. 8) bloku 47, co umozliwia kontrole zarówno procesu mnozenia przez p-liczby Fibo- naeci'ego w bloku 72 jak i procesu gromadzenia iloczynów czesciowych w sumatorze 69. Poza tym blok arytmetyczny 44 zawiera blok okreslania mi- nimalnosci 30, którego wejscie dolaczone jest do wyjscia informacyjnego rejestru mnoznika 67, a wyjscie 83 bloku 30 jest wyjsciem grupy wyjsc sterujacych bloku arytmetycznego 44, co pozwala na kontrole procesów przechowywania i przesu¬ wu kodu w rejestrze 67.Na fig. 15 przedstawiono uklad funkcjonalny bloku arytmetycznego 44 realizujacego dzielenie liczb w p-kodach Fibonacci'ego. Wejscie informa¬ cyjne 43 bloku arytmetycznego 44 polaczone jest z wejsciem informacyjnym rejestru dzielnika 90 i jednym z wejsc informacyjnych rejestru dziel¬ nej 91. Wyjscie informacyjne rejestru 90 polaczo¬ ne jest z wejsciem bloku mnozenia przez p-liczby Fibonacci'ego 72. Wyjscia sumy posredniej i po¬ sredniego przeniesienia bloku mnozenia 72 beda¬ ce wyjsciem grupy dodatkowych wyjsc informa¬ cyjnych bloku arytmetycznego dolaczonymi odpo¬ wiednio do wejsc 52i i 522 grupy wejsc informa¬ cyjnych 52 bloku minimalizacji 51 dolaczone sa odpowiednio do wejsc informacyjnych urzadzen minimalizacji li i I2, a wyjscie informacyjne blo¬ ku 72 bedace wyjsciem wielopozycyjnym dolaczone jest do wejscia 523 bedacego wejsciem informa¬ cyjnym urzadzenia minimalizacji I3 p-kodów Fi- bonacci'ego wykonanego zgodnie z fig. 5 i prze¬ znaczonego do wykonywania operacji przetwarza¬ nia kodu prostego w odwrotny, niezbedny w pro¬ cesie odejmowania. Poza tym „p" najwyzszych pozycji wielopozycyjnego wyjscia informacyjne¬ go bloku 72 dolaczonych jest do wejsc ukladu lo¬ gicznego „LUB" 92. Wejscie 534 i wejscie 53s sa wejsciami sumy posredniej i posredniego przenie¬ sienia bloku mnozenia 72 i dolaczone sa do wyjsc informacyjnych urzadzen minimalizacji) p-kodów Fibonacc^ego I2 i li. Wyjscie ukladu logicznego „LUB" 92 jest wyjsciem grupy wyjsc sterujacych bloku 51 polaczonej z dodatkowa grupa wyjsc 56 bloku 48 (fig. 7). Wyjscie urzadzenia przetwarza¬ jacego prosty p-kod Fibonaccfego w odwrotny I3 dolaczone jest do wejscia 533 bloku arytmetycz¬ nego, bedacego wejsciem jednego ze skladników sumatora 69, którego wejscia sumy posredniej i posredniego przeniesienia bedac odpowiednio wejs¬ ciami 53i i 532 bloku arytmetycznego 44 dolaczo¬ ne sa do wyjsc informacyjnych urzadzen I4 i ls bloku 51, a wyjscia sumy posredniej i posrednie¬ go przeniesienia sumatora 69 dolaczone sa do wejsc 523 i 524 bloku 51 a nastepnie do wejsc in¬ formacyjnych urzadzen minimalizacji p-kodów Fibonacci'ego I4 i ls. Wejscia rozwiniecia 21 i wejscia splotu 7 wszystkich urzadzen minimali¬ zacji li—ls polaczone sa ze soba i sa wejsciami 54i i 542 grupy wejsc sterujacych 54 bloku mini¬ malizacji 51. Wyjscie inwersyjne 39 urzadzenia 1« . jest wejsciem 543 tej samej grupy wejsc steruja¬ cych 54 bloku 51. Wyjscie informacyjne sumatora 69 polaczone jest z wejsciem informacyjnym do¬ datkowego rejestru 93, którego wyjscie informa¬ cyjne polaczone jest z drugim wejsciem informa¬ cyjnym rejestru dzielnej 91, którego wyjscie po¬ laczone jest z wejsciem drugiego skladnika 68 su¬ matora 69. Wyjscie przeniesienia najwyzszej po¬ zycji sumatora 69 polaczone jest z wejsciem in- 10 15 20 25 30 35 40 45 50 55 60108 086 29 formacyjnym rejestru ilorazu 94. Wyjscie infor¬ macyjne rejestru ilorazu 94 jest wyjsciem infor¬ macyjnym bloku arytmetycznego 44 polaczonym z wejsciem informacyjnym 45 (fig. 1) bloku wejs¬ cia — wyjscia 40. Wejscie 50i (fig. 15) grupy wejsc sterujacych 50 bloku arytmetycznego 44 polaczo¬ ne jest z wejsciami sterujacymi rejestru dzielni¬ ka 90, rejestru dzielnej 91, rejestru ilorazu 94 i rejestru dodatkowego 93. Jedno z wejsc steru¬ jacych bloku mnozenia przez p-liczby Fibonac- . ci'ego 72 jest wejsciem 502, a drugie jego wejscie sterujace jest wejsciem 50, grupy wejsc steruja¬ cych 50 bloku arytmetycznego 44. Wejscie sterujace sumatora 69 jest wejsciem 50, grupy wejsc steruja¬ cych 50 bloku arytmetycznego 44.Na fig. 16 przedstawiono nastepna odmiane wy¬ konania ukladu bloku arytmetycznego realizujacego C dzielenie liczb w p-kodach Fibonacci'ego. W porów¬ naniu z odmiana przedstawiona na fig. 15 w oma¬ wianym bloku arytmetycznym 44 brak rejestru dziel¬ nej 91 (fig. 15) i rejestru podatkowego 93, ale wpro¬ wadzony jest uklad porównania kodów 95 dokonu¬ jacy porównania sygnalu podawanego na jego wejscie 96 z dodatkowego wyjscia informacyjnego bloku 72 i odpowiadajacego iloczynowi dzielnika przez p-liczbe Fibonacci'ego z sygnalem powstaja¬ cym na wyjsciu informacyjnym sumatora 69 i stanowiacym wartosci reszt dzielenia dzielnej poda¬ wanej z wejscia informacyjnego 43 na wejscie 68 skladnika sumatora 69 przez dzielnik przechowywany w rejestrze 90. Wyjscie ukladu porównania p-kodów dolaczone jest do wejscia rejestru 94 ilorazu i do wyjscia grupy wyjsc sterujacych bloku arytmetycz¬ nego 44, polaczonego z wejsciem 46i (fig. 7) grupy wejsc 46 bloku sterujacego 47, na którego wyjsciu,, polaczonym z wejsciem 50, (fig. 16), grupy wejsc sterujacych 50 bloku arytmetycznego 44 powstaje sygnal sterujacy sumatora 69.Na fig. 17 przedstawiono jeszcze jedna odmiane wykonania bloku arytmetycznego 44 realizujacego funkcje dzielenia.Blok arytmetyczny 44 zawiera dwa bloki okresla¬ nia minimalnosci liczby w p-kodzie Fibonacci'ego 30, których wejscia dolaczone sa do wejsc informa¬ cyjnych rejestru dzielnika 90 i rejestru ilorazu 94, a wyjscia 97 i 98 bloków 30 sa wyjsciami grupy wyjsc sterujacych bloku arytmetycznego 44, co umo¬ zliwia kontrole procesu przechowywania kodów w rejestrach 90 i 94.Blok mnozenia przez p-liczby Fibonacci^go 72 i sumator 69 maja wyjscie kontrolne — odpowiednio 89 i 81, które sa wyjsciami grupy wyjsc sterujacych bloku arytmetycznego 44 dolaczonej do wejsc grupy wejsc 46 (fig. 7) bloku 47. Istnienie wyjsc kontrol¬ nych 81 i 89 umozliwia wykrycie bledów powstaja¬ cych przy pracy sumatora 69 i bloku mnozenia przez p-liczby Fibonacci'ego 72.Na fig. 18 przedstawiono odmiane wykonania bloku mnozenia przez- p-liczby Fibonacci'ego 72 zawierajacego p+1 szeregowo polaczonych rejest¬ rów 99i — 99p+i przeznaczonych do przechowywa¬ nia (p+1) iloczynów otrzymywanych z mnozenia liczby w p-kodzie Fibonacci'ego przez p-liczby Fibonaccfego. Wejscia informacyjne 100 rejestrów 99i — 99p+i polaczone sa ze soba i sa wejsciami in- 30 formacyjnymi bloku 72. Wejscia sterujace ^ 101 wszystkich rejestrów 99 polaczone sa ze soba i sa wejsciem sterujacym bloku 72, dolaczonym do wej¬ scia 502 (fig. 17) bloku arytmetycznego 44. Wyjscie 5 informacyjne rejestru 99j dolaczone jest do wejs¬ cia informacyjnego 102 rejestru 103 sumatora p-ko- dów Fibonacci'ego 104 i jest równiez dodatkowym wyjsciem informacyjnym bloku 72, a wyjscie infor¬ macyjne rejestru 99p+i polaczone jest z drugim wej- io sciem 105 skladnika sumatora 104 bedacym rów¬ niez jednym z wejsc informacyjnych rejestru 106.Drugie wejscie informacyjne rejestru 106 i drugie wejscie informacyjne rejestru 103 sa wejsciami su¬ my posredniej i posredniego przeniesienia bloku 72, 15 polaczonymi z wejsciami 53^ i 535 (fig. 7) bloku aryt¬ metycznego44. f \ Wejscia sterujace rejestrów 103 i 106 (fig. 18) po¬ laczone sa ze soba i dolaczone sa do drugiego wej¬ scia sterujacego bloku 72 bedacego wejsciem 50* 20 grupy wejsc sterujacych 50 bloku arytmetycznego 44.Wyjscia rejestrów 103 i 106 dolaczone sa do wejsc pólsumatora 107, którego wyjscia sumy i przeniesie¬ nia sa wyjsciami sumy posredniej i posredniego przeniesienia bloku 72. Poza tym wyjscie rejestru 23 103 dolaczone jest do drugiego wejscia informacyj¬ nego rejestru 99* i jest wyjsciem informacyjnym bloku 72. . t Uklad bloku mnozenia 72 przedstawiony na fig. 30 19 jest w zasadzie powtórzeniem odmiany wykona¬ nia z fig. 18. Róznica polega na tym, ze w bloku mno¬ zenia 72 znajduje sie (p+1) bloków okreslania mini¬ malnosci postaci liczb w p-kodach 30. Wejscia tych bloków dolaczone sa do wyjsc informacyjnych rejest- 35 rów 99i-99p+i, a wyjscia dolaczone sa do wejsc ukla¬ du logicznego „LUB" 108. Jeszcze jedna róznica po¬ lega na tym, ze sumator 104 zawiera blok kontroli 109 pólsumatora 107, którego wejscia dolaczone sa do wyjsc sumy i przeniesienia pólsumatora 107, a wyjscie jest wyjsciem kontrolnym 110 sumatora 40 104, na którym powstaje sygnal bledu w wypadku zaklócenia prawidlowosci pracy pólsumatora 107.Wyjscie kontrolne 110 dolaczone jest. do pozosta¬ lego wejscia l^kladu logicznego „LUB" 108, którego wyjscie jest wyjsciem kontrolnym 89 bloku mno- 45 zenia przez p-liczby Fibonacci'ego 72. Wyzej opi¬ sany sumator 104 moze byc równiez stosowany v w charakterze sumatora 69 (fig. 17) bloku aryt¬ metycznego 44; W tym przypadku wyjscie kon¬ trolne 110 (fig. 19) bedzie wyjsciem kontrolnym 81 sumatora 69. 50 W odróznieniu od odmiany sumatora 104 przed¬ stawionego na fig. 18, odmiana na fig. 23 zawiera uklad okreslania zera 111 dolaczony do wyjscia rejestru 106 i umozliwiajacy podwyzszenie szyb- 55 kosci dzialania sumatora 104 dzieki zapewnieniu mozliwosci pracy asynchronicznej, przez okres¬ lanie momentu zakonczenia przeniesienia.Uklad funkcjonalny pólsumatora 107 stosowa¬ nego w sumatorach 70 (fig. 17, 19—21) i w suma- eo toxach 104 (fig. 21, 22, 23), przedstawiony na fig. 21 zawiera „n" (gdzie „n" jest rzedem p-kodu) komórek 112 pólsumatora, nie polaczonych wza¬ jemnie — wyjscia 113i 113i v113n wszystkich komórek 112 stanowia wielopozycyjne wyjscie 65 sumy pólsumatora 107 bedace wyjsciem sumy po-108 086 31 sredniej bloku mnozenia 72 Xfig. 19). Wyjscia H4i H4i 114n komórek 112 (fig. 21) tworza wielopozycyjne wyjscie "przeniesienia pólsumato- ra 107 bedace wyjsciem przeniesienia posrednie¬ go- bloku mnozenia 72 (fig. 19). Wyjscia 115i.„... 115i......ll5n wszystkich komórek 112 tworza wie¬ lopozycyjne wejscie ; pierwszego skladnika pólsu- matora 107, dolaczone do wyjscia rejestru 103, a wejscia 116i 116i 116n wszystkich komórek 112 tworza wejscie drugiego skladnika pólsuma- tora 107, które jest równiez wielopozycyjne. Kaz¬ da komórka 112 zawiera uklad logiczny „LUB" 117 przeznaczonego do tworzenia sygnalu sumy i uklad logiczny „I" 118 przeznaczony do wytwa¬ rzania sygnalu przeniesienia, przy czym jedno z wejsc kazdego z ukladów dolaczone jest do wspólnego punktu bedacego wejsciem 115, a dru¬ gie wejscia, równiez polaczone ze soba, tworza wejscie 116, wejscia 116i—116n wszystkich komó¬ rek 112 tworza wielopozycyjne drugie wejscie skladnika pólsumatora 107 (fig. 22) dolaczone do wyjscia rejestru 106. Wyjscia ukladów logicznych 117 i 118 sa odpowiednio wyjsciami 113 i 114. O- pisywany uklad pólsumatora 107 realizuje meto¬ de dodawania jednoimiennych pozycji w p-ko- dach Fibonacci'ego.Na-fig. 22 przedstawiony jest schemat funkcjo¬ nalny bloku kontroli 109 stosowanego w sumato¬ rze 104 (fig. 19) i zawierajacego uklad logiczny „LUB" 119 (fig. 22) i „n" komórek kontroli 120, z których kazda zawiera uklad logiczny „I" 121 i uklad logiczny „LUB" 122. Jedno z wejsc ukla¬ du logicznego „I" 121 polaczone jest z wyjsciem ukladu logicznego „LUB" 122, a drugie wejscie ukladu logicznego „I" 121 jest wejsciem 123 i-tej komórki kontroli 120. Wejscia 123i (i=1,2 n) tworza wielopozycyjne wejscie bloku kontroli 109 dolaczone do wyjscia przeniesienia pólsuma¬ tora 107 (fig. 19) i bedace wyjsciem posredniego przeniesienia bloku 72 przy czym wejscie 123 (fig. 22) dolaczone jest do wyjscia 114i (fig. 21) prze¬ niesienia wielopozycyjnego wyjscia przeniesienia pólsumatora 107. 2 p wejsc ukladu logicznego „LUB" 122 (fig. 22) tworzy wielopozycyjne wejs¬ cie bloku kontroli 109 polaczone z wielopozycyj- nym wyjsciem sumy pólsumatora 107 (fig. 19) bedacym wyjsciem sumy posredniej bloku 72.Przy tym wejscia od I-go do p-tego wielopozy¬ cyjnego Wejscia bloku 109 (fig. 25) polaczone sa odpowiednio z p-wyjsciami znajdujacymi sie na prawo od 113i (fig. 21) wielopozycyjnego wyjscia sumy pólsumatora 107, a pozostale wejscia wie¬ lopozycyjnego wejscia bloku kontroli 109 (fig. 22) •polaczone sa z p-wyjsciami znajdujacymi sie na lewo od 113i (fig. 21) wielopozycyjnego wyjscia sumy pólsumatora 107. Wyjscia ukladu logiczne¬ go 121 bedace wyjsciem 124 i-tej komórki 120 do¬ laczone jest do i-tego wejscia ukladu logicznego „LUB" 119, którego wyjscie jest wyjsciem lTo bloku kontroli109. * Na fig. 23 przedstawiono schemat funkcjonalny sumujacego licznika impulsów w p-kodzie Fibo- nacci'ego realizujacego zasade pracy równoleglej, stosowanego w przetworniku kodu k-kowego w p-kod Fibonacc^ego bloku wejscia-wyjscia 40 32 (fig. 8). Licznik sumujacy zawiera n komórek li¬ czacych 125. W tym przypadku n=5. Komórka liczaca 125 zawiera przerzutnik 126, pierwszy uk- lad logiczny „I" 127 przeznaczony do analizy sta¬ nu [(l-K(p+l)]-ej (lp=l) komórki liczacej 125 i drugi uklad logiczny „I" 128 przeznaczony do analizy stanu [(l-i(p+l)]-ej komórki liczacej 125.Wejscie ustawiania w polozeniu zerowym 129 i wejscie ustawiania w polozeniu jedynkowym 130 przerzutnika 126 dolaczone sa do wyjsc od¬ powiednio ukladu logicznego 127 i ukladu logicz- . nego 128. Wejscie jedynkowe przerzutnika dola¬ czone jest do jednego z wejsc ukladu logicznego 127 i jest jedynkowym wyjsciem 131 komórki li¬ czacej 125, a pozostale wejscia ukladu logicznego r i-11 127 w liczbie sa sterujacymi zerowymi L P+i J wejsciami komórki liczacej 125. Wejscie 132 uk¬ ladu logicznego „I" 128 jest wejsciem informacyj- ri-2Vll nym komórki liczacej 125 a pozostale I —-'-—|- 1 wejsc ukladu logicznego 128 jest wejsciami ste¬ rujacymi komórki liczacej 125, przy czym i-te wejscie sterujace I-tej komórki liczacej 125 pola¬ czone jest z jedynkowym wyjsciem informacyj¬ nym 131 [1—i(p+l)—l]-ej komórki liczacej 125.Zerowe wyjscie przerzutnika 126 jest zerowym wyjsciem informacyjnym I-tej komórki liczacej 125 dolaczonym do wejscia informacyjnego 132 (1—l)-ej komórki liczacej 125. Wejscia liczace przerzutników 126 bedace wejsciami zegarowymi 133 komórek liczacych 125 polaczone sa ze soba w jednym punkcie tworzac wejscie liczace licz¬ nika sumujacego; k-te zerowe wejscie sterujace I-tej komórki liczacej 125 polaczone jest z jedyn¬ kowym wyjsciem informacyjnym 131 [l^k(p+l)l • -ej komórki liczacej 125. Jedynkowe wyjscia in¬ formacyjne 131 wszystkich komórek liczacych 125 tworza wyjscie informacyjne wielopozycyj¬ nego licznika sumujacego 59 (fig. 10).Na fig. 24 przedstawiono nastepna odmiane wy¬ konania licznika sumujacego zawierajacego n ko¬ mórek liczacych 125 (n=5), z których kazda, po¬ dobnie jak w odmianie przedstawionej na fig. 26, zawiera przerzutnik 126, w którym wejscia usta¬ wiajace w polozeniu zerowym i jedynkowym po¬ laczone sa z wyjsciami ukladu logicznego „I" 127 i ukladu logicznego „I" 128. Poza tym wyjscie ukladu logicznego 127 jest wyjsciem sterujacym komórki liczacej 125. Jedynkowe wyjscie prze¬ rzutnika 126 dolaczone jest do jednego z wejsc ukladu . logicznego „I" 127 i jest jedynkowym wyjsciem 131 komórki liczacej 125 a drugie wejs¬ cie ukladu logicznego 127 jest pierwszym wejs¬ ciem sterujacym I-tej komórki liczacej 125 polaczo¬ nym z wyjsciem sterujacym (1-p-l) komórki liczacej 125, to znaczy z wyjsciem ukladu logicznego 127 (1-^p—l)-ej komórki liczacej 125. Uklady logiczne 127 i 128 przeznaczone sa do analizy stanu ( przerzutników 126 odpowiednich komórek licza¬ cych' 125, i wytwarzania sygnalu ustawiania od¬ powiednio „w zerze" i „w jedynce". Jedno z wejsc ukladu logicznego 128 jest drugim wejsciem ste¬ rujacym I-tej komórki liczacej 125, dolaczonym do wyjscia sterujacego (l-l)-ej komórki liczacej 125. Drugie wejscie ukladu logicznego 128 jest108 086 33 34 wejsciem informacyjnym 132 I-tej komórki licza¬ cej 125 polaczonym z zerowym wyjsciem prze- rzutnika 126 (l+p)-tej komórki liczacej 125. Ukla¬ dy logiczne 127 i 128 przeznaczone sa do analizy stanu przerzutników 126 odpowiednich komórek 5 liczacych 125 i wytwarzania sygnalu ustawienia przerzutnika odpowiednio „w zerze" lub „w je¬ dynce". Jedno z wejsc ukladu logicznego 128 jest drugim wejsciem sterujacym I-tej komórki licza¬ cej 125, dolaczonym do wyjscia sterujacego (l-l)-ej komórki liczacej 125. Drugie wejscie ukladu lo¬ gicznego 128 jest wejsciem informacyjnym 132 I-tej komórki .liczacej 125 polaczonym z zerowym wyjsciem przerzutnika 126 (l+p)-ej komórki li¬ czacej 125. Wejscia liczace przerzutników 126 wszystkich komórek liczacych 125 sa wejsciami zegarowego 133 komórek liczacych 125 i sa dola¬ czone do wejscia liczacego licznika. Jedynkowe wyjscia informacyjne 131 wszystkich komórek li¬ czacych 125 tworza wielopozycyjne wyjscie in¬ formacyjne'licznika sumujacego.Przedstawiona na fig. 25 nastepna odmiana wykonania licznika sumujacego zawiera n ko¬ mórek liczacych 125, z których kazda zawiera przerzutnik 126, którego wyjscie jedynkowe po¬ laczone jest z wejsciem bloku logicznego 134 i jest jedynkowym wyjsciem informacyjnym 131 komórki liczacej 125. Drugie wejscie bloku lo¬ gicznego 134 bedace wejsciem informacyjnym I-tej komórki liczacej 125 polaczone jest z jedyn- kowym wyjsciem informacyjnym 131 (1—p)-ej komórki liczacej 125. Wyjscie logicznego bloku 134 dolaczone jest do wejscia ukladu logicznego „LUB" 135 i jest wyjsciem sterujacym I-tej ko¬ mórki liczacej 125, polaczonym z wejsciem steru¬ jacym (1—p)-tej komórki 125 (p=l) i wejsciem zegarowym 133 (l+l)-ej komórki liczacej 125.Wyjscie ukladu logicznego 135 dolaczone jest do wejscia 129 ustawiania w polozenie zerowe prze¬ rzutnika 126, w którym wejscie ustawiania w po¬ lozenie zerowe jest wejsciem zegarowym 133 ko¬ mórki liczacej 125. Wejscie zegarowe 133 pierw¬ szej komórki liczacej 125 jest wejsciem liczacym licznika sumujacego, a jedynkowe wyjscia infor¬ macyjne 131 wszystkich komórek liczacych 125 tworza wielopozycyjne wyjscie informacyjne licz¬ nika sumujacego.Na fig. 26 przedstawiono schemat funkcjonalny odejmujacego licznika impulsów w p-kodach Fi- bonacci'ego stosowanego w przetworniku p-ko- dów Fibonacci'ego w kod k-kowy bloku wejscia — wyjscia i skladajacego sie z n komórek liczacych 125, generatora 136 logicznego zera przeznaczonego do podawania odpowiadajacego logicznemu zeru sy¬ gnalu na wejscie informacyjne 132 n-tej komórki li¬ czacej 125 i bloku logicznego 137 przeznaczonego do wytwarzania sygnalu kasowania stanu przerzutni¬ ków 126 wszystkich komórek liczacych 125. Jed¬ no z wejsc bloku logicznego 137 polaczone jest z wejsciem zegarowym 133 pierwszej komórki licza¬ cej 125 tworzac wejscie liczace licznika odejmu¬ jacego, a jego wyjecie 138 za posrednictwem ukla¬ du logicznego „LUB" 139 kazdej komórki liczacej 125 dolaczone jest do wejscia ustawiajacego 129 w stan jedynkowy przerzutnika 126 kazdej ko¬ mórki liczacej 125.Wejscie bloku logicznego 137 polaczone z wejs¬ ciem zegarowym 133 pierwszej komórki liczacej 125 dolaczone jest do wejscia linii opózniajacej 140 oraz wejscia inwertera 141, których wyjscia dolaczone sa do dwóch wejsc ukladu logicznego „I" 142, której wyjscie jest wyjsciem 138 bloku logicznego 137. Wejscie informacyjne 132 kazdej komórki liczacej 125 jest jednym z wejsc jej u- kladu logicznego „I" 143, której drugie wejscie jest drugim wejsciem informacyjnym 144 komór¬ ki liczacej 125, a pozostale wejscie dolaczone jest do zerowego wyjscia przerzutnika 126, które jest zerowym wyjsciem informacyjnym I-tej komórki liczacej dolaczonym do wejscia informacyjnego 144 (l+p)-ej komórki liczacej 125. Poza tym ze¬ rowe wyjscie informacyjne pierwszej komórki li¬ czacej 125 dolaczone jest do pozostalego wejscia ukladu logicznego „I" 142 bloku logicznego 137.Informacyjne wejscie 132 I-tej komórki liczacej 125 dolaczone jest do jedynkowego wyjscia infor¬ macyjnego (l+l)-ej komórki liczacej 125 bedacego jedynkowym wyjsciem przerzutnika 126, przy czym l^n. Wyjscie ukladu logicznego 143 dola¬ czone jest do wejscia ukladu logicznego 139 i jest wyjsciem sterujacym I-tej komórki liczacej 125 dolaczonym do wejscia zegarowego 133 (l+l)-ej komórki liczacej 125 i wejscia sterujacego (1—p)- -tej komórki liczacej 125 bedacego pozostalym wejsciem ukladu logicznego „LUB" 139 (1—p)-ej komórki liczacej 125.Na fig. 27 przedstawiono schemat funkcjonalny rewersyjnego licznika impulsów 71 w p-kodach FibonaccPego stosowanego w bloku wejscia — wyjscia 40 do przetwarzania kodu k-kowego w p-kod Fibonacci'ego i na odwró^. Uklad zawiera n (n=4) komórek liczacych 125 i blok logiczny 137 analogiczny do bloku logicznego przedstawionego na fig. 26. Kazda komórka liczaca 125 zawiera przerzutnik 126, w którym wejscia 129 i 130 usta¬ wiane w polozenie zerowe i jedynkowe polaczone sa odpowiednio z wyjsciami ukladów logicznych „I" 127 i 128, a wyjscie jedynkowe i wyjscie ze¬ rowe przerzutnika 126 dolaczone sa do wejsc 146 i 147 ukladów logicznych „I" — odpowiednio 148 i 149, których wyjscia polaczone sa z wejsciami ukladu logicznego „LUB" 150. Wyjscie tego ukladu logicznego 150 jest wyjsciem informacyjnym I-tej komórki liczacej 125 polaczonym z wejsciem in¬ formacyjnym 132 (1—l)-ej komórki liczacej 125.To wyjscie ukladu logicznego 150 dolaczone jest do jednego z wejsc ukladu logicznego „I" 151, którego drugie wejscie jest drugim wejsciem in¬ formacyjnym I-tej komórki liczacej 125 polaczo¬ nym z pierwszym wejsciem informacyjnym 132 (1—p—l)-ej komórki liczacej 125. Pozostale wejs¬ cie ukladu logicznego 151 poprzez inwerter 152 do¬ laczone jest do pierwszego wejscia informacyjne¬ go 132 tej samej komórki liczacej 125, a wyjscie ukladu logicznego 151 polaczone jest z wejsciem drugiego ukladu logicznego „LUB" 153 i jest wejs¬ ciem sterujacym I-tej komórki liczacej 125 dola¬ czonym do wejscia zegarowego 133 (l+l)-ej ko¬ mórki liczacej 125 i do wejscia sterujacego (l-p)-ej komórki liczacej 125. Nastepnie wejscie ukladu lo¬ gicznego 152 jest wejsciem sterujacym 1-ej komór- 15 20 25 30 35 40 45 50 55 60108 086 35 36 ki liczacej 125, a pozostale wejscie ukladu logiczne¬ go 153 kazdej komórki liczacej 125 polaczone jest z wyjsciem 138 bloku logicznego 137. Wyjscie ukla¬ du logicznego 153 dolaczone jest do pierwszych wejsc ukladów logicznych 127 i 128, których drugie 5 wejscia polaczone sa z pozostalymi wejsciami ukla¬ dów logicznych—odpowiednio 148 i 149 i sa wejs¬ ciami sterujacymi dodawania i odejmowania—odpo¬ wiednio 154 i 155 komórki liczacej 125. Wejscie ste¬ rujace dodawania kazdej komórki liczacej 125 do¬ laczone jest do wejscia dodajacego licznika rewer- syjnego 71, a wejscie sterujace odejmowania 154 kaz¬ dej komórki liczacej 125 dolaczone jest do wejscia odejmowania licznika rewersyjnego 71. Wejscie zegarowe 133 kazdej komórki liczacej 125 jest wejs¬ ciem liczacym przerzutnika 126.Dzialanie urzadzenia 1 do sprowadzania p-ko- dów Fibonacci'ego do postaci minimalnej przed¬ stawia sie nastepujaco.Na fig. 1 i 2 przedstawiono schematy blokowe urzadzenia 1 i komórki funkcjonalnej 2 dla p=l i n=5, gdzie n — liczba pozycji 1 — kodu Fi- bonacci'ego, które to urzadzenie 1 realizuje spro¬ wadzanie do postaci minimalnej, na przyklad, liczby 5, która to liczba w 1-kodzie Fibonacci'ego, róznym od minimalnego, jest przedstawione jako: Waga pozycji 5 3 2 11 1-kod Fibonacci'ego 0 10 11 Informacje binarna równolegle doprowadza sie do wejsc informacyjnych 8 komórek funkcjonal¬ nych 2 i porzez element logiczny 14 LUB zapisuje sie w przerzutnikach 9, znajdujacych sie w stanie zerowym przed przyjsciem sygnalu, informacyjne¬ go na wejscia informacyjne 8. Przy doprowadze¬ niu jedynkowego sygnalu sterujacego do wejscia sterujacego 7 splotu, dolaczonego do wejscia ste¬ rujacego splotu kazdej komórki funkcjonalnej 2, ten jedynkowy sygnal doprowadza sie do jednego z wejsc bloku 11 splotu. Jednoczesnie blok 11 splo¬ tu, bedac polaczonym z przerzutnikami 9 komórek I-tej, (1.— l)-tej i (1—2)-tej dokonuje analizy stanu przerzutników 9 tych komórek funkcjonalnych w celu okreslenia mozliwosci przeprowadzania o- peracji splotu. W danym przypadku warunek splo¬ tu jest spelniony dla pozycji trzeciej, to znaczy dla 1=3. Na wyjsciu bloku 11 splotu trzeciej ko¬ mórki funkcjonalnej 2 pojawia sie sygnal jedyn¬ kowy, który przechodzi przez element logiczny 14 LUB i zapisuje jedynke do przerzutnika 9 trze¬ ciej komórki funkcjonalnej 2. Ten sam sygnal je¬ dynkowy z wyjscia splotu trzeciej komórki fun¬ kcjonalnej 2 doprowadza sie do wejsc ustawiaja¬ cych 5 i 6 splotu drugiej i pierwszej komórek funkcjonalnych odpowiednio, na skutek czego ten sygnal jedynkowy przechodzi przez elementy 13 LUB drugiej i pierwszej komórek funkcjonalnych 2 i zapisuje do przerzutników 9 tych komórek ze¬ ra. Pierwszy splot jest zakonczony.W wyniku operacji splotu liczba 01011 przyjmu¬ je postac 01100, na skutek czego powstal warunek dla splotu do piatej komórki funkcjonalnej 2, co zostaje zrealizowane w sposób opisany powyzej.W wyniku poczatkowa kombinacja 01011 przyj¬ muje postac 1000, co odpowiada postaci minimal¬ nej przedstawienia liczby 5 w 1-kodzie Fibonac- ci'ego. Czas trwania sygnalu sterujacego na wejs¬ ciu sterujacym 7 powinien byc wiekszy od czasu, potrzebnego do przeprowadzenia wszystkich mo¬ zliwych splotów. Po zakonczeniu sygnalu steruja¬ cego splotu informacje odczytuje sie z wyjsc in¬ formacyjnych wszystkich komórek funkcjonal¬ nych 2 równolegle.Operacje splotu dla liczb w p-kodzie Fibonac- ci'ego przy p=2 realizuje sie w sposób opisany wyzej w urzadzeniach 1, przedstawionych na fig. 3 i 4.Na fig. 3 przedstawiono urzadzenie 1, przezna¬ czone do sprowadzania p-kodu Fibonacci'ego do postaci minimalnej, realizujace równiez operacje rozwiniecia. W tych przypadkach, gdy realizacja wszystkich mozliwych splotów nie zapewnia o- trzymanie minimalnej postaci przedstawienia licz¬ by w p-kodzie Fibonacci'ego, urzadzenie 1, przed¬ stawione na fig. 3, realizuje kolejno na przemian operacje splotu i rozwiniecia.Rozpatrzmy proces sprowadzania liczby w p-ko¬ dzie Fibonacci'ego do postaci minimalnej na przy¬ kladzie liczby „8", zapisywanej w p-kodzie Fibo- nacci'ego przy p=2 jako: wagi pozycji 6 4 3 2 111 p-kod Fibonacci'ego 0 10 1110 Przy doprowadzeniu sygnalu sterujacego splotu do wejscia sterujacego urzadzenia 1 urzadzenie dokonuje splotu. Przy tym mozliwe jest przepro¬ wadzenie dwóch splotów 0101110, na skutek czego A I I I I I I I I na wyjsciach bloków 11 splotu siódmej i piatej komórek funkcjonalnych 2 pojawia sie jedynko¬ wy sygnal splotu. Dalej ten sygnal jedynkowy splotu, po przejsciu przez inwertery 25 piatej i siódmej komórek funkcjonalnych 2, pojawia sie w postaci sygnalu zakazu splotu, przedstawiajace¬ go soba odwrócony sygnal splotu, na wyjsciach zakazu splotu piatej i siódmej komórek funkcjo¬ nalnych 2. Sygnal zakazu splotu doprowadza sie z siódmej komórki funkcjonalnej 2 do wejscia 19 zakazu splotu (1—2)-tej komórki funkcjonalnej, to znaczy piatej komórki funkcjonalnej 2. Wejscie 19 zakazu splotu stanowi jedno z wejsc elementu logicznego 24 I, na skutek czego sygnal zakazu splotu, to znaczy sygnal zerowy, blokuje element logiczny 24 I piatej komórki funkcjonalnej 2 i splot do piatej pozycji nie jest realizowany Jednakze otrzymany kod 1000110 nie jest posta- I A l_! cia minimalna przedstawienia liczby „8" w p-ko¬ dzie Fibonacci'ego, dlatego w otrzymanym kodzie nalezy przeprowadzic operacje rozwiniecia I-tej pozycji w pozycje od (1—p)-tej do (1—2p)-tej wlacznie. Tutaj 1=3, a wiec rozwiniecie jest re¬ alizowane tylko do (1—2)-tej pozycji, to znaczy do pierwszej pozycji.Po zakonczeniu sygnalu sterujacego splotu do wejscia sterujacego 21 rozwiniecia doprowadza sie sygnal sterujacy rozwiniecia, którego czas trwa¬ nia jest wiekszy od czasu potrzebnego do przepro¬ wadzenia wszystkich mozliwych rozwiniec. 15 20 25 30 35 40 45 50 55 60108 086 37 38 Rozwiniecie z trzeciej pozycji do pierwszej jest mozliwe w tym przypadku, jesli na wejsciach in¬ formacyjnych 21 rozwiniecia i wejsciu sterujacym rozwiniecia trzeciej komórki funkcjonalnej, beda¬ cych wejsciami bloku 23 rozwiniecia wykonanego 5 postaci elementu logicznego I, sa obecne sygnaly jedynkowe. Wówczas na wyjsciu bloku 23 poja¬ wia sie sygnal rozwiniecia, doprowadzany poprzez element logiczny 13 LUB do wejscia 16 ustawia¬ nia przerzutnika 9 trzeciej komórki funkcjonalnej 2 w stan zerowy, przerzucajacy przerzutnik 9 w stan zerowy. Jednoczesnie poprzez element 14 LUB sygnal rozwiniecia doprowadza sie do wejscia 17 ustawiajacego przerzutnik 9 pierwszej komórki funkcjonalnej w stan jedynkowy i ustawia jej przerzutnik 9 w stan jedynkowy.Po zakonczeniu danego rozwiniecia kod przyjmu¬ je postac 1 000011, a wiec spelniono warunki roz- I aaa 1 III winiecia z siódmej pozycji do piatej, czwartej i trzeciej. To rozwiniecie przeprowadza sie w spo¬ sób analogiczny do opisanego wyzej. Kod w wyni¬ ku przyjmuje postac 00 11111, nie bedaca mini¬ malna postacia przedstawienia liczby „8". Poprzez doprowadzenie sygnalu sterujacego splotu do wejscia sterujacego 7 na czas, równy czasowi trwania tego sygnalu sterujacego, urzadzenie rea¬ lizuje w opisany wyzej sposób wszystkie mozliwe sploty, w wyniku czego kod liczby „8" otrzymuje postac, bedaca postacia minimalna jej przedsta¬ wienia: 1001000.Urzadzenie 1 do sprowadzania p-kodu Fibonac- ci'ego do postaci minimalnej, przedstawione na fig. 5, pracuje tak samo, jak urzadzenia, opisane powyzej. Róznica polega jedynie na tym, ze w tym urzadzeniu kazda komórka funkcjonalna 2 ma dodatkowe wyjscie zakazu rozwiniecia, dola¬ czone do wejsc 27 zakazu rozwiniecia komórek funkcjonalnych 2 od (1—2)-tej do (1—p+l)-tej wlacznie. Eliminuje to mozliwosc jednoczesnego przeprowadzenia dwóch rozwiniec do jednej ko¬ mórki, co ma miejsce, na przyklad, przy p=3, gdy przeprowadza sie rozwiniecie kodu postaci 101000000, przedstawiajacego liczbe, „11" w p-ko- dzie Fibonacci'ego przy p=3. W danym kodzie spelniane sa warunki rozwiniecia dla dziewiatej i siódmej pozycji: 1 01 000000 AAAAAA 111111 AA II II Jednoczesnie z sygnalem rozwiniecia, pojawia¬ jacym sie na wyjsciu elementu logicznego 28 dzie¬ wiatej komórki funkcjonalnej 2, na wyjsciu za¬ kazu rozwiniecia bloku 23 rozwiniecia tej komór¬ ki pojawia sie sygnal rozwiniecia, przedstawiajacy soba odwrócony sygnal zakazu rpzwiniecia, który, pojawiajac sie na wejsciu elementu logicznego 28 I siódmej komórki funkcjonalnej 2, zapobiega przeprowadzeniu rozwiniecia siódmej pozycji.Na fig. 6 przedstawiono blok 30 okreslania mi- nimalnosci postaci przedstawienia liczby w p-ko- dzie Fibonacci'ego. Stan I-tej komórki funkcjonal¬ nej 2 oraz komórek funkcjonalnych 2 od (1—l)-tej do (1—p)-tej jest analizowany przez element lo¬ giczny 36 I i element logiczny 38 LUB I-tej ko¬ mórki 33 w przypadku, gdy na wyjsciu I-tej ko¬ mórki funkcjonalnej 2 obecny jest sygnal jedyn¬ kowy i gdy przynajmniej jeden sygnal jedynkowy obecny jest na wyjsciu jednej z komórek funkcjo¬ nalnych 2 od (1—l)-tej do (1—p)-tej na wyjsciu komórki 33 pojawia sie sygnal jedynkowy, który przechodzi przez element logiczny 31 LUB do wyjscia bloku 30 okreslania minimalnosci. Obec¬ nosc sygnalu jedynkowego na tym wyjsciu swiad¬ czy o tym, ze w rozpatrywanym momencie czasu kod analizowany ma postac, nie odpowiadajaca minimalnej postaci przedstawienia liczby w p-ko- dzie Fibonacci'ego.Opisane procesy splotu i rozwiniecia sa przeprowa¬ dzane az do momentu, w którym po przeprowadze¬ niu kolejnej operacji splotu na wyjsciu bloku 30 pojawia sie sygnal zerowy, który swiadczy o tym, ze kod, zapisany w komórkach funkcjonalnych 2, przedstawiony jest w postaci minimalnej p-kodu Fibonacci'ego. Wprowadzenie bloku 30 okreslania minimalnosci przedstawienia liczby pozwala okres¬ lic moment zakonczenia procesu sprowadzania liczby w p-kodzie Fibonacci'ego do postaci mini¬ malnej. Dzieki temu skraca sie sredni czas trwania procesu sprowadzania p-kodów Fibonacci'ego do postaci minimalnej a tym samym zwieksza szyb¬ kosc dzialania urzadzenia 1.Urzadzenie 1, przedstawione na fig. 4, jak juz by¬ lo mówione wczesniej, realizuje operacje splotu i rozwiniecia. Dzieki temu, iz urzadzenie ma wejscie 39 odwracajace, zapewniona jest mozliwosc odwra¬ cania kodu, przechowywanego w przerzutnikach 9.Odwracanie kodu realizuje sie przy doprowadza¬ niu sygnalu do wejscia odwracajacego 39 wszyst¬ kich komórek funkcjonalnych 2, który to sygnal ustawia przerzutniki 9 w stany przeciwne. Taka operacja jest konieczna do przeksztalcania bezpos¬ redniego p-kodu Fibonacci'ego w odwrotny p-kod Fibonacci'ego.Rozpatrzmy przyklad przeksztalcania p-kodu Fi- bonacci'ego 0010000 (p=2). Odwracanie realizowa¬ ne jest nad pozycjami od pierwszej do (n—p)-tej, to znaczy do piatej pozycji. W wyniku odwrócenia p-kod Fibonacci'ego, zapisany w przerzutnikach 9 przyjmuje postac 0001111, który rózni sie od postaci minimalnej przedstawienia liczby.Doprowadzajac sygnal do wejscia sterujacego 7 splotu przeprowadzamy wszystkie operacje splotu p-kodu Fibonacci'ego, w wyniku czego p-kod Fibo- nacci'ego przyjmuje postac 0100100, odpowiadajaca postaci minimalnej. Dowodem na to, iz otrzymany p-kod 0100100 jest odwrotny w stosunku do p-ko¬ du 0010000 jest to, ze suma tych p-kodów, której postac jest przedstawiona jako 1001000, przedsta¬ wia soba p-kod maksymalny, który mozna przed¬ stawic w postaci minimalnej dana liczbe pozycji n=7.W tych przypadkach, gdy w jednej z „p" (w da¬ nym przypadku p=2) wyzszych pozycji znajduje sie jedynka, przed wykonaniem operacji odwraca- cania nalezy zrealizowac operacje rozwiniecia, aby usunac jedynki z tych pozycji.Jesli liczba „6" w p-kodzie Fibonaccfego, zapisa¬ na w przerzutnikach 9, ma postac 1 000000, (p=2), to po przeprowadzeniu operacji wszystkich rozwi- 15 20 25 30 35 40 45 50 55 60108 086 39 40 niec przyjmuje ta liczba postac 0011001, po czym w wyniku doprowadzenia sygnalu do wejscia od¬ wracajacego 39 realizuje sie operacje odwracania p-kodu 0011001. W wyniku odwracania otrzymuje sie nastepujacy p-kod: 0000110, który nie jest pos¬ tacia minimalna przedstawienia liczby pierwotnej.Nastepnie, zgodnie z opisana wyzej regula postepo¬ wania, przeprowadza sie operacje splotu drugiej i trzeciej pozycji do pozycji czwartej poprzez dopro¬ wadzenie sygnalu splotu do wejscia sterujacego 7 splotu. W wyniku p-kod przyjmuje postac 0001000, bedaca kodem odwrotnym pierwotnej liczby „6".Urzadzenie cyfrowe do przetwarzania danych wedlug wynalazku pracuje w sposób nastepujacy.Dane poczatkowe, reprezentowane w postaci sygna¬ lów elektrycznych, odpowiadajacych k-pozycyjnemu kodowi, sa doprowadzane do wejscia informacyj¬ nego 41 bloku 40 wejscia—wyjscia informacji.K-pozycyjny kod jest zapisywany do k-pozycyjnego odejmujacego licznika 58, zrealizowanego w dowol¬ nym znanym ukladzie. Do wejscia liczacego k-po¬ zycyjnego odejmujacego licznika 58 oraz do wejsc liczacych dodajacego licznika 59 impulsów w p-ko- dach Fibonacci'ego, dolaczonych do wejscia steruja¬ cego 49 bloku 40 wejscia—wyjscia, z wyjscia bloku 47 sterujacego doprowadzane sa impulsy sterujace, których czestotliwosc powtarzania dobrana jest z uwzglednieniem warunków zadzialywania przerzut- nika nizszej pozycji k-pozycyjnego odejmujacego licznika 58 oraz przerzutnika 126 pierwszej komórki liczacej 125 dodajacego licznika 59. Impulsy steru¬ jace sa doprowadzane do wejsc liczacych k-pozy¬ cyjnego odejmujacego licznika 58 oraz dodajacego licznika 59 az do momentu, gdy stan k-pozycyjnego odejmujacego licznika 58 staje sie zerowy. Moment ustalenia sie stanu zerowego k-pozycyjnego odej¬ mujacego licznika ustala uklad 60 okreslania zera, który to uklad wytwarza sygnal, doprowadzany do wejscia 48i bloku 47 sterujacego, powodujacy zap¬ rzestanie doprowadzania impulsów sterujacych do wejscia sterujacego 49. Dodajacy licznik 59 p-ko- dów Fibonaccrego jednoczesnie z procesem odejmo¬ wania, zachodzacym w k-pozycyjnym liczniku odej¬ mujacym 58 realizuje proces zliczania impulsów sterujacych. W momencie zaprzestania doprowa¬ dzania impulsów sterujacych w liczniku dodajacym 59 zapisuje sie p-kod Fibonacci'ego, odpowiadajacy pierwotnemu k-pozycyjnemu kodowi.Jesli jako dodajacy licznik 59 stosuje sie zespól, schemat którego przedstawiony jest na fig. 23, wó¬ wczas zliczanie impulsów sterujacych ma nastepu¬ jacy przebieg (na przyklad, p=l): Nr komórki liczacej (pozycji) 12 3 4 5 Wagapozycji 12 3 5 8 Przerzutniki 126 wszystkich komórek liczacych 125 znajduja sie w poczatkowym (zerowym) stanie, co odpowiada kombinacji kodowej 00000. Impuls sterujacy doprowadza sie do wejsc taktujacych 133 wszystkich komórek liczacych 125, które to wejs¬ cia taktujace sa dolaczone do wejscia liczacego licznika dodajacego 59. Z zerowego wyjscia infor¬ macyjnego drugiej komórki liczacej 125 sygnal je- dynkowy doprowadza sie do wejscia elementu lo¬ gicznego 128 I pierwszej komórki liczacej 125 i przechodzi do wejscia ustawiajacego przerzutnik 126 pierwszej komórki liczacej 125 w stan jedyn- kowy. Element logiczny 128 I pierwszej komórki liczacej 125 ma tylko jedno wejscie. Do wejsc usta¬ wiajacych przerzutniki 126 wszystkich pozostalych komórek liczacych 125 w stan zerowy i jedynkowy sa doprowadzane sygnaly zerowe (okreslenie „syg¬ nal zerowy" oznacza sygnal, odpowiadajacy pozio¬ mowi zera logicznego), poniewaz na jedynkowym wyjsciu informacyjnym 131 kazdej z komórek li¬ czacych obecny jest sygnal zerowy. Przy doprowa¬ dzeniu pierwszego impulsu sterujacego do wejscia liczacego licznika dodajacego 59 przerzutnik 126 pierwszej komórki liczacej 125 ustawia sie w stan jedynkowy, a stan pozostalych przerzutników 126 nie zmienia sie.Kombinacja kodowa przyjmuje postac 10000, w wyniku czego z jedynkowego wyjscia informacyj¬ nego 131 pierwszej komórki liczacej 125 do jedne¬ go z wejsc elementu logicznego 128 I drugiej ko¬ mórki liczacej 125 doprowadza sie sygnal jedyn¬ kowy. Do drugiego wejscia tego samego elementu logicznego 128 doprowadza sie sygnal jedynkowy z zerowego wyjscia informacyjnego trzeciej ko¬ mórki liczacej 125, co stwarza warunki dla usta¬ wienia przerzutnika 126 drugiej komórki liczacej 125 w stan jedynkowy po przyjsciu nastepnego impulsu sterujacego na wejscie liczace licznika do¬ dajacego 59 drugiej komórki liczacej 125. W pierw¬ szej komórce liczacej przerzutnik 126 ustawia sie w stan zerowy, poniewaz sygnal jedynkowy z jego wyjscia jedynkowego, przechodzacy przez element logiczny 127 I do wejscia 129 ustawiajacego przerzut¬ nik w stan zerowy, przygotowuje przerzutnik 126 pierwszej komórki liczacej 125 do przejscia w stan zerowy. Dlatego po zakonczeniu drugiego impulsu sterujacego w liczniku dodajacym 59 zostanie zapi¬ sany kod 01000. Dalsze zliczanie jedynek przebiega analogicznie do opisanego powyzej.W liczniku dodajacym 59, przedstawionym na fig. 24 proces zliczania jedynek realizowany jest w sposób opisany wyzej. W pierwszej komórce liczacej 125 sygnal jedynkowy doprowadzany z ze¬ rowego wyjscia informacyjnego drugiej komórki liczacej 125 przechodzi przez element logiczny 128 I, przygotowujac przerzutnik 126 pierwszej komór¬ ki liczacej 125 do przejscia w stan jedynkowy, a w pozostalych komórkach liczacych 125 do drugie¬ go wejscia elementu logicznego 128 I doprowadza sie sygnal zerowy z wyjscia sterujacego poprze¬ dzajacej komórki liczacej 125, dlatego po przyje¬ ciu pierwszego sygnalu sterujacego do wejsc ta¬ ktujacych 133 wszystkich komórek liczacych 125 w liczniku dodajacym 59 zostanie zapisany kod 10000.Zapis drugiej jedynki odbywa sie w sposób ana¬ logiczny. Rozpatrzmy proces dodania jedynki do kodu 01010, zapisanego w liczniku sumujacym 59.W pierwszej komórce liczacej 125 na wejsciach 129 i 130 ustawiajacych przerzutnik 126 w stan zero¬ wy i jedynkowy, obecne sa sygnaly zerowe, ponie¬ waz przerzutnik 126 danej komórki- liczacej 125 znajduje sie w stanie zerowym i z zerowego wyjs¬ cia informacyjnego nastepnej komórki liczacej 125 doprowadza sie sygnal zerowy. Do wejscia 129 ustawiajacego przerzutnik 126 w stan zerowy 10 15 20 25 30 35 40 45 50 55 60108 086 41 czwartej komórki liczacej 125 doprowadza sie sy¬ gnal jedynkowy z wyjscia elementu logicznego 127I danej komórki liczacej 125^ poniewaz przerzutnik 126 tej komórki znajduje sie w stanie jedynkowym i z wyjscia sterujacego drugiej komórki liczacej 425 doprowadza sie sygnal jedynkowy do drugiego wejscia elementu logicznego 127 I czwartej komór¬ ki liczacej 125. Sygnal jedynkowy z wyjscia ele¬ mentu logicznego 127 czwartej komórki liczacej 125, po przejsciu przez element logiczny 128 I piatej ko¬ mórki liczacej 125, przygotowuje jej przerzutnik 126 do ustawienia sie w stan jedynkowy. Przy doprowa¬ dzeniu impulsu sterujacego licznik dodajacy 59 ze stanu 01010, opisanego wyzej, przechodzi w stan ,00001.Zaleta danego ukladu licznika dodajacego 59, w porównaniu do poprzedniego opisanego przy¬ kladu wykonania, jest to, ze elementy logiczne I 127 i 128 musza miec tylko dwa wejscia, natomiast elementy logiczne 127 i 128, przedstawionego na 1—2 , fig. 23 przykladu wykonania musza miec—-—+2 P+l wejsc, gdzie 1 — numer komórki liczacej 125. Jed¬ nakze szybkosc dzialania ukladu, przedstawionego na fig. 24, jest nieco mniejsza niz uklad przedsta¬ wionego na fig. 23, poniewaz uklad z fig. 23 reali¬ zuje równolegly tryb pracy.Licznik dodajacy 59,. przedstawiony na fig. 25, pracuje w sposób nastepujacy. Przy doprowadze¬ niu impulsu sterujacego do wejscia taktujacego 133 pierwszej komórki liczacej 125, przerzutnik 126 ustawia sie w stan jedynkowy. Po zakonczeniu impulsu sterujacego sygnal jedynkowy z wyjscia jedynkowego przerzutnika 126, po przejsciu przez blok logiczny 134 i element logiczny 135 LUB, u- stawia w stan zerowy przerzutnik 126 pierwszej komórki liczacej 125. Jednoczesnie z tym sygnal jedynkowy z wyjscia bloku logicznego 134 pierw¬ szej komórki liczacej 125 doprowadza sie do wejs¬ cia 130 ustawiajacego w stan jedynkowy przerzut¬ nika 126 drugiej komórki liczacej 125 i ustawia go w stan jedynkowy. Po przyjeciu drugiego impulsu sterujacego przerzutnik 126. pierwszej komórki li¬ czacej 125 ustawia sie w stan jedynkowy. Po za¬ konczeniu tego impulsu nastepuje, zastapienie „je¬ dynek" pierwszej i drugiej komórek liczacych 125 „jedynka" w trzeciej komórce liczacej 125, dzieki temu, ze blok logiczny 134 drugiej komórki licza¬ cej 125 ksztaltuje sygnal, jedynkowy, doprowadza¬ ny przez* element logiczny 135 do wejscia 129 usta¬ wiajacego w stan zerowy przerzutnika 126'pierw¬ szej i drugiej komórek liczacych 125 i jednoczes¬ nie do wejscia 130 ustawiajacego w stan zerowy przerzutnika 126 trzeciej komórki liczacej 125.P-kod Fibonacci'ego, zapisywany do licznika doda¬ jacego 59 po przyjsciu impulsu sterujacego, rózni sie od postaci minimalnej przedstawienia liczby.Sprowadzanie kodu do postaci minimalnej odbywa sie asynchronicznie bez doprowadzania impulsów sterujacych. Tutaj równiez nie ma potrzeby zasto-* 42 sowania przerzutników z wejsciami liczacymi, sto¬ sowanych w znanych licznikach.Informacja w p-kodzie Fibonaecirego z wyjscia licznika sumujacego 59 (fig. 8) doprowadzona jest do wejscia informacyjnego 43 bloku arytmetycz¬ nego 44 a nastepnie do wejsc informacyjnych re¬ jestrów 66, 67 mnoznej i mnoznika odpowiednio i zapisywana w tych rejestrach 66, 67. Przedsta¬ wiony na fig. 8 przyklad wykonania ukladowego bloku arytmetycznego 44 pozwala przeprowadzac mnozenie ulamków w p-kodach Fibonacci'ego w sposób nastepujacy. Jednoczesnie z doprowadze¬ niem poczatkowego p-kodu Fibonacci'ego do wejsc informacyjnych rejestrów 66, 67 z- bloku 47 do wejsc sterujacych tych rejestrów 66, 67, dolaczo¬ nych do wejscia sterujacego 50i, doprowadza sie sygnal sterowania, zapisujacy poczatkowy p-kod Fibonacci'ego do jednego z rejestrów 66 lub 67 (w przypadku, gdy poczatkowy p-kod Fibonacci'e- go jest mnozna — wówczas zapis jest dokonywa¬ ny w rejestrze 66 mnoznej, a jezeli mnoznikiem — wówczas kod ten zapisuje sie w rejestrze 67 mnoz¬ nika). Jesli mnozenie rozpoczyna sie z nizszych pozycji, wówczas wyjsciem skrajnej pozycji re¬ jestru 67 jest wyjscie nizszej pozycji. Jesli mno¬ zenie realizuje sie poczynajac z wyzszych pozycji, wówczas wyjsciem skrajnej pozycji rejestru 67 jest wyjscie wyzszej pozycji. Obydwa sposoby mnozenia sa realizowane jednakowo z ta tylko róznica, ze w - pierwszym przypadku przesuniecie mnoznej przeprowadza sie w kierunku wyzszych pozycji, a mnoznika — w kierunku nizszych po¬ zycji, a w drugim przypadku — odwrotnie.Rozpatrzmy pierwszy sposób mnozenia^ 35 Nastepnym sygnalem sterowania, doprowadza¬ nym z bloku 47, realizowany jest zapis nastepnej kombinacji kodowej w rejestrze 67. Jezeli na wyjsciu nizszej pozycji rejestru 67 obecny jest sygnal jedynkowy (to znaczy w nizszej pozycji za- 40 pisana jest jedynka), to ten sygnal jedynkowy, po doprowadzeniu go do bloku 47 sterujacego, wy¬ woluje pojawienie sie sygnalu sterowania, ksztal¬ towanego przez blok 47 na wejsciu sterujacym 50i, a wiec i na wejsciu sterujacym sumatora 69. Przy 45 tym realizuje sie sumowanie kodu, zapisanego w sumatorze 69, z kodem, doprowadzanym do jego wejscia 68 skladnika z rejestru 66. Proces sumo¬ wania w sumatorze 89 polega na ksztaltowaniu kombinacji kodowych, stanowiacych suma posred- 50 nia i przeniesieniem posrednim. Dane kombinacje kodowe sa doprowadzane do bloku 51 minimali¬ zacji, w których realizowana jest operacja spro- . wadzania doprowadzonych p-kodów Fibonaccfego do postaci minimalnej w dwóch urzadzeniach 1 55 (fig. 1,3,5) do sprowadzania p-kodów Fibonacci'e- go do postaci minimalnej, opisanych powyzej. O- peracja sprowadzania p-kodów Fibonacci'ego do postaci minimalnej jest realizowana na skutek oddzialywania sygnalów sterujacych splotu i roz- 60 winiecia, doprowadzanych z bloku 47 (fig. 8) ste¬ rowania do wejsc grupy-54 wejsc sterujacych, be¬ dacych wejsciami sterujacymi 7, 21 (fig, 1, 3, 5) , splotu i rozwiniecia urzadzen 1 do .sprowadzania p-kodów Fibonacci'ego do postaci minimalnej, 65 W przypadku realizacji synchronicznego trybu 10 15 20 25 30 35 40 45 50 55 60108 086 43 pracy za pomoca urzadzen 1, przedstawionych na fig. 1,3,5, liczbe sygnalów sterujacych wybiera sie maksymalnie potrzebna do sprowadzenia do postaci minimalnej p-kodu o zadanej liczbie po¬ zycji. 5 W przypadku realizacji asynchronicznego trybu pracy z wykorzystaniem urzadzenia 1 do sprowa¬ dzania p-kodów Fibonacci'ego do' postaci minimal¬ nej, przedstawionego na fig. 6, z wyjsc bloków 30 okreslania minimalnosci do bloku 47 (fig. 8) sa do- 10 ^prowadzane sygnaly, swiadczace o zakonczeniu procesu sprowadzania p-kódu Fibonacci'ego do po¬ staci minimalnej, i blok 47 sterowania konczy ksztaltowanie sygnalów sterujacych splotu i roz¬ winiecia. Z wyjsc bloku 51 minimalizacji kombi- 15 nacje kodowe, sprowadzone do postaci minimalnej, sa doprowadzane do dodatkowych wejsc informa¬ cyjnych 532 i 53i, a nastepnie do wejsc sumy po¬ sredniej i przeniesienia posredniego sumatora 69.Po zakonczeniu procesu sumowania realizowane 20 jest przesuniecie o jedna pozycje kombinacji ko¬ dowych zapisanych w rejestrach 66, 67, które to przesuniecie jest realizowane w odpowiedzi na sygnaly, doprowadzane z bloku 47 sterowania. ~ Jezeli nastepnie w nizszej pozycji rejestru 67 25 zapisana jest ^Jedynka", to opisany wyzej proces powtarza sie. W tym przypadku, gdy w nizszej po¬ zycji rejestru 67 zapisane jest „zero", sygnal zero¬ wy z wyjscia nizszej pozycji rejestru 67 doprowa¬ dza sie do bloku 47 sterowania, a ostatni z "nich 30 powoduje wygenerowanie sygnalu przesuniecia o jedna pozycje, doprowadzanego do wejsc steruja¬ cych rejestrów 67 i 66. Proces mnozenia kontynu¬ owany jest az do momentu zakonczenia przemno¬ zenia przez wszystkie pozycje mnoznika, przy tym 35 w sumatorze 69 zostanie zapisany iloczyn — wynik mnozenia mnoznej przez mnoznik — który- nastep¬ nie doprgwadza sie z wyjscia informacyjnego su¬ matora 69, bedacego wyjsciem informacyjnym bloku informacyjnego 44, do wejscia informacyj- 40 nego 45 bloku 40 wejscia — wyjscia. Nastepnie da¬ na kombinacje kodowa zapisuje sie do odejmujace¬ go licznika 53 impulsów w p-kodzie Fibonacci'ego Impuls sterujacy z bloku 47 sterowania doprowa¬ dza sie do wejscia 492, bedacego wejsciem licza- 45 cym odejmujacego licznika 63 i dodajacego licz¬ nika 65 impulsów. Doprowadzenie impulsów steru¬ jacych z bloku 47, a wiec przeksztalcenie p-kodów Fibonacci'ego w k-pozycyjny kod trwa az do chwili,- w której we wszystkich komórkach licza- 50 cych 125 (fig. 26) licznika odejmujacego 63 zostana zapisane tylko „zera", co doprowadza do wytwo¬ rzenia przez uklad 64 okreslania zera „sygnalu zera" doprowadzanego do wejscia 482 bloku 47, po¬ wodujacego zakonczenie doprowadzenia impulsów 55 sterujacych do wejscia 492 bloku 40. Przy tym w k-pozyeyjnym liczniku dodajacym 65 zapisuje sie wynik przeksztalcenia p-kodu Fibonacci'ego w k-pozycyjny kod, który doprowadza sie do wyjs¬ cia informacyjnego 42 bloku 40 w postaci kombi- 60 nacji sygnalów elektrycznych.Operacje odejmowania impulsów w p-kodach Fibonacci'ego realizuje sie w liczniku odejmuja¬ cym 63, przedstawionym na fig. 26. W stanie po¬ czatkowym przerzutniki 126 wszystkich komórek 65 44 liczacych 125 znajduja sie w stanie zerowym. Po przyjsciu pierwszego impulsu sterujacego blok lo¬ giczny 137, dzieki linii opózniajacej 140/ ksztaltu¬ je wedlug tylnego zbocza tego impulsu sterujacego sygnal jedynkowy, ustawiajacy przerxutniki 126 wszystkich komórek liczacych 125 w stan jedyn¬ kowy.Po doprowadzeniu drugiego impulsu sterujacego do wejscia liczacego licznika odejmujacego 63 na¬ stepuje ustawienie przerzutnika pierwszej komór¬ ki liczacej w stan zerowy. Po zakonczeniu tego impulsu sterujacego sygnal jedynkowy z wyjscia zerowego przerzutnika 126 doprowadza sie do wejscia elementu logicznego 143 I pierwszej ko¬ mórki liczacej 125, do której drugiego wejscia do¬ prowadza sie sygnal jedynkowy z jedynkowego wyjscia informacyjnego 131 drugiej komórki li¬ czacej 125. Na wyjsciu elementu logicznego 143 I pierwszej komórki liczacej 125 ksztaltuje sie syg¬ nal jedynkowy, który po doprowadzeniu go do wejscia taktujacego 133 drugiej komórki liczacej 125 ustawia w stan zerowy przerzutnik 126 tej komórki liczacej 125 oraz po przejsciu przez ele¬ ment logiczny 139 LUB pierwszej komórki licza¬ cej 125 ustawia przerzutnik 126 tej komórki wstan jedynkowy. Stan wszystkich komórek liczacych 125 licznika odejmujacego 63 odpowiada kombi¬ nacji kodowej 10111. Nastepny impuls sterujacy ustawia przerzutnik 126 pierwszej komórki licza¬ cej 125 w stan zerowy, powodujac ustawienie licz¬ nika odejmujacego 63 w stan niestabilny, odpowia¬ dajacy kombinacji kodowej 00111. Po zakonczeniu tego impulsu sterujacego licznik odejmujacy 63 automatycznie ustawia sie w stan stabilny 11011 na skutek uksztaltowania sygnalu jedynkowego na wyjsciu elementu logicznego 143 drugiej komórki liczacej 125 dzieki obecnosci sygnalów jedynko- wych na wyjsciu zerowym przerzutnika 126 drugiej komórki liczacej 125, na drugim wejsciu informa¬ cyjnym 144 drugiej komórki liczacej 125 i na wejsciu informacyjnym 132 tej samej komórki li¬ czacej 125. Na wyjsciu tego elementu logicznego 143 wytwarza sie sygnal jedynkowy, ustawiajacy przerzutnik 126 trzeciej komórki liczacej 125 w stan zerowy, a przerzutnik 126 pierwszej i drugiej komórek liczacych—w stany jedynkowe.W uizadzeniu cyfrowym do przetwarzania in¬ formacji, przedstawionym na fig. 9, informacja w postaci k-pozycyjnego kodu doprowadza sie do wejscia informacyjnego 41, bedacego wejsciem in¬ formacyjnym rewersyjnego k-pozycyjnego liczni¬ ka 70. Jednoczesnie do wejscia sterujacego 49i bloku 40, dolaczonego do wejscia odejmowania k-pozycyjnego licznika rewersyjnego 70 oraz do wejscia dodawania rewersyjnego licznika 71 im¬ pulsów w p-kodach Fibonacci'ego doprowadza sie sygnal sterujacy, którego czas trwania równy jest czasowi, wymaganemu do zrealizowania prze¬ ksztalcenia k-pozycyjnego kodu w p-kod Fibonac- ci'ego. Qo wejscia sterujacego 493 i dalej do wejsc liczacych liczników rewersyjnych. 70 i 71 dopro¬ wadzane sa impulsy sterujace az do momentu, w którym stan k-pozycyjnego licznika rewersyj¬ nego staje sie równy zeru. Przy tym uklad 60 o-108 086 45 kreslania zera ksztaltuje' sygnal „zera", doprowa¬ dzany do wejscia 48i bloku 47, na skutek czego konczy sie doprowadzanie sygnalów sterujacych do wejscia 49s. Licznik rewersyjny 71 zapamietuje p-kod Fibonacci'ego, odpowiadajacy kodowi po- 5 czatkowemu k-pozycyjnemu, który nastepnie do¬ prowadza sie do wejscia informacyjnego 43 bloku arytmetycznego 44.Na sygnaly sterowania, doprowadzane do wejs- 10 cia 5(te bloku arytmetycznego 44 dokonuje sie za¬ pisu p-kodu Fibónacci'ego, odpowiadajacego mno¬ znej, w bloku 72 mnozenia przez p-liczby Fioonac- ci'ego, a p-kodu Fibonacci'ego, odpowiadajacego mnoznikowi — w rejestrze 67. Proces mnozenia 15 w bloku arytmetycznym 44 rozpoczyna sie od przemnozenia mnoznej w bloku 72 przez pierwsza liczbe szeregu Fibonacci'ego, to znaczy przez „1".Jesli w nizszej pozycji rejestru 67, majacym wa¬ ge, równa „1", wpisana jest jedynka, wówczas z 20 jej wyjscia doprowadza sie sygnal jedynkowy do bloku 47, w odpowiedzi na który ten blok 47 wy¬ twarza swoje sygnaly sterujace dodawania. Te sygnaly sterujace dodawania sa doprowadzane do wejscia sterujacego sumatora 69, a sumator 69 25 realizuje sumowanie p-kodu Fibonacci'ego, dopro¬ wadzanego do jego wejscia 68 skladnika z bloku 72, z p-kodem, zapisanym w sumatorze 69. Na syg¬ nal sterowania, doprowadzany do wejscia 502 blo¬ ku arytmetycznego 44, realizowane jest przesunie- 30 cie p-kodu mnoznika o jedna pozycje w kierunku nizszych pozycji. Jednoczesnie z tym blok 72 re¬ alizuje mnozenie mnoznej przez- nastepna liczbe szeregu Fibonacci'ego. Jesli na wyjsciu nizszej po¬ zycji rejestru 67 obecny jest sygnal zerowy, wów- 35 czas realizowana jest opisana wyzej operacja prze¬ suniecia i mnozenia. Proces mnozenia przez p-licz¬ by Fibonaccfego w bloku 72 sklada sie z szeregu kolejnych sumowan, którym towarzyszy ksztalto¬ wanie sumy posredniej i przeniesienia posrednie- 40 go, które nastepnie doprowadzane sa do minimal¬ nej postaci przedstawienia w opisany powyzej sposób.Proces mnozenia dwóch liczb trwa do momentu zakonczenia przemnazania przez wszystkie pozyc- 45 je l.mnoznika, zapisanego w rejestrze 67. Wynik mnozenia ksztaltuje. sie w sumatorze 69, skad do¬ prowadza sie do wejscia informacyjnego 45 bloku 40 wejscia — wyjscia, a nastepnie zapisuje sie do licznika rewersyjnego 71 impulsów w p-kodach 50 Fibonacci'ego. Z bloku 47 sterowania do wejscia 492 bloku 40, polaczonego z wejsciem dodawania k-pozycyjnego licznika rewersyjnego 70 i wejsciem odejmowania rewersyjnego licznika 71, doprowa¬ dza sie sygnal sterujacy, na skutek czego przy do- 55 prowadzeniu impulsów sterujacych do wejsc li¬ czacych k-pozycyjnego rewersyjnego licznika 70 i rewersyjnego licznika 71 sygnalów w p-kodach Fibonacci'egó pierwszy z nich dokonuje sumowa¬ nia impulsów sterujacych, a drugi — odejmowa- 60 nia jedynek z p-kodu Fibonacci'ego, zapisanego w tym liczniku. Ten proces trwa do momentu, w któ¬ rym stan licznika rewersyjnego '71 staje sie równy zeru, co doprowadza"do wytworzenia sygnalu „ze¬ ra" przez uklad 60 okreslania zera, który to sygnal 65 46 „zera" doprowadza sie do wejscia 48* bloku 47v i zapobiega dalszemu doprowadzaniu sygnalów ste¬ rujacych. W k-pozycyjnym rewersyjnym liczniku 70 zapisuje sie k-pozycyjny kod, odpowiadajacy wyni¬ kowi mnozenia w p-kodzie Fibonacci'egb.Dzieki zastosowaniu liczników rewersyjnych 70 i 71 zmniejszaja sie naklady na realizacje bloku wejscia — wyjscia, a opisany przyklad Wykonania bloku arytmetycznego 44 umozliwia mnozenie liczb calkowitych.Dzialanie rewersyjnego licznika 71 impulsów w p-kodach Fibonacci'ego mozna wyjasnic powo¬ lujac sie na uklady odejmujacego 63 (fig. 19) i do¬ dajacego 59 (fig. 25) liczników, opisanych wyzej.W trybie dodawania pierwszy sygnal sterujacy doprowadzany jest do wejscia dodawania rewer¬ syjnego licznika 71 (fig. 27), dolaczonego do ste¬ rujacego wejscia 154 dodawania kazdej z komo-* rek liczacych lfe5. Przy tym zapewnia sie dolacze¬ nie wyjscia elementu logicznego 153 LUB poprzez element logiczny 127 do wejscia 129 ustawiania w stan zerowy przerzutników 126 wszystkich ko¬ mórek liczacych 125, orafc dolaczenie jedynkowego wyjscia kazdego z przerzutników 126 do jednego z wejsc elementu logicznego 151 I poprzez element logiczny 148 I i element logiczny 150 LUB.Zliczanie impulsów w trybie dodawania jest re¬ alizowane równiez w taki sam sposób, jak w .li¬ czniku dodajacym 59, przedstawionym na fig. 27.W celu zapewnienia trybu odejmowania impulsów w p-kodach Fibonaccfego sygnal sterujacy dopro¬ wadza sie do wejscia odejmowania rewersyjnego licznika 71, dolaczonego do wejsc sterujacych 155 odejmowania wszystkich komórek liczacych 125, Przy tym zapewnia-sie dolaczenie wyjscia elemen¬ tu logicznego 153 LUB, ralizujacego funkcje ele¬ mentu logicznego 139, do wejscia ustawienia w stan jedynkowy przerzutników 126 wszystkich ko¬ mórek liczacych 125 poprzez element logiczny 128 I, oraz dolaczenie zerowego wyjscia przerzutnika 126 do jednego z wejsc elementu logicznego 151 I, wykonujacego funkcje elementu logicznego 143 I poprzez elementy logiczne 149 I i 150 LUB. W tym trybie rewersyjny licznik 71 pracuje tak samo, jak opisany wyzej licznik odejmujacy 63.Na fig. 7 przedstawiono jeszcze jeden przyklad realizacji ukladu strukturalnego cyfrowego urza dzenia do przetwarzania informacji, w którym procesowi przeksztalcania k-pozycyjnego kodu^w p-kod Fibonacci'ego, realizowane w przetworniku 61, towarzyszy ksztaltowanie sumy posredniej i przeniesienia posredniego w sumatorze li] które powinny byc sprowadzone do postaci mjrómalnej, co realizuje sie na skutek zastosowania dodatko¬ wych urzadzen 1 do sprowadzania p-kodów Fibo- nacci'ego do postaci minimalnej, a wiec wprowa¬ dzenia polaczen miedzy blokiem 40 i blokiem 51.Informacja w postaci k-pozycyjnego kodu, do* prowadzania do wejscia 41 bloku 40, zapisywana jest w rejestrze *3. Kazda pozycja rejestru 73 ba¬ dana jest sygnalami, doprowadzanymi kolejno z bloku 47sterowania do wejsc 49i—49m+i bloku 40, .bedacych wejsciami elementów logicznych 74i —74m L Przy pojawieniu sie sygnalów jedyn- kowych na obydwóch wejsciach kazdego elementu108 086 47 logicznego I 74i—74m, na ich wyjsciach pojawia¬ ja sie sygnaly jedynkowe, które sa doprowadzane do wejsc odpowiedniego elementu logicznego LUB bloku 75. W wyniku tego na wyjsciu 76 bloku 75 elementów logicznych LUB ksztaltuje sie p-kod 5 Fibonacci'ego, odpowiadajacy wadze pozycji re¬ jestru 73 sprawdzanego w dany moment czasu.Rozpatrzmy przyklad przeksztalcania kodu dwój¬ kowego liczby „7", zapisywanego jako waga pozycji 4 2 1 10 kod dwójkowy 111 przy p=l Sygnal sterujacy jest doprowadzany do wejscia 492 i na wyjsciu elementu 74i I pojawia sie sygnal jedynkowy. Na wyjsciu 76 ksztaltuje sie p-kod Fibonacci'ego zapisywany jako waga pozycji 5 3 2 1 p-kod Fibonacci'ego 0 0 0 1 Na sygnal doprowadzany z bloku 47 do wejscia 20 49i, bedacego wejsciem sterujacym sumatora 77, dokonuje sie sumowania pierwszej kombinacji ko¬ dowej z kombinacja kodowa 0000, zapisana w su¬ matorze 77, w wyniku czego otrzymuje sie pierw¬ sza kombinacje kodowa sumatora 77:0001. 25 Odczytywanie drugiej pozycji rejestru 73 dopro¬ wadza do pojawienia sie na wyjsciu 76 p-kodu Fibonacci'ego zapisywanego jako waga pozycji 5 3 2 1 p-kod Fibonacci'ego 0 0 10 Nastepnie, na sygnal sterujacy z bloku 47 reali¬ zuje sie sumowanie pierwszej kombinacji kodowej 0001, przechowywanej w sumatorze 77, i drugiej kombinacji kodowej 0010, czemu towarzyszy 35 ksztaltowanie sumy posredniej 0011, która w bloku 51 zostaje sprowadzona do postaci minimalnej 0100. Po odczytaniu trzeciej pozycji o wadze=4 rejestru 73 otrzymuje sie p-kod Fibonacci'ego na wyjsciu 76 bloku 75 zapisywany jako: 40 waga pozycji 5 3 2 1 p-kod Fibonacci'ego 0 10 1 Po zsumowaniu otrzymanej trzeciej kombinacji kodowej z poprzednim wynikiem sumowania, 45 przechowywanym w sumatorze 77, otrzymujemy kod 1010, który jest minimalna postacia przedsta¬ wienia liczby „T' w p-kodzie Fibonacci'ego.Proponowany przyklad realizacji przetwornika 61 pozwala zwiekszyc szybkosc dzialania ukladu so dzieki „popozycyjnemu" przeksztalcaniu poczatko¬ wego k-pozycyjnego kodu w porównaniu z opisa¬ nymi wyzej przykladami wykonania.Analogicznie jak opisany blok arytmetyczny 44 55 pracuje blok arytmetyczny, przedstawiony na fig. 11. Róznica polega na tym, ze przy obecnosci jedynek na wyjsciu nizszej pozycji rejestru 67 po zakonczeniu operacji sumowania dokonuje sie przesuniecia nie o jedna pozycje lecz o (p+1) po¬ zycji, którego to przesuniecia mozliwosc, wynika 60 z minimalnej postaci przedstawienia liczby w p-kodzie FibonaccPego, w którym po jedynce na¬ stepuje nie mniej niz „p" zer. Przesuniecie o (P+1) pozycji jest realizowane w rejestrach 67 i 66 na skutek oddzialywania sygnalu sterujacego, do- 65 48 prowadzanego do wejscia 503 bloku arytmetycz¬ nego 44 z bloku 47. To dodatkowe przesuniecie po¬ zwala zmniejszyc czas trwania operacji mnozenia w p-kodzie Fibonacci'ego. x Przyklad wykonania bloku arytmetycznego 44, przedstawiony na fig. 12, pozwala kontrolowac procesy przechowywania i przesuwania kodów w rejestrach 67 i 66 dzieki ksztaltowaniu przez bloki 30 sygnalów, swiadczacych o naruszeniu mi¬ nimalnej postaci przedstawienia liczby w p-ko- dach Fibonacci'ego, wytwarzanych przy powstawa¬ niu usterek lub naruszeniu normalnego toku pra¬ cy elementów ukladu. Sygnal z wyjsc 82 i 83 tych bloków 30 doprowadza sie do grup wejsc 46 bloku 47 sterowania, powodujacego zaprzestanie pracy bloku arytmetycznego 44. Poza tym .w propono¬ wanym wariancie bloku arytmetycznego 44 reali¬ zowana jest kontrola pracy sumatora 69 przez blok 109 kontroli, polaczony z blokiem 47 stero¬ wania.Praca bloku arytmetycznego 44, przedstawione¬ go na fig. 13, realizowana jest analogicznie do przypadku opisanego w powiazaniu z fig. 8.Jednakze tutaj informacja, zawarta w p-kodzie Fiboriacci'ego, doprowadza sie z wyjscia rejestru 66 nie bezposrednio do wejscia 68 sumatora 69, lecz przez jeden z bloków 84i—84p+1 elementów logicznych I i przez blok 85 elementów logicznych LUB. Blok 84i realizuje mnozenie mnoznej, zapi¬ sanej w rejestrze 66, przez pozycje mnoznika, za¬ pisanego w rejestrze 67. Jesli, na przyklad, war¬ tosci pierwszej pozycji mnoznej i mnoznika rów¬ ne sa jedynce, wówczas na wyjsciu bloku 84i po¬ jawia sie kod mnoznej, doprowadzany przez blok 85 elementów logicznych LUB na wejscie 68 sklad¬ nika sumatora 69. Jezeli wartosc i-tej pozycji mnoznika lub mnoznej, lub mnoznej i mnoznika, równa jest zeru, wówczas na wyjsciu bloku 84i' pojawi sie kod zerowy. Z definicji minimalnosci postaci przedstawienia p-kodu Fibonacci'ego wy¬ nika, ze p-kod mnoznej moze byc obecny tylko na wyjsciu tylko jednego z bloków 84i, których ogól¬ na liczba wynosi (p+1). Dzieki temu przesuniecie p-kodów rejestrów 66 i 67 realizuje sie od razu 0 (p+i) pozycji, co pozwala zwiekszyc szybkosc dzialania ukladu.Opisany wyzej warunek koniecznosci obecnosci p-kodu na wyjsciu tylko jednego bloku 84 pozwa¬ la kontrolowac proces mnozenia, realizowany przez blok 87 kontroli, który moze byc wykonany w sposób dowolny. Jesli p-kod Fibonacci'ego poja¬ wia sie na wyjsciach wiecej niz jednego z bloków 84, wówczas blok 87 wytwarza sygnal bledu, któ¬ ry doprowadza sie do bloku 47 sterowania, powo¬ dujacy zaprzestanie pracy bloku arytmetycznego 44. Tutaj realizowana jest kontrola przesuwania i przechowywania informacji w rejestrach 66 i 67 oraz procesu dzialania sumatora 69 w sposób ana¬ logiczny do tego, jaki byl opisany powyzej.Kontrole operacji mnozenia liczb calkowitych realizuje sie poprzez wprowadzenie bloku 109 kontroli do sumatora 69 i poprzez wprowadzenie bloków kontrolujacych 30 do blqku 72 mnozenia przez p-liczby Fibonaccfego, których prace opisu¬ je sie ponizej.108 086 49 50 Blok arytmetyczny 45, zrealizowany z wyko¬ rzystaniem wspomnianych wyzej bloków kontrol¬ nych, przedstawiony jest na fig. 14. Poza tym tu¬ taj przechowywanie i przesuwanie kodów w re¬ jestrze 67 kontrolowane jest przez blok 30 okres- 5 lania minimalnosci przedstawienia liczby w p-ko- dzie Fibonacci'ego. W przypadku naruszenia pro¬ cesu przetwarzania informacji lub usterek w ele¬ mentach ukladu na wyjsciu 81 sumatora 69, wyjs¬ ciu kontrolnym 89 bloku 72 oraz na wyjsciu 83 blo¬ ku 30 pojawiaja sie sygnaly bledu, które sa dopro¬ wadzane do bloku 47 sterowania, zatrzymujacego prace bloku arytmetycznego 44.Schemat funkcjonalny bloku arytmetycznego 44, przedstawiony na fig. 15, zapewnia dzielenie liczb w p-kodach Fibonacci'ego, realizowane w sposób nastepujacy. Informacja w postaci kombinacji ko¬ dowych dzielnej i dzielnika kolejno jest doprowa¬ dzana do wejscia informacyjnego 43 bloku aryt¬ metycznego 44, a wiec do wejsc informacyjnych rejestrów 91 i 90 dzielnej i dzielnika odpowiednio i zapisuje sie w tych rejestrach 91 i 90.Na sygnal sterujacy, doprowadzany do wejscia 50i z bloku 47 kombinacje kodowa dzielnika zapi¬ suje sie z wyjscia rejestru 90 w bloku 72, w któ¬ rym realizuje sie operacje mnozenia przez p-licz- by Fibonacci'ego, której to operacji towarzyszy ksztaltowanie sumy posredniej i przeniesienia po¬ sredniego, których kombinacje kodowane sa spro¬ wadzane do postaci minimalnej w urzadzeniach li i I2 do sprowadzania p-kodów Fibonacci'ego do postaci minimalnej.Kazdy wynik mnozenia dzielnika przez p-liczbe Fibonacci'ego, przedstawiony w postaci minimalnej doprowadzany jest z wyjscia informacyjnego blo¬ ku 72 do wejscia urzadzenia 13, które na sygnaly z bloku 47 sterowania, doprowadzane do wejsc 54i—54$, realizuje przeksztalcanie ilorazu dzielni¬ ka przez p-liczbe Fibonacci'ego, przedstawionego w p-kodzie bezposrednim Fibonacci'ego, w odwrot¬ ny p-kod Fibonacci'ego w sposób opisany wyzej.Odwrotny p-kod Fibonacci'ego z wyjscia urzadze¬ nia I3 doprowadza sie do wejscia 53i, bedacego pierwszym wejsciem skladnika sumatora 69, re¬ alizujacego sumowanie odwrotnego p-kodu z p-ko- dem, doprowadzanym do drugiego wejscia 68 skladnika z wyjscia rejestru 91 dzielnej w opisa¬ ny wyzej sposób.Operacja sumowania .bezposredniego i odwrot¬ nego p-kodów zastepuje operacje odejmowania, niezbedna do porównywania kombinacji kodowej dzielnej z ilorazem dzielnika przez p-liczbe Fi- bonacci'ego, zapisywana w bloku 72. Otrzymana w sumatorze 69 kombinacja kodowa zapisywana jest w dodatkowym rejestrze 93 na sygnal, dopro¬ wadzany z bloku 47 sterowania do wejscia 50i bloku arytmetycznego 44. Jesli wartosc wyzszej pozycji otrzymanej kombinacji kodowej równa jest jedynce, co swiadczy o tym, ze dzielna jest wieksza niz iloczyn dzielnika przez p-liczbe Fibo- nacci'ego, wówczas w rejestrze 94 ilorazu zapisuje sie zero. Po przyjsciu nastepnego sygnalu steru¬ jacego do wejscia 50i oraz ciagu impulsów steru¬ jacych do wejscia 502 realizuje sie nastepny takt mnozenia dzielnika przez nastepna liczbe szeregu Fibonacci'ego i powtarza sie proces porównywania dzielnej i otrzymanego iloczynu. Takty mnozenia i porównywania kontynuowane sa az do momen¬ tu, gdy iloczyn dzielnika przez p-liczbe Fibonac- ci'ego stanie sie wiekszy od wartosci dzielnej, przy tym na wyzszej pozycji sumatora zostanie zapisa¬ ne zero. W tym przypadku w pozycji rejestru 94 ilorazu odpowiadajacej poprzedniemu taktowi mno¬ zenia i porównywania, zapisuje sie „jedynke".Jednoczesnie z tym róznice miedzy dzielna i ilo¬ czynem dzielnika przez p-liczbe Fibonacci'ego, o- trzymana w poprzednim takcie mnoznika i porów¬ nywaniu i przechowywana w dodatkowym reje¬ strze 93, przepisuje sie do rejestru 91 na sygnal, doprowadzony z bloku 47 sterowania do wejscia 50i bloku arytmetycznego 44. Dana kombinacja kodowa przedstawia soba reszte od dzielenia. Na¬ stepnie w odpowiedzi na sygnaly, doprowadzane z bloku 47 sterowania do wejsc 50s i 50j, dokonu¬ je sie zapisu w bloku 72 kombinacji kodowej dzielnika, doprowadzanej z rejestru 90 dzielnika, i przemnozenia jej przez p-liczbe Fibonacci'ego.Takty mnozenia i porównywania znowu powtarza sie, lecz porównywane sa teraz reszta, przecho¬ wywana w rejestrze 91, i wynik mnozenia dziel¬ nika przez p-liczbe Fibonacci'ego.Procesy otrzymywania reszt, zapisywanych w rejestrze 91, oraz cyfr ilorazu, zapisywanych w re¬ jestrze 94 kontynuowane sa do momentu otrzy¬ mania wartosci wszystkich „n" pozycji ilorazu, gdzie liczbe „n" wybiera sie z warunku zapew¬ nienia niezbednej dokladnosci obliczania. Kombi¬ nacja kodowa ilorazu doprowadzana jest z wyjs¬ cia rejestru 94 ilorazu do wejscia informacyjnego 45 bloku 40 wejscia — wyjscia.Dzialanie bloku arytmetycznego 44, przedstawio¬ nego na fig. 16, w glównych zarysach podobne jest do funkcjonowania opisanego wyzej bloku aryt¬ metycznego. Róznica polega na tym, ze w ukla¬ dzie, przedstawionym na fig. 16, zapis dzielnej jest realizowany z wejscia 68 skladnika do suma¬ tora 69, a operacje porównywania dzielnej, a na¬ stepnie reszt od dzielenia dzielnej przez dzielnik, przechowywany w rejestrze 90, realizuje uklad 98 porównywania kodów, realizowany znanym spo¬ sobem. Tak samo jak w przykladzie wyzej opisa¬ nym, gdy iloczyn dzielnika przez p-liczbe Fibonac- ci'ego staje sie wiekszy od dzielnej (reszty), w su¬ matorze 69 wytwarza sie kombinacje kodowa od¬ powiadajaca kolejnej reszcie. W pozycji rejestru 94, odpowiadajacej poprzedniemu taktowi porów¬ nywania i mnozenia, zapisuje sie jedynke.Proces ksztaltowania kolejnej reszty realizuje sie poprzez sumowanie dzielnej (lub reszty) z od¬ wrotnym p-kodem iloczynu, otrzymanego przez przemnozenie dzielnika przez p-liczbe Fibonacci'e- go w poprzedzajacym takcie mnozenia i porówny¬ wania. Ten iloczyn doprowadza sie z dodatkowego wyjscia informacyjnego bloku 72 do bloku 51 mi¬ nimalizacji celem przeksztalcenia go w kod odwrot¬ ny. Realizacja danego przykladu wykonania wy¬ maga mniejszych nakladów.Zwiekszenie wiarygodnosci przetwarzania informa¬ cji osiaga sie poprzez wprowadzenie do ukladu bloku arytmetycznego 44 ( fig. 17) bloków. 30 o- 15 20 25 30 35 40 45 50 55 60108 086 51 kreslania minimalnosci p-kadów Fibonacci'ego liczby, ksztaltujacych sygnaly bledu, spowodowa¬ nego naruszeniem minimalnosci postaci przedsta¬ wienia p-kodów, które to bledy sa skutkiem uste¬ rek lub uszkodzen elementów 90 i 94. Poza tym do 5 bloku 72 i do sumatora 69 wprowadzono bloki 109 (fig. 22) kontroli, ksztaltujace sygnal bledu w przypadku naruszenia prawidlowosci pracy tych urzadzen. Sygnaly bledu z wyjscia 89 (fig. 17) bloku 72, z wyjscia 81 sumatora 69 i z wyjsc 97 10 i 98 bloków 30 sa doprowadzane do bloku 47 ste¬ rowania, który wstrzymuje prace bloku arytme¬ tycznego 44. 52 Tablica | P-liczba Fibona- cci'ego 1 . 2 3 4 5 7 10 14 Stan rejestru 99i 4 4 8 12 16 20 28 40 56 992 4 4 4 8 12 16 20 28 40 99s 4 4 4 4 8 12 16 20 28 994 0 4 4 4 4 8 12 16 20 Wynik mnoze¬ nia 4 8 12 16 20 28 40 56 | Wspomniany wyzej blok 72 (fig. 18) mnozenia pracuje w sposób nastepujacy: Kombinacja kodo¬ wa, która ma zostac przemnozona przez p-liczbe Fibonaccfego, doprowadzana jest do wejscia in¬ formacyjnego bloku 72, bedacego jednym z wejsc informacyjnych 100 rejestrów 99i—99P+J. Na syg¬ nal sterujacy, doprowadzany do wejsc sterujacych 101 wszystkich rejestrów 99i—99p+i, dokonuje sie zapisu poczatkowej kombinacji kodowej z re¬ jestru 90 w rejestrach 99i — 99p, a kodowej kom¬ binacji zerowej w rejestrze 99p+i. Na sygnal ste¬ rujacy, doprowadzany do wejsc sterujacych re¬ jestrów 103 i 106 nastepuje przepisywanie zerowej kombinacji kodowej do rejestru 106, a poczatko¬ wej kombinacji kodowej do rejestru 103 oraz su¬ mowanie tych kombinacji kodowych w pólsuma- torze 107.W wyniku sumowania tworzy sie kombinacje kodowe sumy posredniej i przeniesienia posred¬ niego, które z wyjsc bloku 72 doprowadzane sa do bloku 51 minimalizacji. Te kombinacje kodowe, sprowadzone do postaci minimalnej, ponownie sa doprowadzane do wejsc informacyjnych rejestrów 103 i 106 sumatora 104 i zapisywane w tych re¬ jestrach na sygnal, doprowadzony z bloku 47 ste¬ rowania. Liczbe powtarzajacych sie cykli sprowa¬ dzania p-kodów do postaci minimalnej oraz ich sumowania wybiera sie jako maksymalnie mozli¬ wa i równa p+i -, gdzie k-liczba pozycji p-kodu.Srednia liczbe powtarzajacych sie cykli zmniej¬ sza-sie poprzez wprowadzenie ukladu 111 okres¬ lania zera, który to uklad ksztaltuje sygnal, okres¬ lajacy zakonczenie procesu sumowania w momen¬ cie, gdy kodowa kombinacja przeniesienia posred¬ niego, zapisana w rejestrze 106 staje sie równa zeru. Wynik koncowy sumowania odczytywany jest z wyjscia rejestru 103. Ten sam wynik kon¬ cowy zapisuje sie w rejestrze 99i. Jednoczesnie dokonuje sie przepisywania informacji z kazdego poprzedzajacego rejestru 99i do kazdego nastepne¬ go rejestru 99i+i na sygnal sterujacy, doprowa¬ dzany do wejsc sterujacych 101 z bloku 47.Rozpatrzmy konkretny przyklad wykonania mnozenia liczby „4" przez p-liczby Fibonacci'ego dla p—3, którego wyniki sprowadzone sa do na¬ stepujacej tablicy. 30 35 40 45 50 5 7 10 14 20 28 40 56 16 20 28 40 12 16 20 28 8 12 16 20 20 28 40 56 W bloku 72 w procesie mnozenia realizowana 20 jest kontrola zapisu i przechowywania kodów w rejestrach 99 za pomoca bloków 30, wytwarzaja¬ cych sygnal bledu przy naruszeniu minimalnosci postaci przedstawienia p-kodów Fibonacc^ego, któ¬ ry to sygnal doprowadzany jest do wyjscia kon- 25 trolnego 89 poprzez element logiczny LUB 108. Po¬ za tym realizowana jest kontrola procesu ksztalto¬ wania sumy posredniej i przeniesienia posrednie¬ go w sumatorze 104 za pomoca bloku kontroli 109, z którego wyjscia sygnal bledu równiez jest do¬ prowadzany do wejscia elementu logicznego LUB 108. Z definicji minimalnosci postaci przedstawie¬ nia p-kodów Fibonacci'ego wynika, ze przy sumo¬ waniu liczb w przypadku pojawienia sie sygnalu jedynkowego przeniesienia na wyjsciu 114 prze¬ niesienia i-tej komórki 112 pólsumatora 107, na wyjsciach 113 sumy „p" komórek 112, znajduja¬ cych sie z prawej strony i-tej komórki 112 i „p" komórek 112, znajdujacych sie z lewej strony i-tej komórki 112, obowiazkowo pojawiaja sie sygnaly zerowe. Naruszenie tego warunku stanowi objaw kleski w pracy pólsumatora 107.Wykrywanie bledu jest zadaniem bloku 109.Realizuje sie to w sposób nastepujacy. Sygnal je- dynkowy przeniesienia z wyjscia 114 doprowadza sie do wejscia 123 i-tej komórki 120. Jesli jedno¬ czesnie z tym sygnalem jedynkowym zostanie do¬ prowadzony chociazby jeden sygnal jedynkowy z wyjscia 113 sumy wymienionych wyzej komórek 112 pólsumatora 107, wówczas, po przejsciu przez element logiczny 122 LUB i przez element logicz¬ ny 121 I, ten sygnal jedynkowy doprowadzony zo¬ staje do wyjscia 124 komórki 120 kontroli i dalej, przez element logiczny 119 LUB — do wyjscia 108 bloku 109 kontroli.Zastrzezenia patentowe 1. Sposób sprowadzania p-kodów Fibonacci'e- go do postaci minimalnej, znamienny tym, ze w 55 poczatkowym p-kodzie Fibonaccfego, któremu od¬ powiada poczatkowa kombinacja sygnalów binar¬ nych, realizuje sie wszystkie dzialania splotu na pozycjach dwójkowych, polegajace na tym, iz w kombinacji sygnalów binarnych, odpowiadajacej p-kodowi Fibonacci'ego liczby, sygnal binarny, od- 60 powiadajacy wartosci zerowej I-tej pozycji p-ko-108 086 53 du Fibonaccfego liczby, oraz sygnaly binarne, od¬ powiadajace jedynkowym wartosciom (1—l)-tej i II—p—l)-tej pozycji p-kodu Fibonacci'ego licz¬ by, zastepuje sie sygnalami zanegowanymi. 2. Sposób sprowadzania p-kodów Fibonacci'e- go do postaci minimalnej, znamienny tym, ze w poczatkowym p-kodzie Fibonacci'ego dokonuje sie wszystkich operacji rozwiniecia na pozycjach dwójkowych, polegajacych na tym, iz w kombi¬ nacji sygnalów binarnych, odpowiadajacej p-ko- dowi Fibonacci'ego liczby, sygnal binarny, odpo¬ wiadajacy wartosci jedynkowej I-tej pozycji p-ko¬ du Fibonacci'ego liczby, oraz sygnaly binarne, od¬ powiadajace wartosciom zerowym pozycji p-ko¬ dów Fibonacci'ego liczby od (1—p)-tej do (1—2p)- -tej wlacznie, zastepuje sie sygnalami zanegowa¬ nymi. 3. Urzadzenie do sprowadzania p-kodów Fibo- nacci'ego do postaci minimalnej, znamienne tym, ze zawiera n komórek funkcjonalnych, z których to komórek kazda ma co najmniej dwa wejscia informacyjne splotu, dwa wejscia ustawiajace splo¬ tu, wejscie sterujace splotu, wejscie informacyjne, wyjscie informacyjne i wyjscie splotu, przy czym wyjscie splotu I-tej komórki funkcjonalnej jest polaczone z jednym z wejsc ustawiajacych splotu (1 — l)-tej komórki funkcjonalnej i z jednym z Wejsc ustawiajacych splotu (1—p—l)-tej komórki funkcjonalnej, jedno z wejsc informacyjnych splo¬ tu I-tej komórki funkcjonalnej jest polaczone z wyjsciem informacyjnym (1—l)-tej komórki funk¬ cjonalnej, a drugie wejscie informacyjne splotu I-tej komórki funkcjonalnej jest polaczone z wyjs¬ ciem informacyjnym (1—p—l)-tej komórki funk¬ cjonalnej, wejscia sterujace splotu wszystkich ko¬ mórek funkcjonalnych sa dolaczone do wspólne¬ go punktu, stanowiacego wejscie sterujace splotu urzadzenia, poza tym wszystkie wejscia informa¬ cyjne, których liczba wynosi n, i wszystkie wyjs¬ cia informacyjne, których liczba wynosi n, wszys¬ tkich komórek funkcjonalnych stanowia odpo¬ wiednio informacyjne wielopozycyjne wejscie i in¬ formacyjne wielopozycyjne wyjscie calego urza¬ dzenia, przy czym p=l, 2,3,...: n — oznacza licz¬ be pozycji p-kodu Fibonacci'ego, a 1=1, 2,3,..., n. 4. Urzadzenie wedlug zastrz. 3, znamienne tym, ze kazda z komórek funkcjonalnych zawiera prze- rzutnik, blok komutacji, majacy co najmniej czte¬ ry wejscia i dwa wyjscia, blok splotu, majacy co najmniej cztery wejscia i wyjscie, który to blok splotu wytwarza sygnal, oddzialywujacy poprzez bloki komutacji na przerzutniki I-tej, (1—l)-tej i (1—p—l)-tej komórek funkcjonalnych i realizu¬ jacy ustawianie przerzutników tych komórek funk¬ cjonalnych w stan przeciwny, przy czym wyjscie jedynkowe przerzutnika stanowi wyjscie infor¬ macyjne komórki funkcjonalnej, wyjscie zerowe przerzutnika jest polaczone z jednym z wejsc bloku splotu, którego nastepne dwa wejscia sta¬ nowia wejscia informacyjne splotu komórki funk¬ cjonalnej, a pozostale wejscie bloku splotu stano¬ wi wejscie sterujace splotu komórki funkcjonal¬ nej, wyjscie bloku splotu, bedace wyjsciem splotu komórki funkcjonalnej, jest polaczone z pierw¬ szym wejsciem bloku komutacji, którego drugie 54 i trzecie wejscia stanowia wejscia ustawiajace splotu komórki funkcjonalnej, a pozostale wejscie stanowi wejscie informacyjne komórki funkcjo¬ nalnej, a poza tym jedno z wyjsc bloku komutacji 5 jest polaczone z wejsciem ustawiajacym przerzut- nik w stan jedynkowy, a drugie wyjscie bloku ko¬ mutacji jest polaczone z wejsciem ustawiajacym przerzutnik w stan zerowy. 5. Urzadzenie wedlug zastrz. 3 lub 4, znamienne 10 tym, ze kazda I-ta komórka funkcjonalna ma rów¬ niez dodatkowe wyjscie informacyjne, wyjscie za¬ kazu splotu, wyjscie rozwiniecia, (p—1) wejsc za¬ kazu splotu, wejscie sterujace rozwiniecia, (p+2) wyjsc informacyjnych rozwiniecia, (p+1) wejsc 15 ustawiajacych rozwiniecia, przy czym wyjscie za¬ kazu splotu I-tej komórki funkcjonalnej jest po¬ laczone z i-tym wejsciem zakazu splotu (1—i—1)- -tej komórki funkcjonalnej, wyjscie rozwiniecia I-tej komórki funcjonalnej jest polaczone z j-tym 20 wejsciem ustawiajacym rozwiniecia (1—p—j+1)- -tej komórki funkcjonalnej, wejscia sterujace roz¬ winiecia wszystkich komórek funkcjonalnych sa polaczone razem, tworzac wejscie sterujace rozwi¬ niecia urzadzenia, (p+2)-gie wejscie informacyjne 25 rozwiniecia I-tej komórki funkcjonalnej jest po¬ laczone z dodatkowym wyjsciem informacyjnym (l+l)-tej komórki funkcjonalnej a s-te wejscie informacyjne rozwiniecia I-tej komórki funkcjo¬ nalnej jest polaczone z dodatkowym wyjsciem in- 30 formacyjnym (1—p—S+2)-tej komórki funkcjo¬ nalnej, przy czym i=l,2,..., p+1; j=l, 2,..., p+1; s=2,3,..., p+2; 6. Urzadzenie wedlug zastrz. 5, znamienne tym, ze kazda z komórek funkcjonalnych zawiera blok roz- 35 winiecia, majacy co najmniej Cp+4) wejscia i wyj¬ scie i ksztaltujacy sygnal oddzialywujacy poprzez bloki komutacji na przerzutnik I-tej komórki fun¬ kcjonalnej oraz na przerzutniki komórek funkcjo¬ nalnych od (l-p)-tej do l-2p)-tej wlacznie i realizu- 40 jacy ich przerzucenie w stan przeciwny, POz^jym blok splotu ma równiez (p-1) wejsc zakazu splotu, które sa wejsciami zakazu splotu komórki funkcjo¬ nalnej, oraz wyjscie zakazu splotu, które jest wyjs¬ ciem zakazu splotu komórki funkcjonalnej, a blok 45 komutacji ma (p+2) dodatkowych wejsc, przy tym jedno wejscie bloku rozwiniecia jest polaczone z wyjsciem jedynkowym przerzutnika, drugie wejs¬ cie bloku rozwiniecia jest wejsciem sterujacym roz¬ winiecia komórki funkcjonalnej, a pozostale (p+2) 50 wejscia bloku rozwiniecia sa wejsciami informacyj¬ nymi rozwiniecia komórki funkcjonalnej, a wyjscie bloku rozwiniecia, bedace wyjsciem rozwiniecia ko¬ mórki funkcjonalnej, polaczone jest z jednym z wejsc dodatkowych bloku komutacji, którego pozo¬ stale (p+1) wejsc dodatkowych sa wejsciami usta¬ wiajacymi rozwiniecia komórki funkcjonalnej, poza tym wyjscie zerowe przerzutnika stanowi dodatko¬ we wyjscie informacyjne komórki funkcjonalnej. 7. Urzadzenie wedlug zastrz. 5 lub 6, znamienne 60 tym, ze kazda z komórek funkcjonalnych ma rów¬ niez (p—2) wejscia zakazu rozwiniecia i jedno wyj¬ scie zakazu rozwiniecia, przy czym wyjscie zakazu rozwiniecia I-tej komórki funkcjonalnej jest pola¬ czone z k-tym wejsciem zakazu rozwiniecia (1-p-l)- 65 tej komórki funkcjonalnej, gdzie k=l, 2,..., (p—1).108 086 55 8. Urzadzenie wedlug zastrz. 4, znamienne tym, ze blok splotu jest zrealizowany w ukladzie elemen¬ tu logicznego I. 9. Urzadzenie wedlug zastrz. 8 lub 3 lub 4, zna¬ mienne tym, ze blok splotu zawiera inwerter, a ele¬ ment logiczny I ma (p—1) wejsc dodatkowych, be¬ dacych wejsciami zakazu splotu bloku splotu, wyj¬ scie inwertera stanowiv wyjscie zakazu splotu blo¬ ku splotu, a wejscie inwertera polaczone jest z wyj¬ sciem elementu logicznego I. 10. Urzadzenie wedlug zastrz. 4, znamienne tym, ze blok komutacji zawiera pierwszy element logi¬ czny LUB, majacy dwa wejscia, oraz drugi element logiczny LUB, majacy dwa wejscia, przy czym wyj¬ scie pierwszego elementu logicznego LUB jest wyj¬ sciem bloku komutacji, które jest polaczone z wej¬ sciem ustawiajacym przerzutnik w stan zerowy, a wejscia pierwszego elementu logicznego LUB sa wejsciami ustawiajacymi rozwiniecia komórki fun¬ kcjonalnej, wyjscie drugiego elementu logicznego LUB jest wyjsciem bloku komutacji, polaczonym z wejsciem ustawiajacym przerzutnik w stan jedyn- kowy, jedno z wejsc drugiego elementu logicznego LUB jest wejsciem informacyjnym I-tej komórki funkcjonalnej, a jej drugie wejscie jest polaczone z wyjsciem bloku splotu komórki funkcjonalnej. 11. Urzadzenie wedlug zastrz. 10, znamienne tym, ze pierwszy element logiczny LUB bloku komutacji zawiera jedno wejscie dodatkowe, które jest pola¬ czone z wyjsciem bloku rozwiniecia, drugi element logiczny LUB ma (p+1) wejsc dodatkowych, które sa wejsciami ustawiajacymi rozwiniecia komórki funkcjonalnej. 12. Urzadzenie wedlug zastrz. 5 lub 6, znamien¬ ne tym, ze blok rozwiniecia jest zrealizowany w ukladzie elementu logicznego I, majacego co najm¬ niej (p+4) wejscia. 13. Urzadzenie wedlug zastrz. 7, znamienne tym, ze blok rozwiniecia zawiera inwerter, a element lo¬ giczny I ma (p+2) wejsc dodatkowych, które sa wejsciami zakazu rozwiniecia, przy czym wyjscie inwertera jest wyjsciem zakazu rozwiniecia komór¬ ki funkcjonalnej, wejscie inwertera jest polaczone z wyjsciem elementu logicznego I bloku rozwiniecia. 14. Urzadzenie wedlug zastrz. 5 lub 7, znamienne tym, ze zawiera równiez blok okreslania minimal- nosci postaci przedstawienia liczby w p-kodzie Fi- bonacci'ego, przeznaczony do ksztaltowania sygna¬ lu minimalnosci postaci przedstawienia liczby w p-kodzie Fibonacci'ego, zawierajacy co najmniej e- lement logiczny LUB, majacy n wejsc i n komórek jednego rodzaju, z których kazda jest zrealizowana w ukladzie elementu logicznego I i elementu logicz¬ nego LUB, przy czym wyjscie informacyjne I-tej komórki funkcjonalnej jest dolaczone do jednego z wejsc elementu logicznego I I-tej komórki bloku okreslania minimalnosci, której drugie wejscie jest dolaczone do wyjscia elementu logicznego LUB ko¬ mórki bloku okreslania minimalnosci, majacej p wejsc, dolaczonych do wyjsc informacyjnych ko¬ mórek funkcjonalnych od (l-l)-tej do (l-p)-tej wla¬ cznie, wyjscie elementu logicznego I kazdej I-tej komórki bloku okreslania minimalnosci jest dola¬ czone do I-tego wejscia elementu logicznego LUB bloku okreslania minimalnosci, którego to elemen- 56 tu logicznego LUB wyjscie jest wyjsciem, z którego wyprowadzany jest sygnal minimalnosci urzadze¬ nia. 15. Urzadzenie wedlug zastrz. 5 lub 7, znamien- 5 ne tym, ze I-ta komórka funkcjonalna ma wejscie odwracajace, bedace wejsciem liczacym przerzutni- ka danej komórki funkcjonalnej, przy czym wejs¬ cia odwracajace komórek funkcjonalnych od pier¬ wszej do (n—p)-tej sa polaczone razem, tworzac 10 wejscie odwracajace urzadzenia do minimalizacji p-kodów Fibonacci'ego. 16. Urzadzenie cyfrowe do przetwarzania danych, zawierajace blok arytmetyczny, majacy wielopozy- cyjne wejscie informacyjne i wielopozycyjne wyjs¬ cie informacyjne, grupe wejsc sterujacych, blok ste¬ rujacy, majacy co najmniej dwie grupy wyjsc, blok wejscia—wyjscia, majacy dwa wielopozycyjne wej¬ scia informacyjne, dwa wielopozycyjne wyjscia in- 20 formacyjne, grupe wejsc sterujacych, przy czym jedno wejscie informacyjne bloku wejscia—wyjscia jest wejsciem informacyjnym urzadzenia cyfrowe¬ go do przetwarzania danych, drugie wejscie infor¬ macyjne bloku wejscia—wyjscia jest polaczone z wyjsciem informacyjnym bloku arytmetycznego, je- 25 dno z wyjsc informacyjnych bloku wejscia—wyjscia jest wyjsciem informacyjnym urzadzenia cyfrowe¬ go do przetwarzania danych, drugie wyjscie infor¬ macyjne bloku wejscia—wyjscia jest polaczone z wejsciem informacyjnym bloku arytmetycznego, je- 30 dna grupa wyjsc bloku sterujacego polaczona jest z grupa wejsc sterujacych bloku arytmetycznego, druga grupa wyjsc bloku sterujacego jest polaczo¬ na z grupa wejsc sterujacych bloku wejscia—wyj¬ scia, znamienne tym, ze zawiera blok minimaliza- cji p-kodów Fibonacci'ego, majacy grupe wielopo¬ zycyjnych wejsc informacyjnych, grupe wielopozy¬ cyjnych wyjsc informacyjnych, grupe wejsc steru¬ jacych i zawierajacy co najmniej dwa urzadzenia do sprowadzania p-kodów Fibonacci'ego do postaci minimalnej, zrealizowanych zgodnie z zastrzezeniem 40 1, przy tym kazde z wejsc informacyjnych i kazde z wyjsc informacyjnych bloku minimalizacji p-ko¬ dów Fibonacci'ego sa dolaczone odpowiednio do wej¬ scia informacyjnego i wyjscia informacyjnego"jed¬ nego z urzadzen do sprowadzania p-kodów Fibona- 45 cci'ego do postaci minimalnej, a blok arytmetyczny oraz blok wejscia—wyjscia sa zrealizowane z zape¬ wnieniem mozliwosci realizacji funkcji w p-kodach Fibonacci'ego, poza tym blok arytmetyczny ma gru¬ pe dodatkowych wielopozycyjnych wejsc informa- 50 cyjnych i grupe dodatkowych wielopozycyjnych wyjsc informacyjnych, a blok sterowania ma do¬ datkowa grupe wyjsc, przy czym grupa dodatko¬ wych wyjsc informacyjnych bloku arytmetycznego jest polaczona z grupa wejsc informacyjnych blo- 55 ku minimalizacji p-kodów Fibonacci'ego, grupa wyjsc informacyjnych bloku minimalizacji p-ko¬ dów Fibonacci'ego polaczona jest z grupa dodat¬ kowa wejsc informacyjnych bloku arytmetycznego, grupa wejsc sterujacych bloku minimalizacji p-ko- 60 dów Fibonacci'ego polaczona jest z dodatkowa grupa wyjsc bloku sterowania. 17. Urzadzenie cyfrowe wedlug zastrz. 16, zna¬ mienne tym, ze blok wejscia—wyjscia ma grupe 65 dodatkowych wielopozycyjnych wejsc informacyj-108 086 57 nych, grupe dodatkowych wielopozycyjnych wyjsc informacyjnych, a blok minimalizacji plodów Fibonacci'ego ma dodatkowa grupe wielopozycyj¬ nych wejsc informacyjnych i dodatkowa grupe wie¬ lopozycyjnych wyjsc informacyjnych i zawiera do¬ datkowo co najmniej dwa urzadzenia do sprowa¬ dzenia p-kodów Fibonacci'ego do postaci minimal¬ nej, a grupa dodatkowych wyjsc informacyjnych bloku wejscia—wyjscia polaczona jest z dodatkowa grupa wejsc informacyjnych bloku minimalizacji p-kodów Fibonacci'ego, grupa dodatkowych wejsc informacyjnych bloku wejscia—wyjscia polaczona jest z dodatkowa grupa wyjsc informacyjnych blo¬ ku minimalizacji p-kodów Fibonacci'ego, przy czym kazde dodatkowe wejscie informacyjne i kazde do¬ datkowe wyjscie informacyjne bloku minimalizacji stanowia odpowiednio wejscie informacyjne i wyj¬ scie informacyjne jednego z dodatkowych urzadzen do sprowadzenia p-kodów Fibonaccfego do postaci minimalnej. 18. Urzadzenie cyfrowe wedlug zastrz. 16 lub 17, znamienne tym, ze grupa wyjsc sterujacych bloku arytmetycznego jest polaczona z grupa wejsc bloku sterowania. 19. Urzadzenie cyfrowe wedlug zastrz. 18, zna¬ mienne tym, ze grupa wyjsc sterujacych bloku wej¬ scia—wyjscia jest polaczona z druga grupa wejsc bloku sterujacego. 20. Urzadzenie cyfrowe wedlug zastrz. 16 lub 19, znamienne tym, ze grupa wyjsc sterujacych bloku -minimalizacji p-kodów Fibonacci'ego polaczona jest z dodatkowa grupa wejsc bloku sterujacego. 21. Urzadzenie cyfrowe wedlug zastrz. 18, zna¬ mienne tym, ze blok arytmetyczny zawiera rejestr dzielnej, rejestr dzielnika, rejestr ilorazu, dodatko¬ wy rejestr, blok mnozenia przez p-liczby Fibonacci' ego oraz sumator p-kodów Fibonacci'ego, przy czym wejscie informacyjne rejestru dzielnika polaczone jest z wejsciem informacyjnym rejestru dzielnej i stanowi wejscie informacyjne bloku arytmetyczne¬ go, wyjscie informacyjne rejestru ilorazu stanowi wyjscie informacyjne bloku arytmetycznego, wejscia sumy posredniej i przeniesienia posredniego bloku mnozenia przez liczby Fibonacci*ego stanowia odpowiednio pierwsze i drugie wejscie z grupy do¬ datkowych wejsc informacyjnych bloku arytmetycz¬ nego, wejscia sumy posredniej, przeniesienia posred¬ niego i jedno z wejsc skladnika sumatora p-kodów Fibonacci'ego stanowia odpowiednio trzecie, czwarte i piate wejscia z grupy dodatkowych wejsc informa¬ cyjnych bloku arytmetycznego, wyjscia sumy po- sredniej, przeniesienia posredniego i wyjscie in¬ formacyjne bloku mnozenia przez p-liczby Fibo- nacci'ego stanowia odpowiednio pierwsze, drugie i trzecie wyjscia z grupy dodatkowych wyjsc in¬ formacyjnych bloku arytmetycznego, wyjscia su¬ my posredniej i przeniesienia posredniego suma¬ tora p-kódów Fibdnacci'ego stanowia odpowiednio czwarte i piate wyjscia z grupy dodatkowych wyjsc informacyjnych bloku arytmetycznego, wyjscie in¬ formacyjne rejestru dzielnika polaczone jest z wejsciem informacyjnym bloku mnozenia przez p-kodów Fibonacci'ego, wyjscie informacyjne su- 58 matora p-kodów Fibonacci'ego polaczone jest z \ wejsciem informacyjnym rejestru dodatkowego, którego wyjscie informacyjne jest polaczone z dru¬ gim wejsciem informacyjnym rejestru dzielnej, 5 ppza tym wyjscie informacyjne rejestru dzielnej polaczone jest z drugim wejsciem skladnika su¬ matora p-kodów Fibonacc^ego, wyjscie wyzszej pozycji sumatora p-kodów Fibonacci'ego jest po¬ laczone z wejsciem informacyjnym rejestru ilora- 10 zu, wejscie sterujace rejestru dzielnika jest pola¬ czone z wejsciami sterujacymi rejestrów dzielnej, ilorazu, dodatkowego rejestru i stanowi pierwsze wejscie z grupy wejsc sterujacych bloku arytme* tycznego, pierwsze i drugie Wejscia sterujace blo- is ku „mnozenia" przez p-liczby Fibonaccfego stano¬ wia odpowiednio drugie i trzecie wejscia z grupy wejsc sterujacych bloku arytmetycznego, wejscie sterujace sumatora p-kodów Fibonacci'ego stano¬ wi czwarte wejscie z grupy wejsc sterujacych blo- 20 ku arytmetycznego. 22. Urzadzenie cyfrowe wedlug zastrz. 18 lub 21, znamienne tym, ze blok arytmetyczny zawiera cztery bloki okreslania minimalnosci p-kodu Fibo- nacci'ego, a blok mnozenia przez p-liczby Fibo- 25 nacci'ego i sumator p-kodów Fibonacci'ego maja wyjscia kontrolne, przy czym wyjscia informacyjne ' rejestrów dzielnej, dzielnika, ilorazu i rejestru do¬ datkowego polaczone sa z wejsciami odpowiedniego bloku okreslania minimalnosci p-kodu Fibonacci'ego wyjscia bloków okreslania minimalnosci p-kodów Fibonacci'ego i wyjscia kontrolne bloku mnozenia przez p-liczby Fibonacc^ego i sumatora p-kodów Fibonacci'ego stanowia wyjscia z grupy wyjsc steru¬ jacych bloku arytmetycznego. 33 23. Urzadzenie cyfrowe wedlug zastrz. 18 zna¬ mienne tym, ze blok arytmetyczny zawiera rejestr dzielnika, rejestr ilorazu, blok mnozenia przez p-liczby Fibonacci'ego, sumator p-kodów Fibonac- ci'ego oraz uklad porównywania kodów, przy czym 40 wejscie informacyjne rejestru dzielnika jest po¬ laczone z "drugim wejsciem skladnika sumatora p-kodów Fibonacci'ego i stanowi wejscie informa¬ cyjne bloku arytmetycznego, wejscia sumy posred¬ niej i przeniesienia posredniego bloku mnozenia 45 przez p-liczby Fibonacci'ego stanowia odpowiednio pierwsze i drugie wejscia z grupy dodatkowych wejsc informacyjnych bloku arytmetycznego, wejs¬ cia sumy posredniej, przeniesienia posredniego i pierwsze wejscie skladnika sumatora p-kodów Fibonacci'ego stanowia odpowiednio trzecie, czwar¬ te i piate wejscia z grupy dodatkowych wejsc in¬ formacyjnych bloku arytmetycznego, wyjscie in¬ formacyjne bloku mnozenia przez p-liczby Fibo- nacci'ego jest polaczone z pierwszyzn wejsciem u- kladu porównywania kodów, drugie wejscie ukla¬ du porównywania kodów polaczone jest z wyjs¬ ciem informacyjnym sumatora p-kodów. Fibonac- ci'ego, wyjscie informacyjne ukladu porównywania kodów stanowi pierwsze/wyjscie z grupy wyjsc sterujacych bloku arytmetycznego i wyjscie to jest polaczone z wejsciem informacyjnym rejestru ilo¬ razu, wyjscie informacyjne rejestru ilorazu stano¬ wi wyjscie informacyjne bloku arytmetycznego, wyjscie informacyjne rejestru dzielnika polaczone 65 Jest z wejsciem informacyjnym bloku mnozenia108 086 59 przez p-licsby Fibonacci'ego, wyjscia sumy posred¬ niej i przeniesienia posredniego oraz dodatkowe wyjscie informacyjne bloku mnozenia przez p-licz- by Fibonacci'ego stanowia odpowiednio pierwsze, drugie i trzecie wyjscia z grupy dodatkowych wyjsc informacyjnych bloku arytmetycznego, wyjscia su¬ my posredniej i przeniesienia posredniego sumato¬ ra p-kodów Fibonacci'ego stanowia odpowiednio czwarte i piate wyjscia z grupy dodatkowych wyjsc informacyjnych bloku arytmetycznego, wejscie ste¬ rujace rejestru dzielnika polaczone jest z wejsciem sterujacym rejestru ilorazu i stanowi pierwsze wejscie z grupy wejsc sterujacych bloku arytme¬ tycznego, pierwsze i drugie wejscia sterujace blo¬ ku mnozenia przez p-liczby Fibonacci'ego stano¬ wia odpowiednio drugie i trzecie wejscia z grupy wejsc sterujacych bloku arytmetycznego, wejscie sterujace sumatora p-kodów Fibonaccfego stano¬ wi czwarte wejscie z grupy wejsc sterujacych blo¬ ku arytmetycznego. 24. Urzadzenie cyfrowe' wedlug zastrz. 18 lub. 23, znamienne tym, ze blok arytmetyczny zawiera dwa bloki okreslania minimalnosci p-kodów Fi- bonacci'ego, a blok mnozenia przez p-liczby Fibo- nacci'ego, oraz sumator p-kodów Fibonacci'ego ma¬ ja wyjscia kontrolne, przy czym wyjscia informa¬ cyjne rejestrów dzielnika i ilorazu sa polaczone z wejsciami odpowiedniego bloku okreslania mi¬ nimalnosci p-kodu Fibonacci'ego, wyjscia kontrol¬ ne bloku mnozenia przez p-liczby Fibonacci'ego i sumatora p-kodów Fibonacci'ego oraz wyjscia bloków okreslania minimalnosci p-kodów Fibonac- ci'ego stanowia wyjscia z grupy wyjsc sterujacych bloku arytmetycznego. ' 25. Urzadzenie cyfrowe wedlug zastrz. 18, zna¬ mienne tym, ze blok arytmetyczny zawiera rejestr mnoznej, sumator p-kodów Fibonacci'ego, przy czym wejscie informacyjne rejestru mnoznika po¬ laczone jest z wejsciem informacyjnym bloku mnozenia przez p-liczby Fibonacci'ego i stanowi wejscie informacyjne bloku arytmetycznego, wejs¬ cia sumy posredniej i przeniesienia posredniego bloku mnozenia przez p-liczby Fibonacci'ego sta¬ nowia odpowiednio pierwsze i drugie wejscia z grupy dodatkowych wejsc informacyjnych bloku arytmetycznego, wejscia sumy posredniej i prze¬ niesienia posredniego sumatora p-kodów Fibonac- ci*ego stanowia odpowiednio trzecie i czwarte wejscia z grupy dodatkowych wejsc informacyj¬ nych bloku arytmetycznego, wyjscie informacyjne bloku mnozenia przez p-liczby Fibonacci'ego jest polaczone z wejsciem skladnika sumatora p-kodów Fibonacci'ego, dodatkowe wyjscie informacyjne bloku mnozenia stanowi wyjscie z grupy dodatko¬ wych wyjsc informacyjnych bloku arytmetyczne¬ go, wyjscia sumy posredniej i przeniesienia po¬ sredniego bloku mnozenia przez p-liczby Fibonac- ci'ego stanowia odpowiednio pierwsze i drugie wyjscia z grupy dodatkowych wyjsc informacyj¬ nych bloku arytmetycznego, wyjscia sumy posred¬ niej i przeniesienia posredniego sumatora p-ko¬ dów Fibonacci'ego stanowia odpowiednio trzecie i czwarte wyjscie z grupy dodatkowych wyjsc in¬ formacyjnych bloku arytmetycznego, wyjscie in¬ formacyjne sumatora p-kódów Fibonacc^ego sta- 60 nowia wyjscie informacyjne bloku arytmetyczne¬ go, pierwsze wejscie sterujace bloku mnozenia przez p-liczby Fibonacci'ego jest polaczone ze ste¬ rujacym wejsciem przesuniecia o jedna pozycje 5 rejestru mnoznika i stanowi pierwsze wejscie z grupy wejsc sterujacych bloku arytmetycznego, drugie wejscie sterujace bloku mnozenia przez p-liczby Fibonacci'ego stanowi drugie wejscie z \ grupy wejsc sterujacych bloku arytmetycznego, 10 wejscie sterujace sumatora p-kodów Fibonacci'ego stanowi trzecie wejscie z grupy wejsc sterujacych bloku arytmetycznego, wyjscie nizszej pozycji re¬ jestru mnoznika stanowi pierwsze wyjscie z grupy wyjsc sterujacych bloku arytmetycznego. 15 26. Urzadzenie cyfrowe wedlug zastrz. 18 lub 25, znamienne tym, ze blok arytmetyczny zawiera blok okreslania minimalnosci postaci przedstawie¬ nia liczby w p-kodzie Fibonacci'ego, którego wejs¬ cie jest dolaczone do wyjscia informacyjnego „re¬ jestru* mnoznika, a blok mnozenia* przez p-liczby Fibonacci'ego oraz sumator p-kodów Fibónacci'ego maja wyjscia kontrolne, przy tym wyjscie bloku okreslania minimalnosci p-kodu Fibonacci'ego oraz wyjscia kontrolne stanowia wyjscia z grupy wyjsc 25 sterujacych bloku arytmetycznego. 27. Urzadzenie cyfrowe wedlug zastrz. 23 lub 25, znamienne tym, ze blok mnozenia przez p-licz- by Fibonacci'ego zawiera (p+1) rejestrów i suma¬ tor p-kodów Fibonacci'ego, przy czym pierwsze 30 wejscie informacyjne pierwszego rejestru stanowi wejscie informacyjne bloku mnozenia przez p-licz¬ by Fibonacci'ego, które jest polaczone z pierwszy- , mi wejsciami informacyjnymi rejestrów poczynajac od drugiego rejestru do (p—l)-ty rejestr wlacznie, wyjscie informacyjne pierwszego rejestru jest po¬ laczone z drugim wejsciem informacyjnym dru¬ giego rejestru i pierwszym wejsciem skladnika su¬ matora p-kodów Fibonaccfego, wszystkie rejestry tworza lancuch rejestrów, w którym to lancuchu wyjscie informacyjne kazdego poprzedzajacego re- 40 jestru jest polaczone z drugim wejsciem informa¬ cyjnym nastepnego rejestru, wyjscie informacyjne (p+D-go rejestru jest polaczone z drugim wejs¬ ciem skladnika sumatora p-kodów Fibonacci'ego, wyjscie sumatora p-kodów Fibonacci'ego stanowi 45 wyjscie informacyjne bloku mnozenia przez p-licz¬ by Fibonacci'ego, które to wyjscie jest polaczone z drugim wejsciem informacyjnym pierwszego re¬ jestru, wejscia sumy posredniej i przeniesienia posredniego sumatora p-kodów Fibonacci'ego sta- 50 nowia odpowiednio wejscia sumy posredniej i prze¬ niesienia posredniego bloku mnozenia przez p-licz¬ by Fibonacci'ego, wyjscia sumy posredniej i prze¬ niesienia posredniego sumatora p-kodów Fibonac- ci'ego stanowia odpowiednio wyjscia sumy posred- 55 niej i przeniesienia posredniego bloku mnozenia przez p-liczby Fibonacci'ego, wejscie sterujace pierwszego rejestru polaczone jest z wejsciami sterujacymi wszystkich pozostalych rejestrów i sta¬ nowi pierwsze wejscie sterujace bloku mnozenia 60 przez p-liczby Fibonacci'ego, którego drugim wejs¬ ciem sterujacym jest wejscie sterujace sumatora p-kodów Fibonacci'ego. 28. Urzadzenie cyfrowe wedlug zastrz. 22 lub v, 65 24, lub 26, lub 27, znamienne tym, ze blok mnoze-108 086 61 nia przez p-liczby Fibonacci'ego zawiera (p+1) bloków okreslania minimalnosci, element logiczny LUB oraz sumator p-kodów Fibonacci'ego, maja¬ cy wyjscie kontrolne, przy czym wejscia bloków okreslania minimalnosci polaczone sa z wyjsciami odpowiednich rejestrów, wyjscia bloków okresla¬ nia minimalnosci i wyjscie kontrolne sumatora p-kodów Fibonacci'ego polaczone sa z wejsciami elementu logicznymi LUB, wyjscie którego jest wyjsciem kontrolnym bloku mnozenia przez p-licz¬ by Fibonacci'ego. 29. Urzadzenie cyfrowe wedlug zastrz. 18, zna¬ mienne tym, ze blok arytmetyczny zawiera rejestr mnoznej, rejestr mnoznika i sumator p-kodów Fi- bonacci'ego, przy czym wejscie informacyjne re¬ jestru mnoznej polaczone jest z wejsciem infor¬ macyjnym rejestru mnoznika i stanowi wejscie informacyjne bloku arytmetycznego, wyjscie in¬ formacyjne rejestru mnoznej polaczone jest z wejs¬ ciem skladnika sumatora p-kodów Fibonacci'ego, wejscia sumy posredniej i przeniesienia posred¬ niego sumatora p-kodów Fibonacci'ego stanowia odpowiednio pierwsze i drugie wejscia z grupy dodatkowych wejsc informacyjnych bloku aryt¬ metycznego, wyjscia sumy posredniej i przeniesie¬ nia posredniego sumatora p-kodów Fibonacci'ego stanowia odpowiednio pierwsze i drugie wyjscia z grupy dodatkowych wyjsc informacyjnych bloku arytmetycznego, wyjscie informacyjne sumatora p-kodów Fibonacci'ego stanowi wyjscie informa¬ cyjne bloku arytmetycznego, wyjscie skrajnej po¬ zycji rejestru mnoznika stanowi pierwsze wyjscie z grupy wyjsc sterujacych bloku arytmetycznego, wejscie sterujace przesuniecia o jedna pozycje re¬ jestru mnoznej polaczone jest z wejsciem steru¬ jacym przesuniecia o jedna pozycje rejestru mnoz¬ nika i stanowi pierwsze wejscie z grupy wejsc ste¬ rujacych bloku arytmetycznego, wejscie sterujace sumatora p-kodów Fibonacci'ego stanowi drugie wejscie z grupy wejsc sterujacych bloku arytme¬ tycznego. 30. Urzadzenie cyfrowe wedlug zastrz. 29, zna¬ mienne tym, ze rejestr mnoznej i rejestr mnozni¬ ka maja wejscia sterujace przesuniecia o (p+1) pozycji, polaczone ze soba i dolaczone do punktu, bedacego trzecim wejsciem z grupy wejsc steruja¬ cych bloku arytmetycznego. 31. Urzadzenie cyfrowe wedlug zastrz. 18, lub 27, lub 30, znamienne tym, ze blok arytmetyczny zawiera dwa bloki okreslania minimalnosci posta¬ ci przedstawienia liczby w p-kodzie Fibonacci'ego, których wejscia sa dolaczone do wyjsc informa¬ cyjnych rejestrów mnoznej i mnoznika, i których wyjscia stanowia wyjscia z grupy wyjsc steruja¬ cych bloku arytmetycznego. 32. Urzadzenie cyfrowe wedlug zastrz. 16, lub 17, lub 19, lub 20, znamienne tym, ze blok arytme¬ tyczny zawiera rejestr mnoznej, rejestr mnoznika, sumator p-kodów Fibonacci'ego, (p+1) bloków e- lementów logicznych I i blok elementów logicz¬ nych LUB, przy czym wejscie informacyjne re¬ jestru mnoznej jest polaczone z wejsciem informa¬ cyjnym rejestru mnoznika i stanowi wejscie in¬ formacyjne bloku arytmetycznego, wejscie steru¬ jace przesuniecia o (p+1) pozycji rejestru mnoz- 62 nej jest polaczone z wejsciem sterujacym przesu¬ niecia o (p+1) pozycji rejestru mnoznika i stano¬ wi pierwsze wejscie z grupy wejsc sterujacych bloku arytmetycznego, wejscie sterujace sumatora 5 p-kodów Fibonacci'ego stanowi drugie wejscie z grupy wejsc sterujacych bloku arytmetycznego, wejscia sumy posredniej i przeniesienia posrednie¬ go sumatora p-kodów Fibonacci'ego stanowia od¬ powiednio pierwsze i drugie wejscia z grupy do- 10 datkowych wejsc informacyjnych bloku arytme¬ tycznego, wyjscia sumy posredniej i przeniesienia posredniego sumatora p-kodów Fibonacci'ego sta¬ nowia odpowiednio pierwsze i drugie wyjscia z grupy dodatkowych wyjsc informacyjnych bloku arytmetycznego, wyjscie informacyjne ' sumatora p-kodów Fibonacci'ego stanowi wyjscie informa¬ cyjne bloku arytmetycznego, wyjscie (n— i)-tej po¬ zycji rejestru mnoznika colaczone jest z pierwszy-' mi wejsciami wszystkich elementów logicznych I i-tego bloku elementów logicznych I, drugie wejs¬ cie I-tego elementu logicznego I ktego bloku ele¬ mentów logicznych I polaczone jest z wyjsciem (l+k)-tej pozycji rejestru mnoznej, wyjscia I-tych elementów logicznych I wszystkich bloków elemen¬ tów logicznych I polaczone sa z wejsciami I-tego elementu logicznego LUB bloku elementów logicz¬ nych LUB, a wyjscie bloku elementów logicznych LUB jest polaczone z wejsciem skladnika sumatora p-kodów Fibonacci'ego, gdzie i=l, 2,..., (p+1); 1=1,2,...,n. N 30 33. Urzadzenie cyfrowe wedlug zastrz. 18 lub C2, znamienne tym, ze blok arytmetyczny zawiera blok kontrolny i dwa bloki okreslania minimalnosci, a sumator p-kodów Fibonacci'ego ma wyjscie kontrol- 35 ne, przy czym wyjscia wszystkich bloków elemen¬ tów logicznych I sa polaczone z wejsciami bloku kontrolnego, wejscia bloków okreslania minimal¬ nosci polaczone sa z wyjsciami rejestrów mnoznej i mnoznika, wyjscia bloków okreslania minimalno- 40 sci, bloku kontrolnego i wyjscie kontrolne sumatora p-kodów Fibonacci'ego stanowia wyjscia z grupy wyjsc sterujacych bloku arytmetycznego. 34. Urzadzenie cyfrowe wedlug zastrz. 16 lub 17 lub 19, znamienna tym, ze blok wejscia—wyjscia 45 zawiera pierwszy przetwornik k-pozycyjnego kodu w p-kod Fibonacci'ego i, drugi przetwornik p-kodu Fibonacci'ego w k-pozycyjny kod, przy czym wyj¬ scie i wejscie pierwszego przetwornika stanowia odpowiednio wyjscie informacyjne i wejscie infor- 50 macyjne bloku wejscia—wyjscia, dolaczone do wyj¬ scia informacyjnego bloku arytmetycznego, a wejs¬ cie i wyjscie drugiego przetwornika stanowia od¬ powiednio drugie wejscie informacyjne i drugie wyjscie informacyjne bloku wejscia—wyjscia. 55 35. Urzadzenie cyfrowe wedlug zastrz. 34, zna¬ mienne tym, ze przetwornik k-pozycyjnego kodu w p-kod Fibonacci'ego bloku wejscia—wyjscia za¬ wiera co najmniej k-pozycyjny odejmujacy licznik impulsów, uklad okreslania zera oraz licznik doda- 60 jacy impulsów w p-kodzie Fibonacci'ego, przy czym wejscie informacyjne k-pozycyjnego odejmujacego licznika impulsów stanowi pierwsze wejscie infor¬ macyjne bloku wejscia—wyjscia, wejscie liczace k-pozycyjnego licznika odejmujacego impulsów jest 65 polaczone z wejsciem liczacym dodajacego licznika108 086 63 impulsów w p-kodzie Fibonacci'ego i stanowi pier¬ wsze wejscie z grupy wejsc sterujacych bloku wej¬ scia—wyjscia, wyjscie informacyjne dodajacego li¬ cznika impulsów w p-kodzie Fibonaccfego stanowi wyjscie informacyjne bloku^wejscia—wyjscia, wyj¬ scie informacyjne k-pozycyjnego odejmujacego li¬ cznika impulsów polaczone jest z wejsciem ukladu okreslania zera, którego wyjscie stanowi pierwsze wyjscie z grupy wyjsc sterujacych bloku wejscia- wyjscia. 36. Urzadzenie cyfrowe wedlug zastrz. 16 lub 17, lub 19, znamienne tym, ze przetwornik p-kodu Fi- bonaccfego w k-pozycyjny kod bloku wejscia—wyjr scia zawiera co najmniej k-pozycyjny dodajacy li¬ cznik impulsów, odejmujacy licznik impulsów w p-kodzie Fibonacci'ego oraz uklad okreslania zera, przy czym wejscie informacyjne odejmujacego li¬ cznika impulsów w p-ko'dzie Fibonacci'ego stano¬ wi drugie wejscie informacyjne bloku wejscia— wyjscia, wejscie liczace odejmujacego licznika im¬ pulsów w p-kodzie Fibonacci'ego jest polaczone z wejsciem liczacym k-pozycyjnego dodajacego licz¬ nika impulsów i stanowi wejscie z# grupy wejsc bloku wejscia—wyjscia, wyjscie informacyjne k-po¬ zycyjnego dodajacego licznika impulsów jest pier¬ wszym wyjsciem informacyjnym bloku wejscia— wyjscia, wyjscie informacyjne odejmujacego licz¬ nika impulsów w p-kodzie Fibonacci'ego polaczo¬ ne jest z wejsciem ukladu okreslania zera, którego wyjscie stanowi pierwsze wyjscie z grupy wyjsc sterujacych bloku Wejscia—wyjscia. 37. Urzadzenie cyfrowe wedlug zastrz. 17, zna¬ mienne tym, ze blok wejscia—wyjscia zawiera re¬ jestr, blok elementów logicznych I, blok elementów logicznych LUB i sumator p-kadów Fibonacci'ego, przy czym wejscie informacyjne rejestru stanowi pierwsze wejscie informacyjne bloku wejscia—wyj¬ scia, wejscie sterujace sumatora p-kodów Fibona-_ cci'ego stanowi pierwsze wejscie z grupy wejsc ste¬ rujacych bloku wejscia—wyjscia, wyjscie informa¬ cyjne sumatora p-kodów Fibonacci'ego stanowi drugie wyjscie informacyjne bloku wejscia—wyjs¬ cia, wejscia sumy posredniej i posredniego przenie¬ sienia sumatora p-kodów Fibonacci'ego stanowia odpowiednio pierwsze i drugie wejscia z grupy do¬ datkowych wejsc informacyjnych bloku wejscia— wyjscia, wyjscia sumy posredniej i przeniesienia posredniego sumatora p-kodów FibonaccPego sta- nówiij odpowiednio pierwsze i drugie wyjscia z gru¬ py dodatkowych wyjsc informacyjnych bloku wej¬ scia-wyjscia, wyjscie informacyjne i-tej pozycji rejestru polaczone jest z pierwszym wejsciem i-tego elementu logicznego I bloku elementów logicznych J, a drugie wejscie i-tego elementu logicznego I bloku elementów logicznych I stanowi (i+l)-tej wejscie z grupy wejsc sterujacych bloku wejscia- wyjscia, wyjscie i-tego elementu logicznego I blo¬ ku elementów logicznych I jest polaczone z jednym z wejsc tych elementów logicznych LUB bloku elementów logicznych LUB, których numery pokry¬ waja sie z numerami pozycji majacych wartosci jedynkowe w przedstawieniu liczby ai Ki w mini¬ malnym p-kodzie Fibonaccr*ego, gdzie K-podstawa systemu zapisu .liczb, ai—wartosc i-tej pozycji ko¬ du, znajdujacego sie w rejestrze, przy tym wyjscie 64 i-tego elementu logicznego LUB bloku elementów' logicznych LUB jest polaczone z wejsciem sklad¬ nika sumatora p-kodów Fibonacci*ego. 5 38. Urzadzenie cyfrowe wedlug zastrz. 16 lub 19, znamienne tym, ze blok wejscia —wyjscia za¬ wiera k-pozycyjny licznik rewersyjny - impulsów, rewersyjny licznik impulsów w p-kodzie Fibonac- ci'ego oraz dwa uklady okreslania zera, przy czym wejscie k-pozycyjnego rewersyjnego licznika im¬ pulsów stanowi pierwsze wejscie informacyjne blo¬ ku wejscia — wyjscia, drugim wejsciem informa¬ cyjnym bloku wejscia — wyjscia jest wejscie in¬ formacyjne rewersyjnego licznika impulsów w p-kodzie Fibonaccfego, wyjscie informacyjne k-po- 15 zycyjnego rewersyjnego licznika impulsów stano¬ wi pierwsze wyjscie informacyjne bloku wejs¬ cia — wyjscia, dolaczone do wejscia pierwszego ukladu okreslania zera, którego wyjscie stanowi pierwsze wyjscie z grupy wyjsc sterujacych blo- 20 ku wejscia — wyjscia, wyjscie informacyjne licz¬ nika rewersyjnego impulsów w p-kodzie Fibonac- ci'ego stanowi drugie wyjscie informacyjne bloku wejscia — wyjscia, polaczone z wejsciem drugiego ukladu okreslania zera, której wyjscie stanowi 25 drugie wyjscie z grupy wyjsc sterujacych bloku wejscia — wyjscia, wejscie liczace k-pozycyjnego licznika rewersyjnego impulsów polaczone jest z wejsciem liczacym rewersyjnego licznika impul¬ sów w p-kodzie Fibonacci'ego i stanowi pierwsze 30 wejscie z grupy wejsc sterujacych bloku wejscia — wyjscia, wejscie odejmowania k-pozycyjnego licz¬ nika rewersyjnego impulsów jest polaczone z wejs¬ ciem dodawania rewersyjnego licznika impulsów w p-kodzie Fibonacci'ego i stanowi drugie wejscie z grupy wejsc sterujacych bloku wejscia — wyjs¬ cia, wejscie dodawania k-pozycyjnego rewersyjne¬ go licznika impulsów jest polaczone z wejsciem odejmowania rewersyjnego licznika impulsów w p-kodzie Fibonacci'ego i stanowi trzecie wejscie z grupy wejsc sterujacych bloku wejscia — wyjs- 40 cia. 39. Urzadzenie cyfrowe wedlug zastrz. 21, lub 23, lub 27, znamienne tym, ze sumator p-kodów Fibonacci'ego zawiera n — pozycyjny pólsumator, 45 rejestr pierwszego skladnika i rejestr drugiego skladnika, przy czym pierwsze wejscia informa¬ cyjne rejestru pierwszego skladnika i rejestru drugiego skladnika stanowia odpowiednio pierwsze i drugie wejscia skladników sumatora p-kodów 50 Fibonacci'ego, drugie wejscia informacyjne reje¬ stru pierwszego skladnika i rejestru drugiego skladnika stanowia odpowiednio wejscia sumy po¬ sredniej i przeniesienia posredniego sumatora p-ko¬ dów Fibonacci'ego, wejscie sterujace rejestru pier¬ wszego skladnika jest polaczone z wejsciem steru¬ jacym rejestru drugiego skladnika i stanowi wejs¬ cie sterujace sumatora p-kodów Fibonaccfego, wyj¬ scie informacyjne rejestru pierwszego skladnika jest 60 polaczone z pierwszym wejsciem pólsumatora i sta¬ nowi wyjscie informacyjne sumatora p-kodów Fi- bonacci'ego, wyjscie informacyjne rejestru drugiego skladnika jest polaczone z drugim wejsciem pól¬ sumatora, wyjscie sumy pólsumatora stanowi wyj- $5 scie sumy posredniej sumatora p-kodcw Fibonacci'-108 086 65 66 ego, a wyjscie przeniesienia pólsumatora stanowi wyjscie przeniesienia posredniego sumatora p-ko- dów Fibonacci'ego. 40. Urzadzenie cyfrowe wedlug zastrz. 39, zna¬ mienne tym, ze sumator p-kodów Fibonacci'ego 5 .zawiera uklad okreslania zera, którego wejscie jest polaczone z wyjsciem informacyjnym rejestru drugiego skladnika. 41. Urzadzenie cyfrowe wedlug zastrz. 39, .zna¬ mienne tym, ze sumator p-kodów Fibonacc^ego zawiera blok kontroli pólsumatora, przy czym jedno wejscie sumy bloku kontroli pólsumatora jest , polaczone z wyjsciem sumy pólsumatora, a wejscie przeniesienia bloku kontroli pólsumato¬ ra jest polaczone z wyjsciem przeniesienia pólsu¬ matora. 42. Urzadzenie cyfrowe wedlug zastrz. 41, zna¬ mienne tym, ze n — pozycyjny pólsumator zawie¬ ra n komórek jednego rodzaju, z Jrtórych kazda zawiera element logiczny I oraz element logiczny LUB, przy czym pierwsze wejscie elementu logicz¬ nego I i-tej komórki pólsumatora jest polaczone z pierwszym wejsciem elementu logicznego LUB i stanowi i-te wejscie wielopozycyjnego wejscia pierwszego skladnika pólsumatora, drugie wejscie elementu logicznego I i-tej komórki pólsumatora jest polaczone z drugim wejsciem elementu lo¬ gicznego LUB i stanowi i-te wejscie wielopozycyj¬ nego wejscia drugiego skladnika pólsumatora, wyjscie elementu logicznego LUB i-tej komórki pólsumatora stanowi i-te wyjscie wielopozycyjne¬ go wyjscia sumy pólsumatora, a wyjscie elementu logicznego I i-tej komórki pólsumatora stanowi i-te wyjscie wielopozycyjnego wyjscia przeniesie¬ nia pólsumatora. 43. Urzadzenie cyfrowe wedlug zastrz. 41, zna¬ mienne tym, ze blok kontroli pólsumatora sklada sie z n komórek jednego rodzaju, wyjscie kazdej z tych komórek jest dolaczone do wejsc elementu logicznego LUB, a kazda z tych komórek zawiera element logiczny I oraz wlasny element logiczny LUB, którego wyjscie polaczone jest z jednym z wejsc elementu logicznego I, a drugie wejscie elementu logicznego I stanowi i-te wejscie wielo¬ pozycyjnego wejscia przeniesienia bloku kontroli, a wyjscie elementu logicznego I stanowi wyjscie komórki, poza tym z pierwszego do p-tego wejs¬ cia elementu logicznego LUB i-tej komórki stano¬ wia wejscia od (i—l)-tego do (i—p)-tego wejscia wielopozycyjnego sumy bloku kontroli, a wejscia od (p+l)-tego do 2p-tego elementu logicznego LUB i-tej komórki stanowia wejscia od (i+l)-tego do (l+p)-tego wejscia wielopozycyjnego sumy bloku kontroli. 44. Urzadzenie cyfrowe wedlug zastrz. 35, zna¬ mienne tym, ze dodajacy licznik impulsów wp-ko- dzie Fibonacci'ego zawiera n komórek liczacych, z których kazda ma jedynkowe wyjscie informa¬ cyjne, wyjscie sterujace, wejscie taktujace, wejs¬ cie sterujace i wejscie informacyjne, przy czym wejscie informacyjne I-tej komórki liczacej jest polaczone z jedynkowym wyjsciem informacyjna (l-p)-tej komórki liczacej, wyjscie sterujace I-tej komórki polaczone jest z wejsciem sterujacym (1—p-tej komórki liczacej i wejsciem taktujacym (l+l)-tej komórki liczacej, a wejscie taktujace pierwszej komórki liczacej stanowi wejscie licza¬ ce dodajacego licznika impulsów w p-kodzie Fibo- naccfego, jedynkowe wyjscia informacyjne wszy¬ stkich komórek liczacych tworza wyjscie informa¬ cyjne licznika dodajacego. 45. Urzadzenie cyfrowe wedlug zastrz. 44, zna¬ mienne tym, ze I-ta komórka liczaca dodajacego licznika impulsów W p-kodzie Fibonacci'ego za¬ wiera przerzutnik, którego wejscie liczace jest wejsciem taktujacym I-tej komórki liczacej, blok logiczny, którego jedno z wejsc stanowi wejscie informacyjne I-tej komórki liczacej, oraz element logiczny LUB, którego jedno z wejsc stanowi wejs¬ cie sterujace I-tej komórki liczacej, przy tym wyjscie jedynkowe przerzutnika dolaczone jest do drugiego wejscia bloku logicznego i stanowi wyjs¬ cie informacyjne I-tej komórki liczacej, wyjscie bloku logicznego jest dolaczone dó drugiego wejs¬ cia elementu logicznego LUB i stanowi wyjscie sterujace I-tej komórki liczacej, wyjscie elementu logicznego LUB polaczone jest z wejsciem usta¬ wiajacym przerzutnik w stan- zerowy. 46. Urzadzenie cyfrowe wedlug zastrz. 35, zna¬ mienne tym, ze dodajacy licznik impulsów w p-ko¬ dzie Fibonacci'ego zawiera n komórek liczacych, z których kazda I-ta komórka ma jedynkowe wyjscie informacyjne, zerowe wyjscie informacyj¬ ne, wyjscie sterujace, wejscie taktujace, wejscie informacyjne i dwa wejscia sterujace, z których jedno wejscie jest polaczone z wyjsciem steruja¬ cym (1—p—l)-tej komórki liczacej a drugie wejs¬ cie jest polaczone z wyjsciem sterujacym (1—l)-tej komórki liczacej, zerowe wyjscie informacyjne I-tej komórki liczacej jest polaczone z wejsciem infor¬ macyjnym (1—p)-tej komórki liczacej, jedynkowe wyjscia informacyjne wszystkich komórek licza¬ cych tworza wyjscie informacyjne dodajacego licz¬ nika a wejscia taktujace wszystkich komórek li¬ czacych sa dolaczone do wejscia liczacego licznika dodajacego. 47. Urzadzenie cyfrowe wedlug zastrz. 46, zna¬ mienne tym, ze I-ta komórka liczaca dodajacego licznika impulsów zawiera przerzutnik, którego wejscie liczace jest wejsciem taktujacym komórki liczacej, oraz dwa elementy logiczne I, przy tym jedno z wejsc pierwszego elementu logicznego I jest jednym z wejsc sterujacych komórki liczacej, a jedno z wejsc drugiego elementu logicznego I jest drugim wejsciem sterujacym . komórki licza¬ cej, drugie wejscie drugiego elementu logicznego I jest wejsciem informacyjnym komórki liczacej, poza tym wyjscie tego elementu logicznego I jest dolaczone do wejscia ustawiajacego przerzutnik w stan zerowy, wyjscie pierwszego elementu lo¬ gicznego I jest dolaczone do wejscia ustawiajace¬ go przerzutnik w stan jedynkowy i stanowi wyjs¬ cie sterujace komórki liczacej, wyjscie jedynkowe przerzutnika jest polaczone z drugim wejsciem te¬ goz elementu logicznego i stanowi jedynkowe wyjscie informacyjne komórki liczacej, której[ ze¬ rowym, wyjsciem-informacyjnym jest wyjscie ze¬ rowe przerzutnika. 48. Urzadzenie cyfrowe wedlug zastrz. 35, zna¬ mienne tym, ze dodajacy licznik impulsów w p-ko- 15 20 25 30 35 40 45 50 55 60108 086 67 dzie Fibonacci'ego zawiera n komórek liczacych, I-ta komórka z których ma jedynkowe wyjscie informacyjne, zerowe wyjscie informacyjne, wejs- 1—1 cie taktujace, wejscie informacyjne, P+l 5 1—2 zerowych wejsc sterujacych, -+1 jedyn- P+l kowych wejsc sterujacych, z których to wejsc i-te wejscie jest polaczone z jedynkowym wyjsciem informacyjnym 1—i (p+l) —I-tej komórki licza- io cej, k-te zerowe wejscie sterujace I-tej komórki liczacej jest polaczone z jedynkowym wyjsciem informacyjnym 1—k (p+l)-tej komórki liczacej, wejscia taktujace wszystkich komórek liczacych sa dolaczone do wejscia liczacego licznika, zerowe 15 wyjscie informacyjne I-tej komórki liczacej jest polaczone z wejsciem informacyjnym (1—p)-tej komórki liczacej, a jedynkowe wyjscia informa¬ cyjne komórek liczacych tworza wielopozycyjne wejscie informacyjne licznika dodajacego. 20 49. Urzadzenie cyfrowe ^wedlug zastrz. 47, zna¬ mienne tym, ze kazda komórka liczaca zawiera przerzutnik,. którego wejscie liczace sianowi wejs¬ cie taktujace komórki liczacej, oraz dwa elementy logiczne I, z których to elementów pierwszy ele- 25 ment logiczny I ma jedno z wejsc bedace wejsciem informacyjnym komórki liczacej, a pozostale wejs¬ cia sa zerowymi wejsciami sterujacymi komórki liczacej, jedno z wejsc drugiego elementu logicz¬ nego I jest dolaczone do jedynkowego wyjscia 30 przerzutnika, bedacego jedynkowym wyjsciem informacyjnym przerzutnika, a pozostale wejscia tego elementu logicznego I stanowia jedynkowe wejscia informacyjne komórki liczacej, poza tym wyjscie pierwszego elementu logicznego I jest do- 35 laczone do wejscia ustawiajacego przerzutnik w stan zerowy, wyjscie drugiego elementu logicz¬ nego jest dolaczone do wejscia ustawiajacego prze¬ rzutnik w stan jedynkowy, a wyjscie zerowe przerzutnika stanowi zerowym wejsciem informa- 40 cyjnym komórki liczacej.. 50. Urzadzenie cyfrowe wedlug zastrz. 36, zna¬ mienne tym, ze licznik odejmujacy impulsów w p-kodach Fibonacci'ego zawiera n komórek li¬ czacych, blok logiczny i generator zera logiczne- 45 go, poza tym I-ta komórka liczaca ma wyjscia in¬ formacyjne zerowe i jedynkowe, wyjscie steruja¬ ce, dwa wejscia informacyjne, dwa wejscia steru¬ jace i wejscie taktujace, przy czym wyjscie ste¬ rujace I-tej komórki liczacej jest polaczone z wejs- sn ciem taktujacym (l+l)-tej komórki liczacej i z jednym z wejsc sterujacych (1—p)-tej komór¬ ki liczacej, drugie wejscie sterujace kazdej ko¬ mórki liczacej jest dolaczone do wyjscia bloku logicznego, którego jedno z wejsc jest polaczone 55 z wejsciem taktujacym pierwszej komórki liczacej i stanowi wejscie liczace licznika odejmujacego, a drugie, wejscie bloku logicznego jest polaczone z zerowym wyjsciem informacyjnym pierwszej ko¬ mórki liczacej, przy tym jedynkowe wyjscie in- 60 formacyjne I-tej komórki liczacej jest polaczone z jednym z wejsc informacyjnych (1—p)-tej ko¬ mórki liczacej, jedno z wejsc informacyjnych n-tej komórki liczacej jest polaczone z wyjsciem ge¬ neratora, zera logicznego, a drugie wejscie infor- 65 68 macyjne I-tej komórki liczacej jest dolaczone do zerowego wyjscia informacyjnego (1—p)-tej ko¬ mórki liczacej, i jedynkowe wyjscia informacyj¬ ne wszystkich komórek liczacych tworza wielopo¬ zycyjne wyjscie informacyjne licznika odejmu¬ jacego. 51. Urzadzenie cyfrowe wedlug zastrz. 50, zna¬ mienne tym, ze komórka liczaca zawiera prze¬ rzutnik, którego wejscie ustawiajace ten prze¬ rzutnik w stan zerowy stanowi wejscie taktujace komórki liczacej, a jedynkowe wyjscie informa¬ cyjne stanowi wyjscie jedynkowe komórki licza¬ cej, element logiczny I i element logiczny LUB, przy tym dwa wejscia elementu logicznego I sta¬ nowia wejscia informacyjne komórki liczacej, a jeszcze jedno jej wejscie jest dolaczone do wyjscia zerowego przerzutnika, bedacego zerowym wyjsciem informacyjnym komórki liczacej, wyjs¬ cie elementu logicznego I jest dolaczone do jed¬ nego z wejsc elementu logicznego LUB i stanowi wyjscie sterujace komórki liczacej, pozostale wejs¬ cia elementu logicznego LUB stanowia wejscia sterujace komórki liczacej, a poza tym wyjscie elementu logicznego LUB jest dolaczone do wejs¬ cia ustawiajacego przerzutnik w stan zerowy. 52. - Urzadzenie cyfrowe wedlug zastrz. 37, zna¬ mienne tym, ze licznik rewersyjny impulsów w p-kodzie Fibonaccrego zawiera n komórek li¬ czacych i blok logiczny, przy czym I-ta komórka liczaca ma dwa wejscia informacyjne, dwa wejs¬ cia sterujace, wejscie sterujace dodawania, wejs¬ cie sterujace odejmowania, wejscie taktujace, dwa wyjscia informacyjne, wyjscie sterujace, przy tym wejscie sterujace dodawania kazdej komórki li¬ czacej jest polaczone z wejsciem dodawania re- wersyjnego licznika impulsów, wejscie sterujace odejmowania kazdej komórki liczacej jest pola¬ czone z wejsciem odejmowania rewersyjnego licz¬ nika impulsów, wyjscie sterujace 1-tsj komórki liczacej jest polaczone z wejsciem taktujacym (l+l)-tej komórki liczacej i z jednym z wejsc ste¬ rujacych (1—p)-tej komórki liczacej, drugie wejs¬ cie sterujace kazdej komórki liczacej jest polaczo¬ ne z wyjsciem bloku logicznego, którego jedno z wejsc jest polaczone z wejsciem taktujacym pierwszej komórki liczacej i stanowi wejscie licza¬ ce rewersyjnego licznika impulsów, drugie wejs¬ cie bloku logicznego jest polaczone z pierwszym wyjsciem informacyjnym pierwszej komórki licza¬ cej, pierwsze wejscie informacyjne I-tej komórki liczacej jest polaczone z pierwszym wejsciem in¬ formacyjnym (1-1)-tej komórki liczacej i drugim wejsciem informacyjnym (l+p)-tej komórki liczacej drugie wyjscia informacyjne wszystkich komórek liczacych tworza wielopozycyjne wyjscie licznika rewersyjnego, poza tym pierwsze wejscie informa¬ cyjne n-tej komórki liczacej jest dolaczone do wej¬ scia odejmowania licznika rewersyjnego. 53. Urzadzenie cyfrowe wedlug zastrz. 52, zna¬ mienne tym, ze I-ta komórka liczaca zawiera przerzutnik, którego wejscie1 liczace stanowi wejs¬ cie taktujace komórki Uczacej, piec elementów lo¬ gicznych I, dwa elementy logiczne LUB oraz inwer-108 086 ter, przy czym wyjscia pierwszych dwóch elemen¬ tów logicznych I sa dolaczone do wejsc ustawiaja¬ cych przerzutnik w stany jedynkowy i zerowy, jedne z wejsc tych elementów logicznych sa pola¬ czone ze soba i z wyjsciem jednego z elementów logicznych LUB, drugie wejscia jednej pary ele¬ mentów logicznych I sa polaczone z jednymi z wej¬ sc drugiej pary elementów logicznych I i stanowia wejscia sterujace dodawania i odejmowania komór¬ ki liczacej, drugie wejscia drugiej pary elementów logicznych I sa dolaczone do jedynkowego i zero¬ wego wyjsc przerzutnika, a ich wyjscia sa polaczo¬ ne z wejsciami ostatniego elementu logicznego LUB, którego wyjscie stanowi pierwsze wyjscie informa¬ cyjne komórki liczacej, dolaczone do jednego z wejsc ostatniego elementu logicznego I, którego drugie wejscie stanowi drugie wejscie informacyj¬ ne komórki liczacej, pozostale wejscie poprzez in- 10 15 70 werter jest dolaczone do.pierwszego wejscia infor¬ macyjnego komórki liczacej, a wyjscie piatego ele¬ mentu logicznego I jest dolaczone do jednego z wejsc pierwszego elementu logicznego LUB, któ¬ rego dwa drugie wejscia stanowia wejscia steru¬ jace, komórki liczacej, przy tym wyjscie jedynko- we przerzutnika stanowi' drugie wyjscie informa¬ cyjne komórki liczacej. 54. Urzadzenie cyfrowe wedlug zastrz. 50 lub 52, znamienne tym, ze blok logiczny rewersyjnego li¬ cznika impulsów w p-kodzie Fibonacci'ego zawiera element logiczny I, inwerter i linie opózniajaca, przy jzym wejscia linii opózniajacej i inwertera sa dolaczone do jednego z wejsc bloku logicznego, ich wyjscia sa polaczone z wejsciami elementu logicz¬ nego I, jeszcze jedno wejscie, które stanowi dru¬ gie wejscie bloku logicznego a wyjscie elementu lo¬ gicznego I stanowi wyjscie bloku logicznego. .l fttr~i \11. ,f i\l. .* \ I. \ y I jV/i i Hr\ i iit\ i \r\ \ T 1-2 II 1*1 t l-l l-p-L FIE.1 L. _V_-HI__. 12kA\ rzH // # Lt ? ? ? l A. 15 UJ 16 10 8 r Y FIE.E .A108 086 20, ,21 r" 11 yl l l /J !V /7-T * L-f?ffSSSzi MJI. 11 r~?tftT # /i 7 4 7 19 £ ^S±d I I ~7~~l l_/f| JTf .__!_ ;rt W tH j) | tr# l // "i U 24 I l n1 LJ- ¦# pTj ~io 25 ~l /7£5 _t ^;108 086 33 \[fi37^J3 -1- rfi 2S5 ^32 /7 J • • • —V JJ ¦~l i-/ hj 10 2 2- FIE.E #v ^ w fe J4* 5/ 9 52- w 43' 53U HI # U #7 3 FIG. 7 x55 40 SI 51 4L Hf -=£^ ^--T 4/\ 4Z\ m^\M\ i i v#l WJ3i i| HI}- 4 nfW/ V- S2«3 50j ^, 50 «ypi M .# 47 iff /7^./y108 086 51 52 2 S/j RM ^ 4U IL 42 \ r 64\ 5?{. 52-' i n w 60U -49 4X X K w 44 f\ W K52, mi H^fc P Ida /; L. 1^1 61 47 ^ FiE.a 41 r L. ^56 61 56,^ /562 _^_ 73 74 "H 1 7i n^ 16 1, N, 77 -73 -19 80 J 49?Wi.r49m., 49 FIE.10 49f 51 44, 52/ X Z2: 45 \ IZ TE JJt \B9V KM V3' 40 ur 45 6B\ 50j rai i i t_t i 50, V# FIS. 11108 086 51 M 53- 43A u I WL 30\\J0 % S2 81 % 40 riE.12 K 5\& && ty ty W3 FIE.13 ll #\\ 53t,53355i53, dr Tl 69 i l \nt A 4 I W a^H^ ,** 503 502 a FIE.n10S 086 I & te $5 52f 72 kj \92\ ±39 ,522 'H 53j *ral H Iw l532 5A 91 L 502 (503 K50, 69 68 Ul I -52-. '3 h 1 Uh 94 ._l '5ff4 r/e.15 jj^jjj 5h p,p2 43' ll l L 72 M 68 ^ 90 T 69 "~l 7?\ #h # lJ riB.is108 086 J\ &s j!?L %%J3? J: & M L. 72 68 -£\ 30 50 2 % 50t '97 69 L_Z. —fT— n Y- 81 50^ F/S. 17 T 30\ 98 y._ J2 £ *i 992 i i' i i li 101 5 99p 102 n 103 *\—l n j. i 107 rffi _l J FIG.18 m- k 1 m 99, 992\ \3B Tl ' I ;B V0\ 96 r T \101 \X\ L ^ [101—^9sPt1 103 t. 105 \30\ 107 "~l I r* «# df Ll CF I FIG. 19108 086 m, mt mi mi m„ m„ L.I m w f^MQ_fWe_ MA P^_ FIE.E1 109 m 12A )}-)]_ ns- 120 123' JU L JA _N =^__ -J FIE. EE 51 _V.W 125 /__ j: 127 \ m 126\ L. 125 I e 127 \ 129 nt+\ 1 [W~\ 130 731 r m I l__ f /jji SLA ^29 11 g_L /3P Lfe^J lf 132 1331 125 k k I i -*\ FIE. 23108 086 ._. .125 , ". *¦ «» fa «¦ m L__ /# Hit ASP 0J jSR __J mv 126 \\ im t-t 125 S T*l ______ I i /j/ I3I\ 0 ._l # /7£_S ff[ /j/ /# nr-1 /#F i—i n ^ \Wi% 1/7/7 TT /# I I l/i? I 1./J/ H_ V- /# X- m r i ^ExJ1 w\ i_. __] i___?_TLLi /jj /» //£ /# n T^ Li._W_.fejj 131 % a w /•/ a H n ._l /7_V__ # ; r h Ok /iPf-1 E 01 I^ r -/«" ____J //* /p- r W #J J_ #/h l __ __l % w\ m- _.. ___-^LJ r_v" 07 w~\ ¦M — ___J //A /2? r — Im /# _ __ rai #h | T #/ #4 /// y» r~i M 1 Tl _I a? e_ J /7_\__-108 086 FIE.E7 LZGraf. ,,Zwierciadlo" zam. 632/82-105 Cena 100 zl PL