DE2732008A1 - Einrichtung zur reduzierung von fibonacci-p-codes auf die minimalform - Google Patents

Description

Taganrogsky Radiotekhnichesky Institut imeni V. D_# Kalmykova

EINRICHTUNG ZUR REDUZIERUNG YON FIBONACCI-P-CÖDES AUF DIE

MINIHALFORM

Die Erfindung bezieht sich auf das Gebiet der Digitalrechentechnik, insbesondere auf Codeumsetaungseinrichtungen und stellt eine Einrichtung zur Reduzierung von Fibonacci-p-Codee auf die Minimalfora dar.

Anwendungsgebiet ^J

Die Erfindung kann auf allen Gebieten des Digitalgerätebaus, insbesondere in spezialisierten Digitalrechnern, in digitalen Kontroll- und Diagnostikanlagen für komplizierte automatische Systeme, in Digitalmeßgeräten und -systemen zur Er-

J höhung der Informationslesesicherheit, zur Fehlerkontrolle und Ausfalldiagnostik in den erwähnten digitalen Datenverarbeitungssystemen benutzt werden«

Die Darstellung von natürlichen, gebrochenen und negativen Zahlen in Fibonacci-p-CLodes, die eine Verallgemeinerung

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der klassischen binären Zahlendarstellung sind, ist bereits bekannt· Auf der Grundlage der Fibonactsi-p-Codes sind binäre Fibonacci-Zahlensys teile entwickelt worden (Artikel von A. P, Stachow "Benutzung der natürlichen Redundanz der Fibonacci-Zahlenaysteae zur Kontrolle von Rechenanlagen"· Awtomatika i wytschielitelnaja technika, Nr. 6, 1975)·

Verallgemeinerte Fibonacci-Zahlen bzw« p-Zahlen von Fibonacci werden Zahlen j _(1) genannt, die bei einer vorgegebenen Ganzzahl von ρ >. O durch folgende HekureionsbeZiehung vorgegeben werdent

O bei 1 < O; (1) a) 1 böi 1 = Ot (1)

(1-1) + y_p(l-p-1) bei 1 > O Als Fibonacci-p-Code einer natürlichen Zahl N wird ihre Darstellung in folgender Form bezeichnet:

η = 1

..r

^p(D (2)

1-0

Hierin bedeuten! η - utellenzahl des Codes;

Tq(I) - Fibonacci-p-Zahl, vorgegeben durch (1); a^ - Binärziffer (0 oder 1) in 1-ter Stelle dee p-Codes·

Bei einer vorgegebenen Ganzzahl ρ >_O bestehen (und

einzige zwar als ^v J für jed·, natürliche Zahl N ganze positive Zahlen i und r, so daß

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N= ί^_ρ (ρ + i) + r (3)

ο ^ r _p

Die Fibonacci-p-Codes stlauen bei ρ = O mit den klassischen binären Code und bei ρ = οσ . nit dea "unitäpen" Code überein«

Die theoretisch-zahlermäßigen Eigenschaften der Fibonacci· p-Zahlea sind la des oben erwähatea Artikel von L. P* ütachow beschrieben· Die grundlegende Besonderheit das Fibonacci-p-Codes (2) bei p> O la Vergleich alt aea klassischen binaren Code (p a O) ist die "Redundant" des Fibonacci-p-Codes» die aarin besteht, daB jeder natürliehen Zahl H aehrere Fiboaaocip-Codes entsprechen· So kann bei ρ ■ 1 die Zahl 20 durch folgende Fibonaeci-p-Coaes dargestellt «erdeat

Stellenwert 21 13 8 5 3 2 1 1 Fiboaacci-

1-Code 0 LOLOLOO

0 LOLOOL]

0 LOOLLLL

0 OLLLLLl

Verschiedene Fibonacci-p-Codes für ein und dieselbe natürliche Zahl N können durch Faltung und Abwicklung der Binärstellen erhalten werden«

Als Faltung mit der 1-ten Nullstelle (a^ = 0) und der (1 -1)-ten und (1 - p- 1)-ten Einerstellen Ca_1-1 = ^ai«_D.'i³'') in dea Fibonacci-p-Coda einer natürlichen Zahl N wird die

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substitution der Werte der 1-tea, (l-1)-ten und (l-p-i)-ten Stellen durch ihre Negationen bezeichnet, d.h.

^an-1 ··" ^al+1 ° ^{1 a}l-2 ··'· ^al-p ^Λ. ^al-p-2··· ^ao ^s

l-2 l-p .

^san1 ^al₊1 ¹ ° ^al2 ^alp ° ^alp2 —· ^ao'

»n-1 ^al+1 ' ^{w e}l-2 ^el-p ^{w e}l-p-2 ·"· ^ao'

worin das Zeichen ι I ί die Faltungsoperation kennzeichnet«

Als Abwicklung mit der 1-ten L-Steile (a^ =1) und der (l-p)-ten bis (-1-2? )-ten Nullstellen in dem Flbonacci-p-Code einer natürlichen Zahl N wird die Substitution der Werte der 1-ten und der (l-p)-ten bis (l-2p)-ten Stellen durch ihre Negationen genannt, d.h.

worin das Zeichen I T I die Abwicklungsoperation

kennzeichnet.

Die Faltungsoperation und/oder die Abwicklun_baoperation

mit binären Stellen in dem Fibonaccivp-Oode einer natürlichen Zahl N führt zu einer neuen Codekombination, d ie ein anderer Fibonacci—p-Code der gleichen Zahl N ist, was aus der Definition des Fibonacci-p-Oodes hervorgeht« Es ist auch bekannt, daß sich unter den verschiedenen Formen des Fibonaccip-Codes ein und derselben natürlichen Zahl N eine einzige Form vom Typ (2), die eine minimale 3ahl von Gliedern mit Eins-Koeffizienten enthält, auszeichnet.

Als minimale Form des Fibonacci-p-Codes einer natür-

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lichen Zahl wird ein Fibonacci-p-Code bezeichnet, der sich durch reihenfolgliche &itwicklung der Zahl N und aller hierbei entstehenden Reste nach den Formeln O), (4-) ergibt, bis der !Ätzte Rest gleich Null ist.

Bruchzahlen D können auch in Fibonacci-p-Codes dargestellt werden« Für eine n-stellige Codierung von Bruchzahlen in Fibonacci-p-Codes soll der tfert der 1-ten Stelle in dem n-stelligen Fibonacci-p-Code eines echten Bruches nach folgender Rekursionsformel errechnet werden.

1 O bei 1 < O;

(5)

bei 1=0;

q_p (1-1) + q_p(l-p-1) bei 1 > 0 worin I^ η ist.

Bei einer vorgegebenen Ganzzahl ρ ^- 0 kann jeder echte Bruch D einzig wie folgt dargestellt werden:

D « q_p (p+i) + d (6)

worin O^d < q (i) ist (7)

Als Fibonacci-p-Codes eines echten ^ruches D bezeichnet man seine Darstellung in Form einer folgenden Summet

D = I=-¹ _&1 q_p (1) (8)

l=o Hierin ist η die Stellenzahl des Codes; q wird durch (5) vorgegeben;

a, ist eine Binärzahl (0 oder 1) in der 1-ten Stelle des Codes·

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Es sei bemerkt, daß für jeden echten Bruch D die Beziehung (6) bis auf q_p(O) genau erfüllt wird·

Als minimale Form des Fibonaccir-p-Codes eines echten Bruches bezeichnet man einen Fibonacci-p-Code vom Typ (6), der sich durch reihenfolgliche Entwicklung des echten Bruches D und aller hierbei entstehenden Reste d., nach der Formel (6) und (7) ergibt, bis der letzte Rest kleiner als <1_D(O) wird.

Die minimalen Formen der Fibonacci-p-Codes von echten Brüchen weisen alle Eigenschaften der minimalen Formen der Fibonacci-p-Codes von natürlichen Zahlen auf«

Die Codierung von negativen Zahlen im Fibonacci-p-Code erfolgt mit Hilfe von Begriffen des iaversen und komplementären Fibonacci-p-Codes· Der inverse und der komplementäre Fibonacci-p-üode der natürlichen Zahlen (S und IL) und der Bruchzahlen (15 und IL) stehen zum direkten Fibonacci-p-Code dieser Zahlen (N und D) in folgenden Beziehungen:

(9)

a)	N	+ H	= yp'	Cn)	- 1
b)	N	+ *1	= N1	Cn)	I
c)	H	+ 1	— 1 —	I
d)	TJ	j. Ti	s I —	1
«)	U		* 1;	JP	Cn)
f)	D	♦ ■»1
D +	1	m	D1

Zur Gewinnung eines inversen Fibonacci-p-Codes der Zahl (If bfcw« 13) aus ihrem direkten Fibonacci-p-Code (B bzw. D)

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gibt es eine einfache Kegel: es genügt lediglich, in den Fibonacci-p-Codes die binären Koeffizienten a^ durch ihre Negationen zu ersetzen«

Mit Zahlen in Fibonacci-p-Codes, dargestellt in minimaler Fora werden sämtliche mathematische Grundoperationen ausgeführts Addition von Zahlen, Multiplikation von Gansund Bruchzahlen, Division derselben« Se ist auch möglich, die Umsetzung des k-Positionscodes in einen Fibonacci-p-Code, die Umsetzung des Fibonaccipp-Codes in einen inversen Code, den Vergleich von Zahlen, das Zählen und Subtrahieren von Era en zu realisieren·

Zweck der Erfindung

Zweck der Erfindung ist die Erhöhung der Sicherheit der Informationsverarbeitung mit; gleichzeitiger Funktionskontrolle der verschiedenen Baugruppen und Einheiten der digitalen Informationsverarbeitungseinrichtung, die die Umsetzung der Information in Fibonacci-p-Codes realisiert· Darlegung des Erfindungswesens

Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalfora und eine digitale Informationsverarbeitungseinrichtung auf der Grundlage der erwähnten Einrichtung zu schaffen, die es gestattet, Operationen mit in Fibonacci-p-Codes dargestellten Zahlen auszuführen.

Die gestellte Aufgabe wird dadurch realisiert, daß die Einrichtung zur Reduzierung von libonacci-p-Codes auf die

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Minimalform gemäß der Erfindung zx Funktionszellen enthält, jede von welchen zumindest zwei Faltungsinformationseingänge, zwei Faltungssetzeingänge, einen Faltungssteuereingang, einen Inforaationseingang, einen Informationsausgang und einen Faltungsausgang besitzt, wobei der Faltungsausgang der 1-fcen Funktionszelle mit einem der Faltungssetzeingänge der (1-1)-ten Funktionszelle und mit einem der Faltungssetzeingänge der (l-p-i)-ten Funktionszelle, der eine ^aItungsinformations eingang der 1-ten Funktionszelle mit dem Informationsausgang der (l-1)-ten Funktionszelle und der andere Faltungsinformationseingang der 1-ten Funktionszelle - mit dem Informationsausgang der (l-p-i)-ten Funktionszelle und mit einen der Faltungs informationseingänge der (1-1)-ten Funktionszelle verbunden sind, während die Faltungssteuereingänge sämtlicher Funktionszellen an einen gemeinsamen Punkt, der als Faltungssteuereingang der Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform gilt, angeschlossen sind, und die Gesamtheiten "n" der Informationseingänge und der Informationsausgänge aller Funktionszellen jeweils einen mehrstelligen Informationseingang und einen mehrstelligen Informationsausgang der Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform bilden, wobei ρ = 1, 2, 3 ..., η die Stellenzahl des Fibonacci-p-Codes und 1 = 1, 2... η ist·

Es ist auch zweckmäßig, daß bei der Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform jede Funktionszelle ein Flipflop, eine bchalteinheit, die zumin-

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dest vier Eingänge und zwei Ausgänge hat, und eine Faltungseinheit, die zumindest vier Eingänge und eineA Ausgang hat und ein Signal formiert, das über die Schalteinheit auf die Flipflops der 1-ten, (1-1)-ten und (l-p-i)-ten Funktionszellen einwirkt und die Flipflops dieser Funktionszellen in den inversen Zustand kippt, enthält, wobei der Null₈usgang des iüipflops mit einem der Eingänge der Faltungseinheit in Verbindung steht, während der andere Ausgang der Faltungseinheit mit einem der Eingänge der Schalteinheit verbunden ist, und daß einer der Ausgänge der Schalteinheit mit dem Setzeingang des Flipflops und der andere Ausgang der Schalteinheit mit des Bückeetzeingamg des Flipflops verbunden sind*

Zweckmäfiig ist es auch, daß bei der Einrichtung jede 1-te FunktiomaJaelle auch einem zmsätzlichen Informatiomsauegang, eimern Faltmmgsverboteauegaag, eimern Abwicklumgeamegamg, (p-1) FaItmmgeverboteeimgamg*, eimern Abwioklumgseteuereimgamg, (p+2) ibfwieklmmgeimformatiomeeimgämge, (p+1) Abwicklumgseetzeimgämge kai, wobei der Faltmmgsverbotsausgamg der 1-tem Fmmktiomsaelle mit dem i-tem Faltumgsverbotseimgang der (l-i-1)-tem Fmmktiomeselle, der Abwicklungsauegang der 1-tem Funktiomszelle - mit dem j-t«n Abwicklungsset »eingang der (1-p-d+ 1)-tem Funktionszelle im Verbindung stehen, die Abwioklungssteuereingänge sämtlicher Funktionszellen im einem gemeinsamem Punkt vereinigt sind und den Abwicklungssteuereingang der Einrichtung zur Reduzierung vom Fibonacci-p-Codes auf die Minimal· form bilden, der (p+2)-te Abwicklungainformatiomaeingwng der

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1-ten Funktionszelle nit den Zusatzinformationsausgang der (1+1)-ten. Funktionszelle und der s-te Abwicklungsinformationseingang der 1-ten Funktionszelle - mit den Zusatzinformationsausgang der (l-p-s+2)-ten Funktionszelle verbunden sind, wobei i = 1, 2... p+1 j J = 1, 2... p+1, 6 = 1, 3...p+2 ist.

Es ist recht zweckmäßig, daß bei der Einrichtung jede 1-te Funktionszelle eine Abwicklungseinheit enthält, die zumindest (p+4) Eingänge und einen Ausgang hat und ein Signal formiert, das über Schalteinheiten auf das Flipflop der 1-ten Funktionszelle und auf die Flipflops der Funktionsze11en von der (l-p)-ten bis zur (l-2p)-ten einschließlich einwirkt und diese in den inversen Zustand umkippt, und daß die Faltungseinheit auch (p-1) Faltungsverbotseingänge und einen Faltungsverbotsausgang aufweist, während die bchalteinheit (p+2) Zusatzeingänge hat, wobei einer der Eingänge der Abwicklungseinheit mit dem L-Ausgang des Flipflops und der Ausgang der Abwicklungseinheit mit einem der Zusatzeingänge dtr Schalteinheit verbunden sind.

Es ist zulässig, daß bei der Einrichtung jede 1-te Funktionszelle auch Cp-2) Abwicklungsverbotseingänge und einen Abwicklungsverbotsausgang besitzt, während der Abwicklungsverbotsausgang der 1-ten Funktionszelle an den k-ten Abwicklungsverbotseingang der (1-k-O-ten Punktione zelle angeschlossen ist, wobei k = 1, 2... (p-1) ist.

Es ist bequem, daß bei der Einrichtung die Faltungspin-

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heit als logische UND-Schaltung ausgeführt ist«

Es ist vorteilhaft, daß die FaItungseinheit auch einen Negator enthält, während die logische UND-Schaltung (p-1) Zusatzeingänge hat und daß der Negatorausgang als Faltungsverbotsaus gang der Faltungseinheit dient, während der Negatoreingang mit dem Ausgang der logischen UND-Schaltung in Verbindung steht«

Ss ist ratsam, daß bei der Einrichtung die Schalteinheit zwei logische ODER-Schaltungen mit je zwei Eingängen enthält, wobei der Ausgang der einen logischem ODEB-Schaltung mit dem Bücksetzeingang des Flipflops, der Ausgang der anderem logischen ODER-Schaltung mit dem Setzeingang des Flipflops und einer ihrer Eingänge - mit dem Ausgang der Faltungseinheit in Verbindung stehen·

Recht ratsam ist es, daß bei der Einrichtung die logische ODüR-Schaltung der Schalteinheit, die an den Rücksetzeingang des Flipflops angeschlossen ist, einen Zusatzeingang, der mit dem Ausgang der Abwicklungseinheit im Verbindung steht, enthält, während die andere logische ODER-Sohaltung (p+1) Zusatzeingänge hat«

Es ist zulässig, daß die Abwicklungseinheit als logische UND-Schaltung mit zumindest (p+4) Eingängen ausgeführt ist«

Eb ist bequem, daß bei der Einrichtung die Abwicklungseinheit auch einen an den Ausgang der ODER-Schaltung angeschlossenen Negator enthält, während die logische UND-Schaltung (p+2) Zusatzeingänge hat, wobei der Ausgang des Negators

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als Abwicklungsverbotsausgang der Funktionszelle wirkt·

Ka ist auch zulässig, daß die Einrichtung eine Einheit zur Ermittlung der Minimal!tat der Zahlendarstellungsform in Fibonacci-p-Code hat, die zur lornierung eines Mininalitätssignals für die Zahl in Fibonacci-p-Code dient und zunindest eine logische ODüfi-Schaltung nit η Eingängen und η Eintypzel—. len enthält, jede von welchen als logische UND-Schaltung und logische ODER-Schaltung ausgeführt ist, wobei der Infornationsausgang der 1-ten Funktionszelle an einen der Eingänge der logischen UND-Schaltung der 1-ten Zelle der Mininalitätsernittlungseinheit gelegt ist, während der andere Eingang der erwähnten logischen UND-Schaltung an den Ausgang der logischen ODER-Schaltung der 1-ten Zelle der Mininalitätsernittlungseinheit nit ρ Eingängen angeschlossen ist, wobei diese Eingänge, nit den Infornationseing&ngen der Funktionszellen von der (l-1)-ten bis zur (l-p)-ten einschließlich in Verbindung stehen, der Ausgang der UND-Schaltung jeder 1-ten Zelle der Mininalitätsernittlungseinheit an den 1-ten Ein^ang der logischen ODER-Schaltung der Mininalitätsernittlungseinheit, deren Ausgang als Mininali täte Signalausgang der Heduzierungseinrichtung gilt, gelegt ist«

Es ist auch zwecknäßig, daß bei der Einrichtung die 1-te Funktionszelle einen Invertierungseingang hat, wobei die Invertierungseingänge der Fumktionszellen von der ersten bis zur (n-p)-ten in einen gemeinsanea Punkt, der als Invertierungseingang deF Einrichtung zur Reduzierung von Fibonacci-p-

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Codes auf die Miniaalfora gilt, vereinigt sind.

£s ist recht zweckmäßig, daß bei der digitalen Informationsverarbeitungseinrichtung, die eine Recheneinheit, eine Steuereinheit mit zumindest zwei Gruppen von Ausgängen, eine Ein- und Ausgabeeinheit mit zumindest zwei Informationseingängen, zwei Informationsausgängen und eine Gruppe von Steuer— eingängen, wobei einer der Informationseingänge.der Ein- und Ausgangseinheit mit dem Informationsausgang der Recheneinheit, einer der Informationsausgänge der Ein- und Ausgabeeinheit mit dem Informationseingang der Recheneinheit, eine Gruppe von Ausgängen der Steuereinheit - mit einer Gruppe von Steuereingängen der Recheneinheit verbunden sind, während die andere Gruppe von Ausgängen der Steuereinheit mit der Gruppe von Steuereingängen der Ein- und Ausgabeeinheit verbunden ist, enthält, erfindungsgemäß eine Minimisierungseinheit für Fibonacci-p-Codes vorgesehen ist, die eine Gruppe von Informations eingängen, eine Gruppe von Informationsausgaben, eine Gruppe von Steuereingängen hat und zumindest zwei Einrichtungen zur Reduzierung von Fibonacci-p-Codes auf die Minimalform ein*· schließt, während die Recheneinheit und die Ein- und Ausgabeeinheit die Realisierung von Funktionen in Fibonacci-p-Codes ermöglichen, und daß die Recheneinheit noch eine Gruppe von zusätzlichen Informationseingängen und eine Gruppe von zusätzlichen Informationsausgaben hat, die Steuereinheit eine zusätzliche Gruppe von Ausgängen umfaßt, wobei die Gruppe von zusätzlichen Informationsausgängen der Recheneinheit mit der

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Gruppe von Inforaationseingängen der Minimisierungaeinheit für Fibonacci-p-Codesi die Gruppe von Inforaationsauegängen der Miniaisierungseinheit für Fibonacci-p-Codes - ait der Gruppe von zusätzlichen Inforaationseingängen der Recheneinheit , die Gruppe von Steuereingängen der Miniaisierungseinheit für Fibonacci-p-Codes - mit der zusätzlichen Gruppe von Ausgängen der Steuereinheit verbunden sind.

Bs ist zulässig, daß bei_der digitalen Inforaationsverarbeitungseinrichtung die Ein- und Ausgabeeinheit eine Gruppe von zusätzlichen Informationseingängen und eine Gruppe von zusätzlichen Informationsausgängen hat, während die Miniaisierungseinheit für Fibonacci-p—Code eine zusätzliche Gruppe von mehrstelligen lxifo ma ti ons eingängen und eine zusätzliche Gruppe von mehrstelligen luforaationsauegängen umfaßt, wobei die Gruppe von zusätzlichen lAforaationsauagäAgea der Einumd Ausgabeeinheit ait α er zusätzlichen Gruppe von J-nioraatioAseingängeA der Miniaisieruagseiaheit für Fiboaacci-p-Co·* des mad die Gruppe voa zusätzlichen Informatioaseingängea der Ein- UAd Ausgabeeinheit - ait der zusätzlichen Gruppe voa Inforaatioasauegäagea der MiaiaisierungseiAheit für Fiboaaccip-Codes iA VerbiadUAg steheA.

Ss ist bequea, daß bei der digitalen InforaatioAsverarbeitungseinrichtung die i^echeaeinheit eine Gruppe von SteuerausgängeA hat, die ait einer Gruppe von Eingängen der Steuereinheit in TerbinduAg steht.

Es ist auch bequea, daß bei der digitalen Inforaationsverarbeitungseinrichtung die Ein- und Ausgabeeinheit eine

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Gruppe von Steuerausgängen hat, die mit der anderen Gruppe von Eingän&em der Steuereinheit verbunden ist.

i^e ist wirtschaftlich, daß bei der digitalen Inforaationsverarbeitungseinrichtung die idinimisierungs einheit für Fibonacci-p-Codes eine Gruppe von Steuereingängen hat, die mit der zusätzlichen Gruppe von Eingängen der Steuereinheit in Verbindung steht·

Ks ist zweckmäßig, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinheit ein Dividendregister, ein Divisorregister, ein («uotientenregister, ein Zusatz· register, eine Multiplikationseinheit für Fibonacci-p-Zahlen und einen Summator für Fibonacci-p-Codes enthält, wobei der Informationseingang des Divisorregisters mit dem Informationseingang des Dividendregisters, der Informationsausgung des Divisorregisters - mit dem Informationseingang der Multiplikationseinheit für Pibonacci-p-Zahlen, der Infurmationsausgang der Sumraator für Fibonacci-p-Coties - mit dem Informationseingang des Zusatzregisters, dessen Informationsausgang an den zweiten InI¹ or mat ionsei ng ang des Dividendregisters gelegt wird, in Verbindung stehen, und daß der Informationsausgang des Dividendregisters mit dem Mn&ang für den zweiten Summanden des Sumrnators für Fibonacci-p-Codes, der Ausgang der höherwertigen Stelle des Summators für Fibonacci-p-Codes mit den Informationseingang des Quotientenregisüers, der Steuereingang des Divisorregisters - mit den Steuereingängen dee Dividendregisters, des f^iotientenregisters und des Zusatzregisters verbunden sind«

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Es ist recht zweckmäßig, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinheit vier Minimalitätsermittlungseinheiten besitzt, während die !multiplikationseinheit für Fibonacci-p-Zahlen und der iSummator für Fibonaccip-Godes Konorollausgänge haben, wobei die Informationsausgänge des Dividendregisters, des Divisorregisters, des ^uotientenregisters und des Zusatzregisters mit den Eingängen der entsprechenden Minimalitätsermittlungseinheit verbunden sind·

Es ist recht bequem, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinheit Diviaorregister, ein i^uotientenregister, eine Multiplikationseinheit für Fibonacci-p-Zahlen mit einen zusätzlichen Informationsausgang, einen Summa tor für Fibonacci-p-Godfs und eine Codevergleichsschaltung enthält, wouei der Inforaafcionseingang des Divisorregisters mit den ftin^ang des zweiten Summanden des Summators für Fibonacci-p-Godcs, der zusätzliche Iniormationsaus ^ing der Multiplikationseinheit für Fibonacci-p-Zahlen mit dem erst-en Eingang der Codevergleichsschaltung, der zweite Lingang der Godevertileichsschaltung - mit dem Inf ormationsausgang des üummators für Fibonacci-p-Godes, der Informationsausgang der Codevergleichsschaltung mit dem informationseingang des ^uobientenregisters, der lnforaationsausgang des Divisorregisters

- mit dem Infoniationseingang der Multiplikationseinheit für Fibonacci-p-Zahlen und der »uteuereiagang des Divisorregisters

- mit dea üteuereingang des ^uotientenregisters in Verbindung stehen,,

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Große Vorteile bietet die Ausführung der digitalen InfornationsverarbeitungseiniJifihtung mit einer Recheneinheit, di£ zwei Minimalitätsermittlungseinheiten umfaßt, wobei die Multiplikationseinheit für Fibonacci-p-Zahlen und der Summator für Fibonacci-p-Codes Kontrollausgänge haben, während die Informationsausgänge des Divisorregisters und des ^uotientenregisters mit den Eingängen der entsprechenden Mininalitätsermittlungseinheit in Verbindung stehen.

Günstig ist es auch, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinheit ein Multiplikation^· register und einen Summator für Fibonacci-p-Codes enthält, wobei der Informationseingang des Multiplikatorregisters mit dem Informationseingang der Multiplikationseinheit für Fibonacci-p-Zahlen, der Informationsausgang der Multiplikationseinheit für Fibonacci-p-Zahlen - mit dem Summandeneingang des Summators für Fibonacci-p-Codes und der erste Steuereingang der Multiplikationseinheit für Fibonacci-p-Codes - mit dem zur Terschiebung um eine Stelle dienenden Steuereingang des Multiplikatörregisters in Verbindung stehen.

Eis ist sehr vorteilhaft, daß bei der digitalen Informationsverarbeitun^seinrichtung die Reiheneinheit eine Minimali, tätserraittlungseinheit enthält, deren Eingang an den Informa» tionsausgang des Multiplikatorregisters gelegt ist, während die Multiplikationseinheit für Fibonacci-p-Zahlen und der Summator für Fibonacci-p-Godes Kontrollaubgänge haben.

Es ist durchaus zulässig, daß bei der digitalen Informationsverarbeitungseinrichtung die Multiplikationseinheit für

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Fibonacci-p-Zahlen (p+1) Register und einen Summator für Fibonacci-p-Godes enthält, wobei der erste Inforaationseingang des ersten Registers in einen gemeinsamen Punkt mit den ersten Inforaationseingängen der Register vom zweiten bis zum (p)-ten der Informationsausgang des ersten Registers - mit dem Eingang für den ersten Summanden des Summators für Fibonaccip-Codes verbunden sind, und daß sämtliche Register eine Regieterkette bilden, bei der der Informationsausgang des vorher gehenden Registers mit dem zweiten lnformationseingang des nachfolgenden Registers und der Informationsausgang des (p+1)-ten Registers - mit dem Eingang für den zweiten Summanden des Summators für Fibonacci-p-Codes verbunden sind, wobei der Informationsauegang des Summators für Fibonacci-p-Codes mit dem zweiten Informationseingang des ersten Registers verbunden ist und die Steuereingänge aller Register in einem gemeinsamen Punkt vereinigt sind.

Durchaus erfüllbar ist es, daß bei der digitalen Informationsverarbeitungseinrichtung die Multiplikationseinheit für Fibonacci-p-Zahlen (p+1) Minimalitätsermittlungseinheiten, eine logische ODER-Schaltung und einen Summator für Fibonaccip-Codes mit einem Kontrollausgang enthält, wobei der Eingang der 1-ten Minimalitätsermittlungseinheit mit den Ausgängen des 1-ten Registers und die Ausgänge sämtlicher Minima}, itätsermittlungseinheiten und der Kontrollausgang des Summators für Fibonacci-p-Godes -» mit den Eingängen der logischen ODER-ochaltung in Verbindung stehen.

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Es ist durchaus realisierbar, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinheit ein Multiplikandregister, ein Multiplikatorregister und einen Summator für Fibonacci-p-Codes enthält, wobei der Informationsausgang des Multiplikandregisters mit den Informationseingang des Multiplikatorregisters, der Informationsausgang des Multiplikandregisters mit dem Summandeneingang des Summators für Fibonacci-p-Godes und der zur Verschiebung um eine Stelle dienen· de Steuereingang des Multiplikandregisters mit dem zur Verschiebung um eine Stelle dienenden Steuereingang des Multiplikatorregisters verbunden sind.

Es ist recht zweckmäßig» d aß bei der digitalen Informationsverarbeitungseinrichtung das Multiplikandregister und das Multiplikatorregister miteinander verbundene, zur Verschiebung üb (p+1) Steilem dienende Steuereingänge haben.

Ee ist recht ratsam, daß bei der digitalem Informationsverarbeitumgseinrichtung die Recheneinheit zwei MinimalitätsermittluAgaeinheiteA enthält, deren Eingänge an die Informationsausgänge des Multiplikandregisters und des Multiplikatorregisters gelegt sind.

Es ist zweckmäßig, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinheit ein Multiplikandregister, einen Summator für Fibonacci-p-Godes, (p+1) Einheiten logischer UMD-Schaltungen und eine Einheit logischer ODER-Schaltungen enthält, wobei der Inforaationseingang des Summand registers mit dem Informationseingang des Multiplikatorregi-

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sbers, der zur Vtrschiebung um (p+1) Stellen dienende Steuereingang des Multiplikandregisters - mit dem zur Verschiebung um (p+1) Stellen dienenden Steuereingang de_a ^ultiplikatorregisters, der Ausgang der (n-1)-ten Stelle des Multiplikatorregisters - mit den ersoen Eingängen aller logischen UND-Schaltungen der i-ten KLnheit logischer UND-Schaltung, der zweite Eingang der 1-ten logischen UND-Schaltung der k-ten Einheit logischer UND-Schaltungen - mit dem Ausgang der (l+k)-ten Stelle des Multiplikandregisters, die Ausgänge der 1-ten logischen UND-Schaltungen sämtlicher logischen UND-Schaltungen - mit den Eingängen der 1-ten logischen ODER-Schaltung der Einheit logischer ODER-Schaltungen und der Ausgang der Einheit logischer ODER-Schaltungen - mit dem Summan deneingang des Summators für Fibonacci-p-Codes in Verbindung stehen, wobei i = 1, 2... (p+1) ist.

Es ist ratsam, daß bei der digitalen Informationsverarbei tungseinrichtung die Recheneinheit eine Kontrolleinheit und zwei Minimalitätsermittlungseinheiten enthält, wobei der Summator für fibonacci-p-Codes einen Kontrollausgang hat, während die Ausgänge sämtlicher Einheiten logischer UND-Schaltungen mit den Eingängen der Kontrolleinheit und die Eingänge der Minimalitätsermittlungseinheiten - mit den Ausgängen der Multiplikandregister und des JWultiplikatorregisters in Verbindung stehen.

es isc zulässig, daß bei der digitalen Informationsverarbeitungseinrichtung die Ein- und Ausgabeeinheit einen Umset«* zer des k-Positionscodes in einen Fibonacci-p.-Code, dessen

Eingang und Ausgang als Informationseingang bzw, Informations-709885/0705

ausgang der Ein- und Ausgabeeinheit dienen, und einen Umsetzer des Fibonacci-p-Codes in einen k-Positionscode, dessen Eingang und Ausgang als weitere Informationseingang und Inforajtionsausgang der Mn- und Ausgabeeinheit dienen, enthält.

Es ist recht wahrscheinlich, daß bei eier digitalen Informationsverarbeitungseinrichtung der Umsetzer des k-Positionscodes in einen Fibonacci-p-Code der Ein- und Ausgabeeinheit zumindest einen k-Subtraktionsimpulszähler, eine Nullermittlungsschaltung und einen Additionsimpulszähler im Fibonacci-p-Code enthält, wobei der Recheneingang des k-üubtraktionsimpulszählers mit dem Recheneingang des Additionsimpulszählers im Fibonacci-p-Code und der Informationsausgang des k-Subtraktionszählers - mit dem Eingang der Nullermittlungsschaltung in Verbindung stehen«

Es ist sehr bequem, daß bei der digitalen Informationsverarbeitungseinrichtung die Ein- und Ausgabeeinheit zumindest ein Register, eine Einheit logischer UND-Schaltungen, eine Einheit logischer ODER-Schaltungen und einen Summator für Fibonacci-p-Codes enthält, wobei der Informationsausgang der i-ten Stelle des Registers mit dem ersten Eingang der i-ten logischen UND-Schaltung der Einheit logischer UND-Schaltungen verbunden ist, während der Ausgang der i-ten logischen UND-Schaltung der Einheit logischer UND-Schaltungen - mit einem der Elngän₆e derjenigen, ODER-Schaltungen der Einheit logischer ODER-Schaitunken, deren Nummern mit den Nummern der Stellen,

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bO

die jeweils einer Kins in der Darstellung der Zahl oC^k* im minimale]! Fibonacci-p-Code haben, übereinstimmen (dabei ist k - die Basis des Zahlensystems, c^ - der ufert der i-ten Stelle des im Register befindlichen Codes), und daß der Ausgang der Einheit logischer UND-Schaltungen mit dem Summandeneingang des Summators für Fibonacci-p-Codes in Verbindung steh*·

Sehr ratsam ist es, daß bei der digitalen Informationsverarbeitungseinrichtung der zur Ein- und Ausgabeeinheit gehörende Umsetzer des Fibonacci-p-Codes in einen k-Positionscode einen k-Additionsimpulszähler im Fibonacci-p-Code und eine Nullermittlungsschaltung enthält, wobei der Recheneingang des Subtraktionsimpulszählers im Fibonacci-p-Code mit dem Recheneingang des k-Additionsimpulszähler und der Informationsausgang des Subtraktionsimpuls Zählers im Fibonacci-p-Code mit dem Eingang der ^ullermittlungsechaltung in Verbindung stehen·

Ss ist erfüllbar« daß bei der digitalen Informationsverarbeitungseinrichtung die Ein- und Ausgabeeinheit einen k-Reversieriapulszähler, einen Reversierimpulszähler im Fibonacci -p-Code und zwei Nullermittlungsschaltungen enthält, wobei der Informationsausgang des k-Reversierimpulszählers mit dem Eingang der ersten Nullermittlungsschaltung, der Informationsausgang des Reversierimpulszählers im Fibonacci-p-Code - mit dem Eingang der zweiten Nullermittlungsschaltung, der Recheneingang des k-Reversierimpulszählers * mit dem Recheneingang

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des fieversierimpulsZählers im Fibonacci-p-Code, der Subfcraktionseingang des k-Reversierimpulszählers - mit dem Additionseingang des Reversierimpulszählers im Fibonacci-p-Code und der Additionseingang des k-Reversierimpulszählers «· mit dem Subtraktionseingang des Reversierimpulszählers im Fibonacci-p-Code verbunden sind·

Es ist logisch, daß bei der digitalen Informationaverarbeitungseinrichtung der Summator für Fibonacci-p-Codes einen n^steiligen Halbaddierer, ein Register des ersten Summanden und ein Register des zweiten Summanden enthält, wobei der Steuereingang des Registers des ersten Summanden mit dem Steuereingang des &egist«rs des zweiten Summanden, der Informationsausgang des Registers des ersten Summanden - mit einem der Eingänge des Halbaddierers, der Informationsausgang des Registers des zweiten Summanden - mit dem anderen Eingang des Halbaddierers verbunden sind.

Es isb recht logisch, daß bei der digitalen Informations* Verarbeitungseinrichtung der Summator für Fibonacci-p-Codes eine ^ullermittlungsschaltung enthält, deren Eingang mit dem Informationsausgang des Registers des zweiten Summanden verbunden ist·

Es ist zweckmäßig, daß bei der digitalen Informationsverarbeitungseinrichtung der Summator für Fibonacci-p-Codes eine Kontrolleinheit für den Halbaddierer enthält, wobei der Summeneingang der Kontrolleinheit des Halbaddierers mit den Summenausgang des Halbaddierers in Verbindung steht, während der

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Obertrageingang der Kontrolleinheit des Ualbaddierers mit den Übertragausgang des Halbaddierers verbunden ist.

Darüber hinaus ist es recht zweckmäßig, daß bei der digitalen Informationsverarbeitungseinrichtung der n-steilige Halbaddierer η Eintypenzellen enthält, jede von welchen eine logische UND-Schaltung und eine logische ODSi-Schaltung aufweist, wobei der erste Eingang der logischen UND-Schaltung der i-ten Zelle des Halbaddierers mit dem ersten Eingang der logischen ODKR-Schaltung, der andere Eingang der logischen UND-Schaltung der i-ten Zelle des Halbaddierers ait den anderen Eingang der logischen ODER-Schaltung in Verbindung stehen.

Sb ist auch zulässig, daß bei der digitalen Inf ormations-▼vrarbeitumgseinrichtung die Kontrolleinheit dee Halbaddierers aus η Eintypenaellen ausgeführt ist, bei welchen dar Ausgang jeder Zelle an die Eingänge der logischen ODER-Schaltung gelegt aind, wobei jede 1-te Zelle eine logische UND-Schaltung und eine andere logische ODER-Schaltung, deren Ausgang mit eine« de⁷ Eingänge der logischen UND-Schaltung in Verbindung steht, enthält,

üb ist wichtig, daß bei der digitalen Informationsverarbeitungseinrichtung der Additionsimpulszähler im Fibonacci-p-Code η Zählzellen enthält, von welchen jede einen Informationsausgang, einen Steuerausgang, einen Takteingang, einen Steuereingang und einen Informationseingang hat, wobei der Informationseingang der 1-tem Zählzelle mit dem L-Informationi ausgang der (l-p)-ten Zählzelle, der Steuerausgang der 1-ten

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Zählzelle - mit den Steuereingang der (l-p)-ten Zählzelle und dem Takt eingang der (l+1)-ten Zählzelle verbunden sind, während die L-Informationsau&gänge sämtlicher Zählzellen den Inforaationsausgang des Additionszählers bilden«

Es ist recht ratsam, daß bei der digitalen Informationsverarbeitungseinrichtung die 1-te Zählzelle des Additionsimpulszählers im Fibonacci-p-Code ein Flipflop, eine logische Einheit und eine logische ODER-Schaltung enthält, wobei der L-Ausgang des Flipflops mit einem der Eingänge der logischen Einheit, dessen Ausgang an einen der Eingänge der logischen ODER-Schaltung angelegt ist, in Verbindung steht, während der Ausgang der logischen ODER-Schaltung mit dem Rücksetzeingang des Plipflops verbunden ist·

Ss ist ratsam, daß bei der digitalen Informationsverarbeitungseinrichtung der Additionsimpulszählers im Fibonaccip-Code η Zählzellen enthält, von welchen jede 1-te einen L-InformatiOÄeausgang, einen 0-lnformationsauegang, einen Steuer· ausgang, einen Takteingang, einen Informationseingong und zwei Steuereingänge enthält, wobei einer von diesen mit dem Steuerauegang der (l-p)-ten Zählzelle und der andere - mit dem Steuerausgang der (1-1)-Iwη Zählzelle, der O-lnformationsausgang der 1-ten Zählzelle - mit dem Informationseingang der (l-.pY.ten Zählzelle verbunden sind, während die L-Inf ormatione* ausgang« sämtlicher Zählzellen den Informationsausgang des Additionszählers bilden und die Takteingänge sämtlicher Zählzellen an den Recheneingang des AdditionsZählers angeschlossen

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s ind ·

Es wird auch vorgeschlagen, daß bei der digitalen Informationsverarbeitungseinrichtung die 1-te Zählzelle des Addi^,. tionsZählers ein Flipflop und zwei logische UND-Schaltungen enthält, wobei der Ausgang einer von diesen Schaltungen an den Rücksetzeingang des Flipflop, der Ausgang der anderen logischen UJHD-üchaltung - an den Setzeingang des Flipflops und der L-Ausgang des Flipflops - an den anderen Eingang der gleichen logischen UND-Schaltung gelegt sind· <

Es ist durchaus zulässig, daß bei der digitalen Informationsverarbeitungseinrichtung der Additionsimpulszählers in Fibonacci-p-Code η Zählzellen enthält, jede von welchen einen L-Informationeausgang, einen O-Informationsausgang, einen Takt-

eingang, einen Informationseingang,

1-2 + 1

1-1

0-Steuereingänge,

P₊T L-Steuereingänge hat, wobei der i-te von diesen

mit dem L-Ausgang der 4l-i (p+1) - 1 Γ -ten Zählzelle, der k-te Q-Steuere ingang der 1-ten Zählzelle mit den L-Informationsausgang der 11-k (p+1J-ten Zählzelle, die Takteingänge sämtlicher Zählzellen mit des Recheneingang des Additionszählers, der O-Informationsausgang der 1-ten Zählzelle - mit dem Informationseingang der (l-p)-ten Zählzelle verbunden sind, während die L-Informationsausgänge sämtlicher Zählzellen einen mehrstelliges. Informationsausgang des Additionszählers bilden» Es ist recht realisierbar, daß bei der digitalen Einrichtung jede Zählzelle ein Flipflop und zwei logische UND-Schal-

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tungen enthält, wobei einer der Eingänge einer dieser Schaltungen an den L-Ausgang des Flipflops und der Ausgang - an den Setzeingang des Flipflops gelegt sind, und daß der Ausgang der anderen logischen UND-Schaltung mit den Hücksetzein^ang des Flipflops verbunden ist·

Vorteilhaft ist, daß bei der digitalen Einrichtung der Subtraktionsiepulszähler in Fibonacci-p-Codes η Zählzellen, eine logische Einheit und einen 0-Generator enthält, und daß die 1-te Zählzelle je einen O-Aus&ang und einen L-Ausgang, einen Steuerauegang, zwei Informationseingänge, zwei Steuereingänge und einen Taktein^ang hat, wobei der Steuerausgang der 1-ten Zählzelle mit dem -^akteingang der (1+1)-ten Zählzelle und mit einem der Steuereingänge der (l-p)-ten Zählzelle in Verbindung steht, der andere Steuereingang jeder Zählzelle an den Ausgang der logischen Einheit gelegt ist, bei welcher einer ihrer Eingänge mit dem i'akteingang der ersten Zelle und der andere uin^ang - mit dem O-^-nformationsausgang der ersten Zählzelle verbunden ist, während dex· L--informat ionsaus gang der 1-ten Zählzelle mit einem der Informationseingänge der (1-p)-ten Zählzelle, einer der Informationseingänge der η-ten Zählzelle - mit dem Ausgang des 0-üenerator³ und der zweite Informationseingang der 1-ten Zählzelle - mit dem O-liiformationsausgang der (l-p)-ten Zählzelle verbunden sind und die L-Informationsausgänge sämtlicher Zählzellen den -I-nformationsaus gang des Subtraktionszählers bilden.

Es ist zulässig, daß bei der digitalen Einrichtung die

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Zählzelle ein Flipflop, eine logische UMD-Schaltung und eine logische ODEK-Schaltung enthält, wobei einer der Eingänge der logischen UND-Schaltung an den 0-Ausgang des Flipflops und ihr Ausgang - an einen der Eingänge der logischen ODiüi-Schaltung, deren Ausgang mit den Setzeingang des Flipflops in Verbindung steht, gelegt sind·

Gs ist durchaus zulässig, daß bei der digitalen Einrichtung der Reversierimpulszähler im Fibonacci-p-Code η Zählze1-

h
len und eine logische Kinheit entält und die lote Zählzelle z»-ei Informationsausgänge, einen Steuer ausgang, zwei lnfurmationseingänge, zwei Steuereinlange, einen Steueradditionseingang, einen Steuersubtraktionseingang, einen Takteingang hat, wobei der Steueradditionseingang jeder Zählzelle mit dem Additionsein_bang des Reversierimpulszählers, der Steuersubtraktionseingang jeder Zählzelle - mit dem Subtraktionseingang des Heversierimpulszählers, der Steuerausgang der 1-ten Zählzelle - mit dem Takteingang der (1+1)-ten Zählzelle und einem der Steuereingän^e der (l-p)-ten Zählzelle, der andere Üt.euereingang jeder Zählzelle - mit dem Ausgang der logischen Einheit verbunden sind, während einer der JSingäxige der ex*wähnten logischen Einheit mit d«. m Takteingang der ernten Zählzelle, der andere Eingang - mit einem der J-nfürmatioiisausgänge der ersten Zählzelle und einer der Informationsausgänge der 1-ten Zählzelle - mit einem der Inf ürmatioxisein^änye der (l-1)-ten Zählzelle und dem übrig gebliebenen lni"ormatioiisein_bang der (l+p)-ten Zählzelle in Verbindung stenen, wobei die übrigen

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Informationsausgänge sämtlicher Zählzellen den Informationsausgang des Reversierzählers bilden und daß einer der Informationseing&nge de,r η-ten Zählzelle an den Subtraktionselngang des Reversierzählers gelegt ist·

Es ist recht günstig, daß bei der digitalen einrichtung die 1-te Zählzelle ein Tlipflop, fünf logische UND-Schaltungen, zwei logische ODER-Schaltungen und einen Negator enthält, wobei die Ausgänge der ersten zwei UND-Schaltungen jeweils an die Setz— und Rücksetzeingänge des Flipflops angeschlossen sind je ein Eingang dieser logischen UND-Schaltungen miteinander und nit de» Ausgang der erstea logischen ODEK-Schaltung verbunden sind, während die anderen Eingänge eines Paars logische! UND-Schaltungen nit einem d#r'Eingänge des zweiten Paars logischer UND-Schaltungen, die anderen Eingänge des zweiten Paars logischer UND-Schaltungen mit den L- und O-aingängen des flipflops und ihre Ausgänge mit den Eingängen der letzten logischen QDEK-Schaltung, deren Ausgang an einen der Zugänge der fünften logischen UND-Schaltung gelegt ist, verbunden sind, wobei einer der Eingänge der erwähnten UND-Schaltung an den Negator und der Ausgang dieser UND-Schaltung an einen der Eingänge der logischen ODLR-Schaltung angeschlossen sind.

Ss ist sehr bequem, daß bei der digitalen Einrichtung die logische Einheit des Reversierimpulszählers für Pibonacci-p-Godes eine logische UND-Schaltung, einen Negator und ein 7erzogerumgselement enthält, wobei die Eingänge des Verzögerungselementes und des Negators an einen der Eingänge der logischen

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Einheit gelegt sind, während ihre Ausgänge mit zwei Eingängen der logischen UND-Schaltung verbunden sind.

Die erfindungsgemäße .Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform ermöglicht die Umsetzung von Codekombinationen, die in beliebiger Form des Fibonaccip-Codes dargestellt sind, in einen Fibonacci-p-Code von minimaler Darstellungsform· Die Verwendung der l&nrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform in der digitalen Informationsverarbeitungaeinrichtung gestattet die Realisierung der oben erwähnten arithmetischen Operationen in Fibonacci-p-Codes, was ihrerseits das Problem der einheitlicher Codierung in den verschiedenen Baugruppen der digitalen Einrichtung löst, die Sicherheit der Informationsverarbeitung durch Ausschließen der Codierung - Decodierung der Informs·»· tion und Erhalten der Strukturhogomonität der digitalen Einrichtung erhöht· Der letztere Umstand verbessert die Betriebskennwerte der digitalen Informationsverarbeitungseinrichtung hinsichtlich der Kontrolle und Diagnostik von Störungen·

Diese und die weiteren Vorteile der Erfindung sollen aus der nachstehend folgenden Beschreibung ihrer Ausführungsbeispiele und den beiliegenden Zeichnungen verständlich werden« Es zeigern

Fig. 1 das Blockschema einer Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalfora,-gemäß der Erfindung {

Fig« 2 eine Variante des StrukturSchemas einer Funktiona-

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- Jt-

zelle gemäß dei/Erfindung$

Fig. 3 eine weitere Variante des Strukturschemas einer Einrichtung gemäß der Erfindung, bei welcher jede Funktionszelle Abwicklungseingänge und einen Faltungsverbotseingang hat i

Fig. 4 eine weitere Ausführungsvariante des Struktur-Schemas einer Funktionszelle mit einer Abwicklungseinheit, gemäß der Erfindung;

Fig. 5 noch eine Ausführungsvariante des Strukturschemas einer Funktionszelle, die einen Abwicklungsvexbotseingang hat, gemäß der Erfindung»

Fig. 6 das Blockschema einer Einrichtung, gemäß der Erfindung, die eine Einheit zur Ermittlung der Minimalitat der Zahlendarstellung in Fibonacci-p-Codea enthält;

Fig· 7 eine Ausführungsvariante des Blockschemas einer Informationsverarbeitungseinrichtung gemäß der Erfindung, die eine Minimalisierungseinheit enthält|

Fig. 8 eine der Ausführungsvarianten des Strukturschemas einer Recheneinheit und einer Ein- und Ausgabeeinheit, gemäß dir Erfindung;

Fig. 9 eine weitere Ausführungsvariante des Struktur-Schemas einer Recheneinheit zur Ausführung der Multiplikation und einer Ein- und Ausgabeeinheit, die Reversierimpulszähler enthält, gemäß der Erfindung;

Fig. 10 eine Ausführungsvariante des Strukturschemas ei» nes Umsetzers des k-Positionscodes in einen i'ibonacci-p-Code

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der Mn- und Ausgabeeinheit, gemäß de? Erfindung;

Fig. 11 eine weitere Ausführungsvariante der H ech en einheit, bei der das Multiplikandregister und das Multiplikatorregister zur Verschiebung am (p+1) Stellen dienende Eingänge haben, gemäß der Erfindung]

Fig. 12 eine Ausführung Variante des Strukturschemas einer Recheneinheit, die gemäß deiprfindung zwei Minimalitatsermittlungseinheiten enthält;

i'ig· 1j5 noch eine Ausführungsvariante der Schaltung einer Recheneinheit mit Einheiten zur Ermittlung der Minimalität der Zahlendarstellung im Fibonacci-p-Gode;

Fig. 14 eine weitere AusfuhrungsVariante einer Recheneinheit mit einer Multiplikationseinheit;

Fig. 15 eine Ausführung Variante der Schaltungen einer Recheneinheit zur Realisierung der Division und einer Mj.nimisierungseinheit;

Fig. 16 eine weitere Auaführungsvariante einer Recheneinheit zur Realisierung der Division, gemäß dar Erfindung;

Fig. 17 das Strukturschema einer Recheneinheit mit einer Codevergleichsschaltung, gemäß der Erfindung;

Fig. 18 eine AusführungsVariante der Schaltung einer Multiplikationseinheit für Fibonacci-p-Zahlen, gemäß der Erfindung;

Fig. 19 eine weitere AusführungsVariante der Schaltung einer Multiplikationseinheit mit Minimalitätsermittlungseinheiten und einer ODh^t-Schaltung, gemäß der Erfindung;

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Fig· 20 eine Ausführungsvariante eines Akkumulators für Fibonacci-p-Codes mit einer Wullermittlungsschaltung, gemäß der Erfindung;

Fig· 21 eine Aus führ ungs Variante eines Halbaddierers, gemäß der Erfindung;

fig· 22 eine AusfuhrungsVariante des Strukturschemas einer Kontrolleinheit, gemäß der Erfindung;

Fig· 23 eine Ausführungsvariante eines Additionsimpulszählers in Fibonacci-p-Codes, gemäß der Erfindung;

Fig. 24- eine weitere Ausführungsvariante der Schaltung eines Additionsimpulszählers in Fibonacci-p-Codes für den Serienbetrieb, gemäß der. Erfindung ι

Fig· 25 noch eine AusführungsVariante der Schaltung eines AdditionsimpulsZählers, gemäß der Erfindung;

Fig· 26 eine AusführungsVariante der Schaltung eines Subtraktionsimpulszählers in Fibonacci-p-Codes, gemäß der Erfindung;

Fig. 27 eine Ausführungsvariante der Schaltung eines Reversierimpulszählers in Fibonacci-p-Codes, gemäß der Erfindung.

In Fig. 1 ist eine AusführungsVariante einer Einrichtung 1 zur Reduzierung von Fibonacci-p-Codes auf die Minimalform gezeigt. Dabei ist ρ = 1 und die in Fig. 1 gezeigte Einrichtung realisiert die Reduzierung von Fibonacci-p-Codes auf die Minimalform· Die Einrichtung enthält η Eintypenfunktionszellen 2, wobei η = 5 ist und die Stellenzahl des Fibo-

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nacci-p-Codes bedeutet· Jede Funktionszelle 2 hat Faltungsinformationseingänge 3 und 4, Faltungssetzeingänge 3 und 6, einen Faltungssteuereingang 7» einen Informationsausgang und einen Faltungsausgang· Der Faltungsausgang der 1-ten Funktions zelle 2 (1 = 3) ist mit dem Faltungssetzeingang 5 der (1-1)-ten Funktionszelle 2 und dem anderen Faltungssetzeingang 6 der (l-p-i)-ten Funktionszelle 2_t der Faltungsinformationseingang 4 der lwten Funktionszelle 2 - mit dem Informationsausgang der (l-1)-ten Funktionszelle 2 und der andere FaItungsinformationsaus gang 3 der 1-ten Funktionszelle 2 - mit dem Informationsausgang der (1-p-O-ten Funktionszelle 2 verbunden. Die Informationsausgänge sämtlicher Funktionszellen 2 bilden einen gemeinsamen Informationsausgang der Einrichtung 1, der einen mehrstelligen Ausgang mit einer Stellenzahl η darstellt. Die Faltungsinformationseingänge 3 und 4 dienen zum Lesen der Information an den Informationaausgängen der 1-ten und (l-p-1)-ten Funktionszellen 2« Die Faltungseingänge sämtlicher Funktionszellen 2 sind an eine gemeinsame Schiene gelegt, die als Faltungssteuereingang der Einrichtung 1 zur R eduzierung τοη Fibonacci-p-Codes auf die Miniaalform dient, auf welchen ein Steuersignal gegebea wird, wenn der in dem Fumktioaasellen gespeicherte FibomaccirP-Code auf die Miniaalf orm reduziert werden soll·

Die Eimrichtuag bat einem Imforamtlomseimgamg 8 sum Einbringe* der information über die im dem Fibomacci-p-Code dargestellte Zahl· Die Imformatiomsausgämge sämtlicher Funktions

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sellem 2 bilde» eiaem Informatiomeausgang der JEledusierumgeeia* richtumg 1, der eimern mehrstelligem Ausgang darstellt·

Fig· 2 seigt elme Aueführumgsfom der 1-tem Funktiomszelle 2, die eim Flipflop 9i eime Schalteimheit 10 umd eime als logische UNDr Schaltumg ausgeführte Faltungseimheit 11 enthält. Der eise eingang 12 der logischem UND-Schaltung ist am dem O-Ausgang des Flipflops 9 gelegt, während die Faltungsinforma·- tionsausgänge 3 und 4 umd der Steuereingang 7 der 1-ten Funktionsselle 2 die übrigen Eingänge der UND-Schaltung bilden. Die Faltungseinheit 11 formiert ein Faltungssigtial dann, wenn im Flipflop ein L steht, an die Informationsein^änge 3 und 4 ein L-^ignal und an den FaItungssteuereingaxig der Einheit 11 ein Steuersignal von dem FaItungssteuereingang der Einrichtung 1 angelegt wird· Der Ausgang der FaItungseinheit 11 wirkt als Faltungsausgang der Fuaktionazelle 2. Die Schalteinheit 10 enthält eine erste logische OD£K-Schaltung 13, die zum Anlegen eines Faltungssignals dient, das das Flipflop in 0-Zustand bringt und an den Eingängen der logischen ODEH-Schaltung 13 eintrifft, welche als Faltungssetzeingänge 3 und 6 der FaItungszelie 2 gelten, und eine weitere logische ODER-Schaltung 14 zum Einspeichern der Information in das Flipflop 9 der 1-ten Funktionszelle 2, die am Informationseingang 8, der als Eingang der logischen Schaltung 14 gilt, eintrifft. Der andere* Eingang 13 der logischen Schaltung 14 dient zum Einspeichern der vom Ausgang der Faltungseinheit 11 der 1-ten Funktionszelle 2 eintreffenden Information in das Flipflop 9,

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da der Eingang 15 der logischen ODER-Schaltung mit dem Ausgang der logischen UND-Schaltung, die als Faltungseinheit 11 dient, verbunden ist. Die Ausgänge der logischen ODER-Schaltungen 13 und 14- sind jeweils an den Rücksetzein^ang 16 und den Setzeingang 17 des Flipflops 9 angeschlossen. Der L-Ausgang 18 des Flipflops 9 dient als Informationsausgang der Funktionszelle 2.

Fig. 3 zeigt eine weitere Auaführungsform der Reduziexmngs· einrichtung 1 in Form von η EintypfunktionszeIlen 2, bei der die 1-te Funktionzelle 2 Faltungsverbotseingänge 19» deren Zahl p-1 beträgt, enthält, wobei für die Ausführung gemäß Fig. 3 P = 2 und η = r ist. Der Faltungsverbotsein^ang 19 der (l-1)-ten Funktionszelle 2 ist an den Faltungsverbotosausgang der (l+i)-ten Funktionszelle 2 angeschlossen, der zum Anlegen eines Faltungsverbotssignals an die (l+i)-te Funktionszelle 2, das beim Auftreten eines Faltungssignals am Faltungsausgang der (l-1)-ten Funktionszelle 2, der mit den Setzeingängen 5 und 6 der entsprechenden Funktionszellen 2 ver bunden ist, entsteht. Jede Funktionszelle 2 hat auch einen Abwicklungssteuereingang 20. Die Steuereingänge 20 sämtlicher Funktionszellen 2 sind an eine gemeinsame Schiene, die als Abwicklungssteuereingang der Einrichtung 1 zur Reduzierung des Fibonacci-p-Godes auf die Minimalform dient, gelegt. Jede Funktionszelle 2 hat Abwickluagsinf ormationseingänge 21, deren Zahl p+2 beträgt, Abwicklun&ssetzeingänge 22, deren Zahl p+1 beträgt, und einen Abwicklungeausgang· Der erste von den In-

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formationseingängen 21 der 1-ten Funktionszelle 2 ist an den Zusatzinformationsausgang der (l-p)-ten Funktionszelle gelegt, von welchem auf den erwähnten Informationseingang 21 ein Signal gegeben wird, das davon zeugt, daß sich das Flipflop 9 (Fig· 2) dieser Funktionszelle 2 im Nullzustand befindet. Die anderen zwei Informationseingänge 21 (Fig. 3) der 1-ten Funktionszelle 2 sind jeweils mit den Zusatzinformationsausgängen (l-p-1) der Funktionszelle 2 und der (l-p-2)-ten Funktionszelle 2 verbunden, während der restliche Informationseingang 21 der 1-ten Funktionszelle 2 mit dem Zusatzinformationsausgang der (1+1)-ten Funktionszelle 2 in Verbindung steht. Der Abwicklungsausgang der 1-ten Funktionszelle 2 ibt an einen der Abwicklungssetzeingänge 22 der Funktionszelle 2 von der (l-p)-ten bis zur (l-p-2)-üen gelegt. Die Abwicklungssetzeingänge 22 dienen zum Setzen des Flipflops 9 (*'ig· 2) der entsprechenden Funktionsteile.

Fig. 4 zeigt eine Ausführungsform einer Funktionszelle 2 der Einrichtung gemäß Fig. 3 · Die Funktionszelle 2 hat eine Abwicklungseinheit 23, die in Form einer logischen UND-Schaltung mit p+4 Eingängen ausgeführt ist. Einer der Eingänge der logischen UND-Schaltung ist mit dem L-Ausgang 18 des Flipflops 9 verbunden, der andere Eingang dient als Abwicklungssteuereingang 20 der Funktionszelle 2, während die übrigen (p+2) Eingänge als Abwicklungsinforaationseingänge 21 der Funktionszelle 2 dienen. Der Ausgang der logischen UND-Schaltung dient als Ausgang der Abwicklungseinheit 23, an dem ein

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L-Signal dann anliegt, wenn solche Signale an allen, Eingängen der Abwicklungseinheit 23 anliegen. Die Faltungseinh&it ist in diesem Falle als logische UNIVSchaltung 24 und als an den Ausgang der logischen UND-Schaltung 24 angeschlossener Negator 23 ausgeführt, und der Ausgang des Negators 25 gilt als Faltungsverbot saus gang der Funktionszelle 2, an dem ein Faltungsverbotssignal für die Faltungseinheiten 11 der Funktionszellen 2 von der (l-1)-ten bis zur (l-p)r-ten einschließlich formiert wird. Der Ausgang der Abwicklungseinheit ist an den Eingang 26 der logischen ODER-Schaltung 13 der Schalteinheit 10 gelegt und dient zum Anlegen eines L-Signals an den Kücksetzeingang 16 des Flipflope 9, Die Abwicklungssetzeingänge 22 der Funktionszelle 2 dienen als Eingänge der anderen logischen ODKR-Schaltung 14·

Fig. 5 zeigt eine Funkt ions ze He 2 der Einrichtung 1 zur Reduzierung des Fibonacci-p-Codes auf die Minimalform, wobei die 1-te Funktionszelle 2 p-2 Verbotseingänge 27 haben.

Hier hat jede Funktionszelle 2 bei ρ = 3 einen Abwicklungsverbot seingang 27, der als Eingang der logischen UND-Schaltung 28 der Abwicklungseinheit 23 auftritt. Die Abwicklungseinheit 23 enthält auch einen Negator 29, dessen Eingang mit dem Ausgang der logischen UND-Schaltung 28 in Verbindung steht, während der Ausgang als Abwicklungsverbots» ausgang der Funktionszelle 2 dient. Hierbei ist der Abwicklungsverbot sausgang der 1-ten Funktionszelle an die Abwicklungsverbofeseingänge der Funktionszellen 2 von der (l-2)-ten

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■$%$, ?5 nicht gezeigt) -^angeschlossen ζι» Anlegen an die erwähnten Abwicklungsverbots-

Eingänge 27 eines; Abwicklungsverbotssignale, das ein invertiertes

iv Abwicklungssignal am Ausgang der logischen UND-Schaltung 2ö darstellt.

Pig« 6 zeigt eine Einrichtung 1 zur Reduzierung von Fibonacci-p-Codes auf die Minimalform, die eine Einheit 50 zur Ermittlung der Minimalität der Barstellungsform von Zahlen im Fibonacci-p-Gode, die zur Formierung eines Minimalitätssignals, das von der Beendigung der iteduzierung des Fibonaccip-Codes auf die Minimalform zeugt, dient« Die Einheit 30 enthält eine logische ODER-Schaltung mit η Eingängen und η Ζ el·· lea 53· Einer der Eingänge 34 der 1-ten Zelle 33 ist an den Informationsausgang der 1-ten Funktionszelle 2 gelegt, während die übrigen p-Eingänge 33 der Zelle 33 an die Informationsauegänge dir FunktionszeIlen 2 von der (1-1)-ten bis zur (l-p)-ten einschließlich zwecks Eontrolle des Zustandes dieser Funktionszellen 2 gelegt sind. Jede Zelle 33 enthält eine UND-Schaltung 36, deren Ausgang als Ausgang der Zelle 53 dient und an den 1-ten Eingang 52 der logischen ODER-Schaltung 51 gelegt ist« Außerdem dient ein Eingang der logischen UND-Schaltung 36 als Eingang 34 der Zelle 35· während der andere Eingang mit dem Ausgang 57 der logischen ODER-Schaltung 38, deren Eingänge als Eingänge 35 der Zelle 33 dienen, la Verbindung steht· Der Ausgang der logischem ODiuR-ächaltung 51 dient als Ausgang der Minimalitätsermittluagseinheit 50, voa welcher das Minimalitätseignal auf den Eingang der Steuer-

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ORIGINAL INSPECTED

einheit (in Fig« 6 nicht gezeigt) gegeben wird·

Dae Flipflop 9 (Fig. 4) Verfügt Über einem Becheneimgamg, der als Inversionaeingang 39 der Funktionsteile 2 dient und am des dae L-Invereionaeignal von Flipflop 9 eintrifft« Die Invereioneeingänge 39 der Funktionszellen von der ersten bis zur (n-p)-ten sind an eine gee»insane Schiene gelegt und bilden den Inversionseingang der Reduzierungseinrichtung, der an die Steuereinheit (in Fig. 4 nicht gezeigt) angeschlossen ist· Ähnlich Änderungen können an der Einrichtung 1 gemäß Fig· 5 vorgenommen werden.

Fig. 7 zeigt eine digitale Informationseinrichtung, die eine Ein- und Ausgabeeinheit 40 enthält, welche einen Informationseingang 41 und einen Informationsauegang 42 enthält, wobei diese als mehrstellige KJ ngang und Ausgang zur parallelen Bin- und Ausgabe von mehrstelligen Informationen in Form eines beliebigen k-Fositionscodes dienen« Die Einheit 40 dient zur Umsetzung des k-Positionscodes in ein Fibonacci-p-Code und umgekehrt« Der andere Informationsausgang der Einheit 40 steht mit den Informationseingang 43 der Recheneinheit 44, der ein mehrstelliger Eingang ist, in Verbindung· Der Informal tionsausgang der Recheneinheit 44 ist an den Infomatlonseingang 45 der Einheit 4o gelegt und ist auch ein mehrstelliger Ausgang· Der Informationseingang 43 der Recheneinheit 44 und der Informationseingang 45 der Einheit 40 sind für den Austausch der Information in Form eines parallelen mehrstelligen Fibonacci-p-Codes bestimmt· Die Gruppe von Steuerauegängen

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d^er Recheneinheit 44 .ist an die Gruppe 46 von Eingängen der

_ät *^_;X ff^M^iJ^fit Φ? flnefschloeseÄ· Die andere Gruppe 48 von EIn- ^ t^v-, S§J|e^*t^de^'-Steuereinheit 47 ist an di,e Gruppe von Steueraäs_k . gängln dfr.Έ$Λτ und Ausgabeeinheit 40 gelegt» während zwei Gruppen yqu Ausgängen der Einheit 47 mit der Gruppe 49 von Steuereingängen der Einheit 40 und der Gruppe 50 von Steuereingängen der Recheneinheit 44 in Verbindung stehen. Die digitale Informationsverarbeitungseinrichtung enthält auch eine Mlnlmieierungseinheit, die zumindest zwei Einrichtungen zur Reduzierung von Fibonacci-p-Codes auf die Minimalform hat, die vorstehend (Fig· 1rf }_f 5) beschrieben sind.

Die llinimisierungeeinheit 51 hat eine Gruppe 52 von Informationseingängen, jeder von welchen den Informationseingang 8 (Fig. 1, 3, 5) einer separaten Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform darstellt,

ist der ein mehrstelliger Eingang^ gebildet durch die Informal

tionseingänge der Funktionszellen 2.

Die Zahl der'Einrichtungen 1 zur Reduzierung von Fibonacci -p-Codes auf die Minimalform, die die von der Recheneinheit 44 (FIg₉ 8) eintreffende Information verarbeiten, und somit die Zahl der Informationseingänge in der Gruppe 52, wird durch die Funktion, die von der Recheneinheit 44 erfüllt wird, und den Parameter "pⁿ des Fibonacci-p-Codes bestimmt*

Jeder Informationseingang der Gruppe 52 ist an einen der Ausgänge der Recheneinheit 44 gelegt, der einen mehrstelligen

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OFlIGtNAL INSPECTED

Ausgang darstellt und zur Ausgabe der Zwischeninformation aus der Recheneinheit 44 in die Minimisierungseinheit 51 zwecks Reduzierung auf die minimale Darstellungsform im Fibonacci-p-Code bestimmt ist.

Jeder Eingang der Gruppe 53 von Zusatzinformationseingängen dar Recheneinheit 44 ist an den Informationsausgang einer der Reduzierungseinrichtungen 1 (Fig. 1, 3)ι der einen mehrstelligen Ausgang darstellt, angeschlossen·

Die Gruppe 53 (Fig. 7) von Zusatzinformationseingängen dient zur Ein- und Ausgabe der minimisierten Zwischeninformation aus der Einheit 51 in die Recheneinheit 44. Die Gruppe 54 von Steuereingängen der Minimisierungseinheit 51 ist an die Gruppe von Zusatzausgängen der Steuereinheit 47 gelegt, während die Gruppe von St euer aus gange η der Einheit 51 mit der Gruppe 55 von Zusatzeingängen der Einheit 47 in Verbindung steht. Die Gruppe von Steuereiugängen der Minimisierungseinheit 51 umfaßt die Faltungssteuereingänge 7 (Fig. 3)ι die Abwicklungssteuereingänge 23 ujid die Inversionseingänge 30 (Fig. 4) der ^eduzierungseinrichtung 1, Die Gruppe von Steuerausgängen der Einheit 51 ist durch die Auegänge der Minimalitätsermittlungseinheit 40 (Fig. 6) gebildet und dient zur Sicherung eines «synchronen Betriebes.

Die Minimisierungseinheit 51 hat auch eine Gruppe von mehrstelligen Zueatzinforeationsausgängen, die an die Gruppe 56 von Zusatzimformationseingängen der Einheit 40 süigeschlos-

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sen ist, und eine Gruppe 57 von Zusatzinformationseingängen, die mib der Gruppe von Zusatzinformationsausgängen der Einheit 40 in Verbindung steht. Vorliegend enthält die Minimisierungseinheit 51 zusätzlich keduzierungseinrichtungen 1 gemäß Fig. 1_t 2, 5_f 7_t deren Zahl durch den i-aramecer "p" bestimmt wird, wobei jeder Informationsausgang der Mnheit 51 den Informationsausgang der zusätzlich eingeführten Reduzierungseinrichtun^en bildet., während jeder zusätzliche Informationseingang der Einheit 51 den lnfurmationseingang einer der zusätzlich eingeführten Reduzierungseinrichtungen 1 bildet« Die Gruppe 57 von zusätzlichen Informationseingängen 57 und die Gruppe von zusätzlichen Informationsausgängen der Einheit 51 dient zur Aufnahme der Zwischeninformation in Fibonacci-p-Codes aus der Ein- und Ausgabeeinheit 40 zwecks nachfolgender Reduzierung derselben auf die minimale Darstellungsform und Ausgabe der minimisierten Zwischeninformation aus der Einheit 51 in die Einheit 40.

Fig. 8 zeigt die Funktionsschemas der Recheneinheit 44 und der- Kin- und Ausgabeeinheit 40, die die Operationen im Fibonacci-p-Code realisieren. Die Ein- und Ausgabeeinheit 40 enthält einen k-äubtraktionsimpulszähler 56, einen Additionsimpulszähler 59 in Fibonacci-p-Godes und eine Wullermittlungsschaltung 60, die einen Umsetzer 61 des k-Codes in einen Fibonacci-p-Code bilden. Der Informationseingang 41 der Ein- und Ausgabeeinheit 40 ist der Informationseingang des k-Subtrak-

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ο*

tionszählers 58, der erste i!<in_t.ang 49,, der Gruppe 49 von Steuereingängen sbeht mit dem Kecheneingang des k-Uibtraktionszählers 58 und dem Recheneingang des Jiddicionszählers 59 in Verbindung.

Der Ausgang des Additionszähl^rs 59 tritt als Informationsausgang der.Ein- und Auagabeeinheit auf, der mit dem Informationseingang 43 der üecherÜnheit 44 in Verbindung steht, während der Ausgang des k-Subtraktionszählers 58 an den Eingang der Nullermittlungsschaltung 60 angeschlossen ist, an deren Ausgang ein oi^nal formiert wird, das von dem inullzustand des k-Subtraktionszählers 58 zeugt, was ein MerKmal für die Beendigung der Umsetzung des früher in dem k-^ubtraktionszähler 58 gespeicherten k-Godes in einexi Fibonacci-p-Oode iüt. Der Ausgang der Schaltung 60 dient als Steuerausgang, der an den Kin_oang 48^ der Gruppe 4Θ von Eingängen der Steuereinheit 47 angeschlossen ist. Die Ein- und nusoabeeinheit 40 enthält auch einen Umsetzer 62 des Fibonacci-p-Codes in einen k-Positionscode, der einen bubtraktionsimpulszähler 63 in Fibonacci -p-Godes, eine ßlullermittlungsschaltung 64 und einen k-Additionszähler 65 umfaßt. Der Informationseingang 45 der Einheit 40 ist der Informationseingang des Subtraktionsimpulszählers, dessen Ausgang mit dem Eingang der Nullermittlungsschaltung in Verbindung steht, während der Ausgang der och^ltung 64 den Ausgang der Gruppe von S teuer eingängen, die an den Eingang der Gruppe 48 von Steuer eingängen der Steuereinheiten 47 angeschlossen sind, bildet. Der Eingang 49₂ der Gruppe 49 von

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Steuereingängen der Einheit 40 iüt an den Recheneingang des k—Auditionsζahlers 65 und den necheneingang des Subtraktions— Zählers 63 gelegt« Der Ausgang des k-Additionszählers bj? ist der Informatioasausgang 42 der Ein- und Ausgabeeinheit 40·

Der InformationsaJuMgang 43 der Recheneinheit 44 ist mit den Informationseingängen des Multiplikandregisters 66 und dee Multiplikatorregisters 67, die zur Aufnahme und Verschiebung der Information in Fibonacci-p-Godes bestimmt sind und bei welchen die zur Verschiebung um eine Stelle dienenden Steuereingänge an den Eingang 51/j der Gruppe 50 von Steuereingängen angeschlossen sind, verbunden· Der Ausgang des Multiplikandregisters 66 steht mit dem Summandeingang 68 des Summators 69 in Verbindung. Der Eingang für den Zwischenbetrag und der Eingang für den Zwischenübertrag des Summators 69 bilden jeweils die Eingänge 53* und 53g der Gruppe 53 zusätzlicher Informationseingänge der Recheneinheit 44« Die Ausgänge für den Zwischenbetrag und den Zwischenübertrag des Summators 69 sind die Zusatzauegänge der Recheneinheit 44, die jeweils mit den Eingängen 52* und 52₂ der Gruppe 52 von Informationseingängen verbunden sind. Der Informationsauegang der Recheneinheit 44-, der an den Informations eingang 45 der Einheit gelegt ist, dient als Informationsauegang des Summators 69, während der Ausgang der Endstelle des Multiplikatorregisters 67 den einzigen Ausgang bildet, der an den einzigen Eingang der Gruppe 46 von Eingängen der Steuereinheit gelegt ist· Der Eingang 5Op der Gruppe 50 Ton Steuereingängen der Recheneinheit 44 bildet den Steuereingang des Summators 69, der zur Spei-

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cherung der Teilprodukte und Formierung des Endresultats der Multiplikation dient.

*'ig· 9 zeigt das Punktionsschema dex* folgenden Ausführungsvarianten der Ein- und Ausgabeeinheit 40 und der Recheneinheit 44. Hier fungieren in der Einheit 40 der k-Heversionszähler 70, der Reversionszähler 71 im Fibonacci-p-Code und die Mullermittlungsschaltungen 60 und 64 als Umsetzer 61 und 62 (Fig. 8) des k-Positionscodes in einen Fibonacci-p-Code oder umgekehrt, je nach den Steuersignalen, die von der Steuereinheit auf die Steuereingänge der Reversionszähler 70 und 71> bei welchen die Recheneingänge an die Eingänge 49^ der Gruppe 49 von Steuereingängen der Einheit 40 angeschlossen sind, gegeben werden. Der Subtraktionssteuereingang dee Reversionezählers 71 uad der Additionssteuereingang des Reversionszählers 70 sind an den Steuereingang 49£ der Gruppe 49 der Einheit 40 gelegt, während der ^dditionssteuereingang deo Reversionszählers 71 und der Subtraktionssteuereingang des ReversionsZählers 70 mit dem Eingang 49z tor¹ Gruppe 49 von Steuereingängen der Einheit 40 in Verbindung stehen. Der Informationseingang des k-HeVersionszählers 70 gilt als Informationseingang 41 der Einheit 40, während der Informationsausgang des k-ReVersionszählers 70 mit dem Eingang der Nullermittlungsschaltung 60 gekoppelt ist und als Informationsausgang 42 der Ein- und Ausgabeeinheit gilt« Der Informations* eingang 45 der Einheit 40 dient als Informationseingang des Reversionszählers 71 im Fibonacci-p-Code, dessen Ausgang mit

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dem Eingang der Nullermittlungi schaltung 64 In Verbindung steht und als Informationsausgang der Einheit 40, der an den Informationseingang 42 der Recheneinheit 44 gelegt ist, gilt. Die Ausgänge der Nullermittlungsschaltungen treten als Ausgänge der Gruppe von Steuerausgängen der Einheit 40 auf, die jeweils an die Eingänge 48^ und 48₂ der Gruppe 48 von Eingängen der Steuereinheit 47 gelegt sind. Die Bedieneinheit 44 enthält ein Multiplikandregister, einen Summator 69 für Fibonacci-p-Codes und eine Multiplikationseinheit für i'ibonacci-p-Zahlen, die gemeinsam die Multiplikation von Zahlen in i'ibonacci-p-Codes ermöglichen. Der Informationseingang 4.5 steht mit dem Informationseingang des Multiplikatorregisters 67 und dem Informationseingang der Multiplikationseinheit 72 für Fibonacci-p-Zahlen, deren Ausgang an den Summandeneingang 68 des Summators 69 gelegt iut, in Verbindung, wobei der Informationsausgang des erwähncen Summators als Informationsausgang der Recheneinheit 44, der an den Informationseingang 45 der Einheit 45 angelegt ist, gilt. Die Eingänge 5O^ und 5O₅ der Gruppe 50 von Steuereingängen der Recheneinheit 44 dienen jeweils als Steuereingänge des üummators 69 und der Multiplikationseinheit 72, während der Eingang 5O₂ der gleichen Gruppe 50 an den Steuereingang des Registers 67 und den anderen Steuereingang der Multiplikationseinheit 72 gelegt ist· Der Ausgang der niedrigsten Stelle des Registers 67 ist der einzige Ausgang der Gruppe von Steuerauogängen der Recheneinheit 44, der an den Eingang 46 der Einheit 47 angeschlossen ist· Die Eingänge für den Zwischenbetrag und den Zwi^chen-

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übertrag der Einheit 72 dienen jeweils als Eingänge 53^ und 53p der Gruppe 53 zusätzlicher Informationseingänge der Recheneinheit 44, während die Eingänge für den Zwischenbeorag und den Zwischenübertrag des Summators 69 jeweils als Eingänge 53* und 53^ der Gruppe 53 zusätzlicher Informutionseingänge dienen. Die Ausgänge für den Zwischenbetrag und den ' Zwiechenübertrag der Einheit 72 dienen als Ausgänge der Gruppe von Ausgängen der Recheneinheit 44, die jeweils an die Eingänge 52 ^ und 52p der Gruppe 52 von Informationseingängen der Minimisierungseinheit 51 angeschlossen sind, während die Ausgänge Pur den Zwischenbetrag und den Zwischenübertrag des Summators 69 die weiteren Ausgänge der gleichen Gruppe von Ausgängen der Recheneinheit 44, die jeweils an die Eingänge 53x und 52, der Gruppe 52 von Informationseingängen der Einheit 51 angeschlossen sind, bilden.

Fig. 10 zeigt das Funktionsschema eines Umsetzers 61 des k-Codes in einen Fibonacci-p-Code der Ein- und Ausgabeeinheit, bei dem der Informationseingang 41 der Ein- und Ausgabeeinheit 40 als Informationseingang dvS Registers 73 dient, wobei das erwähnte Register m Ausgänge hat, die an einen der Eingänge jeder logischen UND-Schaltung vom 74,,-ten bis zum 74 -ten der Einheit 74 logischer UND-bchaltungen gelegt sind. Dabei ist m die SL eilenzahl des Ausgangs-Ic-C ο des. Der andere Eingang jeder logischen Schaltung 7^ dien als Eingang 49^ y, der Gruppe 49 von Steuereingängen der Ein- und Ausgabeeinheit 40« Die Einheit 75 logischer ODER-Schaltungen 40 enthält η logi-

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sehe ODEk-Schaltungen (in fig. 2 nicht gezeigt), wobei η die Stellenzahl des Fibonacci-p-Codes ist. Der Ausgang der logischen Schaltung 7^ ist an einen der Eingänge der m-ten logischen ODiii-Schaltung angeschlossen, deren Hummer mit der Kummer der stelle, die eine Eins in der Darstellung der Zahl

im ü'ibonacci-p-Code hat, übereinstimmt. Dabei ist ⁰^-* der wert der i-ten Stelle, k- die -Basis des Zahlensystems· Die Einheiten 74 und 75 der logischen Schaltungen sind für die Umsetzung der i-ten Stelle des in dem Kegister?? gespeicherten Ausgangs-k-Codes in einen Fibonacci-p-Code beim üJintreffen eines Steuersignals an den Eingängen 4$- * der Gruppe 49 von Steuereingängen bestimmt. Der Ausgang 76 der Einheit 75 logischer ODER-Schaltungen 75» der ein mehrstelliger Ausgang ist, steht mit dem mehrstelligen Eingang eines Summators 77 in Verbindung, wobei bei dem erwähnten Summator der Steuereingang als Eingang 49^ der Gruppe 49 von Steuereingängen der Einheit 40 und die Eingänge für den Zwischenbetrag und den Zwischenübertrag jeweils als Eingänge 56^ und 56₂ ^der Gruppe % von Eingängen der Ein- und Ausgabeeinheit 40 dienen. Die Aus gänge 78 und 79 für den Zwischenbetrag und den Zwischenübertrag sind Ausgänge einer Gruppe von Ausgängen der Ein- und Ausgabeeinheit 4O₉ die jeweils am die Eingänge 5¹A₁ und 57₂ der Gruppe 57 (Fig· 2) zusätzlicher Inforeatioaaeingänge der Minimieierungseiaheit 51 angeschlossen sind· Der Infornationsauagang 80 (fig. 10) dee Summatore 77 dient als Informationsausgang der Einheit 40, der an den Informationseingang 42 (Fig·

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1) der Recheneinheit 44 angeschlossen ist·

Der Summator 7? ist für die Speicherung der von den Ein_r gängen der GD-hK-Schaltungen der Einheit 75 eintreffenden Fibonacci-p-Codes zwecks Gewinnung eines endgültigen Resultats der Umsetzung des k-Godes in einen Fibonacci-p-Code bestimmt. Fig. 11 zeigt eine de Ausführungsformen der Recheneinheit 44, die im wesentlichen der Recheneinheit 44 gemäß Fig. 10 ähnlich ist. Der Unterschied besteht lediglich darin, daß die in Fig. 11 wiedergegebene Recheneinheit 44 einen Eingang 50,

aufweist,

der in der Gruppe 50 von Steuereingängen enthalten ist und mit den zur Verschiebung um (p+1) Stellen dienenden Steuereingängen der Register 66 und 67 in Verbindung steht. Dadurch ist es möglich, die für die Multiplikation zweier Zahlen im Fibo<* nacci-p-Code benötigte Zeit durch Verminderung der Verschiebungszeit zu reduzieren. Dies wird dadurch erreicht, daß die Codeverschiebung gleich um p+1 Stellen geschieht, wenn die vorangehende Stelle des Multiplikators eine Eins hatte«

flg. 12 zeigt eine weitere Ausführungsform der Recheneinheit 44, die zum Unterschied von der Ausführungsform gemäß Fig. 8 drei Steuerausgänge hat, die in die Gruppe von Steuereingängen, welche mit der Gruppe 46 (Fig. 10) von Eingängen der Steuereinheit in Verbindung steht, eingeschlossen sind. Einer dieser Steuerausgänge dient als Kontrollausgang 81 (Fig. 12) des Summators 69, der andere Steuerausgang gilt als Ausgang 82 der MinimalitStsermittlungseinheit 30 gemäß Fig. 6, dessen

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Tfrf pgeng mit dem Informationsausgang des Registers 66 in Verbindung steht ι während der nächste Steuerausgang der Recheneinheit 44 als Ausgang 83 einer weiteren Minimalitätsermittlungseinheit 30, deren i»ingc.ug an den Iftformationsausgang des Registers 67 angeschlossen ist, dient· Die beiden Minimalitätsermittlungseinheiten 30 liefern Fehlersigaule in die Steuereinheit 47 (fig. ti) in denjenigen Fällen, wo die Art der in Registern 66 (Mg. 12) und 67 gespeicherten Zahlen der minimalen Darstellungsform im Jj'ibonacci-p-Code nicht entsprechen· An den Kontrollausgang 81 des Summators 69 erscheint ein Fehlersignal im Falle eines fehlerhaften Funktionierens des Summators 69· Auf ähnliche Weise kann die Schaltung der Recheneinheit 44 gemäß 13 ergänzt werden«

Pig· 13 zeigt eine Ausführungsform der Recheneinheit 44 für die Multiplikation, die ein Multiplikandregister 66, ein Multiplikatorregister 67, einen Summator 69, Einheiten 84^ 84 ,j logischer UND-Schaltungen und eine Einheit 85 logischer ODER-Schaltungen enthält. Der Informationseingang 43 der Recheneinheit 4H- steht mit den Informationseingängen der Register 66 und 67 in Verbindung, wobei die zur Verschiebung um (p+1) Stellen dienenden Steuereingänge der erwähnten Register miteinander verbunden sind und als Steuerausgang 5O^ der Gruppe 50 von Steuereingängen der Recheneinheit 44 dienen. Der Informationsausgang des Registers 66 ist ein mehrstelliger Ausgang, der an die mehrstelligen Eingängen sämtlicher Einheiten 84 logischer UiüD-Schaltungen gelegt ist, wobei die Zahl der Eingänge des mehrstelligen Eingangs jeder beliebigen Einheit

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84. der Zahl der logischen UND-ochaltungen dieser Einheit
entspricht und jeder 1-te Eingang des mehrstelligen Eingangs als Eingang der 1-ten logischen UND-Schaltung dient.

Darüber hinaus ist der gleiche Eingang der 1-ten logischen UND-Schaltung der i-ten Einheit 84- an den (l+1)-ten Ausgang des mehrstelligen Informationsausgang des üegisters 66 gelegt. Der Ausgang der (n-i)-ten Stelle des Registers ist an die anderen Eingänge sämtlicher logischer UND-Schaltungen der i-ten Einheit 84^ gelegt. Die mehrstelligen Ausgänge der Einheiten 84 logischer UilD-Schaltungen sind mit den Eingängen 86 der Einheit 85 logischer QDüÜ<-Schaltungen verbunden, wobei die Ausgänge der 1-ten logischen UND-Schaltungen sämtlicher Einheiten 84 mit den (p+1)*J!dngangen der 1-ten
logischen ODEH-Schaltung der Binheit 85 (in Fig. 13 nicht gezeigt) verbunden sind. Die Einheiten 84 und 85 logischer UND-Schaltungen und ODER-Schaltungen sind für die gleichzeitige Multiplizierung aller Multiplikandstellen mit der (p+1)-ten Stelle des Multiplikators bestimmt. Der mehrstellige Ausgang der Einheit 85 ist an den Summandeingang 68 des Summators der zur Speicherung der Teilprodukte bestimmt ist, angeschlossen. Der SpeicherungsVorgang wird auf ein Signal realisiert, das am Steuereingang 5O₂, welches als Steuereingang des Summators 69 dient, eintrifft.

Der Summator 69 hat einen Kontrollausgang 81, der als
Ausgang der Gruppe von Steuerausgängen der Recheneinheit 44 dient. Außerdem sind die Ausgänge der Register 66 und 67 an die entsprechenden Minimalitätsermittlungseinheiten 30 gelegt,

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wobei die Ausgänge der letzteren auch als Ausgänge der Gruppe von Steuerausgängen der Recheneinheit 44 gelten· Zusätzlich enthält die ^chaltung eine Konurolleinheit 871 deren Eingänge an die mehrstelligen Ausgänge der Einheiten 84 gelegt sind, während sein Ausgang 88 auch als Ausgang der Gruppe von bteuerausgängen der Recheneinheit 44 dient, was die Kontrolle der Teilprodukte gewährleistet, die sich in der Erzeugung eines Fehlersignals, wenn am Ausgang mehr als einer Einheit 84 ein von Null unterschiedlicher Code anliegt, äußert.

Fig. 14 zeigt eine weitere Ausführungsform der Recheneinheit 44, die im wesentlichen der Recheneinheit 44 gemäß Fig. ähnlich ist. Jedoch haben bei der Recheneinheit gemäß Fig. 14 der Summator 69 und die Multiplikationseinheit 72 für Fibonacci-p-Codes jeweils Kontrollausgänge 81 und 89, die als Ausgänge der Gruppen von Öteuerausgängen der Recheneinheit 44, die an die Gruppe 46 (^ig. 8) von Eingängen der Einheit 47 gelegt ist, dienen, wodurch die Möglichkeit geboten wird, auch den Ablauf der Multiplikation mit Fibonacci-p-Zahlen in der Einheit 72 und den Ablauf der Speicherung dar Teilprodukte in dem Summator 69 zu kontrollieren. Außerdem enthält die Recheneinheit 44 eine Minimalitätsermittlungseinheit 30, deren Eingang an den Informationsausgang des Multiplikatorregisters 67 angeschlossen ist, während der Ausgang 83 der Einheit 30 als Ausgang der Gruppe von Steuerauegängen der Recheneinheit 45 dient, was die Kontrolle der Speicherung und Verschiebung des Codes im Register 67 ermöglicht·

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Fig· 15 zeigt das Funktionsschema diner Recheneinheit 44, die die Division von Zahlen in Fibonacci-p-Codes realisiert. Der Informationseingang 43 der Recheneinheit 44 ist mit dem Informationsein^ang des Divisionsregisters 90 und einem der Informationseingänge des Dividendregisters 91 verbunden. Der Informationsausgang des Registers 90 steht mit dem Eingang der Multiplikationseinheit für Fibonacci-p-Zahlen in Verbindung. Die Ausgänge für den Zwischenbetrag und den Zwischenübertrag der Multiplikationseinheit 72, die als Ausgänge der Gruppe zusätzlicher Informationsausgänge der Recheneinheit die jeweils mit den Eingängen 52,, und 52₂ der Gruppe 52 von Informationseingängen der Minimisierungseinheit 51 in Verbindung stehen, gelten, sind jeweils an die Informationseingänge der Reduzierungseinrichtungen I^ und I₂ angeschlossen, während der Informationsausgang der Einheit 72, der einen mehrstelligen Ausgang darstellt, an den Eingang 52*, der als Informationseingang der Reduzierungseinrichtung 1, gemäfi Fig· 5 zur Umeetsamg des bei der Subtraktion benoteten direktem Codes dient, gelegt ist· Außerdem sind ρ höherwertige Steilem des Mehrstelligen Informatiomeauegamgee der Einheit 72 an die Eingänge der logischen ODER-Schaltung 92 angeschlossen. Der Eingang 53^ und der Eingang 53c sind Eingänge für den Zwi- eohenbetrag und den Zwischenübertrag der Multiplikationseinheit 72, die an die Infornationeausgänge der Redueierungsein- richtungen 1₂ und 1^ gelegt sind· Der Ausgang der logischen ODER-Schaltung 92 dient ale Ausgang der Gruppe von Steuerausgängen derEinheit 51t die mit der Gruppe 56 zusätzlicher Ein-

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gämge der Einheit 48 (Fig· 7) verbunden ist· Der Ausgang der Einrichtung 1,, die den. direkten Fibonacci-p-Code in einen inversen Code umsetzt, ist an den Eingang 53z der Recheneinheit gelegt, wobei dieser Eingang als Eingang eines der Sum· maaden des Summators 69 dient, bei welchem die Eingänge für den Zwischenbetrag und den Zwischenübelrtrag, die jeweils als Eingänge 53* und 53? der Recheneinheit 44 dienen, an die Informationsausgänge der Einrichtung 1^ und 1c der Einheit 51 angeschlossen sind, während die Ausgänge für den Zwischenbetrag und den Zwischenübertrag des Summators 69 an die Eingänge 52z und 52^ der Einheit 51 und weiter an die Informationseingänge der Reduzierungseingänge der Reduzierungseinrichtun·* gen I4 und 1c gelegt sind· Die Abwicklungseingänge 21 und die Faltungseingänge 7 sämtlicher Reduzierungseinrichtungen 1*··· 1c sind miteinander verbunden und dienen als Eingänge 54,. und 54£ der Gruppe 54 von Steuereingängen der Minimisierungseinheit 51· Der Inversionseingang 39 der Einrichtung 1, dient als Eingang 54_Z der gleichen Gruppe 54 von Steuereingängen der Einheit 51· Der Informationsausgang des Summators 69 ist mit dem Informationseingang des zusätzlichen Registers 93t des· sen Informationsausgang mit dem anderen Informationseingang des Multiplikandregisters in Verbindung steht, verbunden, wobei der Ausgang des erwähnten Hultiplikaadregisters 91 mit dem Eingang 68 für den anderen Summanden des Summators 69 verbunden ist. Der Obertragausgang der höherwertigen Stelle des Summators 69 ist mit dem Informationseingang des (juotientenregi-

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θ tors 94 verbunden« Der Informationsausgaxig des Quotientenregisters 94 dient als Informationsausgang der Recheneinheit 44, der mit dem Informationseingang 45 (Fig. 1) der Ein- und Ausgabeeinheit verbunden ist. Der Eingang 5O^ (Fig. 15) der Gruppe 50 von Steuereingängen der Recheneinheit 44 ist mit den Steuereingängen des Divisionsregisters 90, des Dividendregi» sters 91» des Quotientenregisters 94- und des Zusatzregisters 93 verbunden, Einer der Steuereingänge der Multiplikationseinheit 72 für Fibonacci-p-Zahlen dient als Eingang 5O₂ und der andere Steuereingang - als Eingang 5Ο3 der Gruppe 50 von Steuereingängen der .Recheneinheit 44. Der Steuereingang des Summators 69 gilt als Eingang 50^, der Gruppe 50 von Steuereingängen der Recheneinheit 44.

Fig. 16 zeigt eine weitere Ausführungsform des Funktionsschemas der Recheneinheit zur Division von Zahlen in Fibonaccip-Godes. Im Vergleich mit der Ausführungsform gemäß Fig. I5 fehlen bei dieser Recheneinheit 44 der Dividendregister 91 (Fig. 15) und der Zusatzregister 93· Jedoch ist eine Codevergleichsschaltung 95 eingeführt, die das an ihrem Eingang 96 von dem zusätzlichen Informationsausgang der Einheit 72 eintreffende und dem Produkt aus dem Divisor mit der Fibonaccip-Zahl entsprechende Signal mit dem am Informationsausgang des Summators 69 erscheinenden Signal, das Divisionereste der Division des von dem Informationseingang 43 am Summandeneingang 68 des Summators 69 eintreffenden Dividenden und des im Register 90 gespeicherten Divisors darstellt, vergleicht. Der Ausgang der Vergleichsschaltung 95 für Fibonacci-p-Codes ist an den Eingang des i^uotientenregieters 94 und den Ausgang der Gruppe von Steuerauegängen der Recheneinheit 44, die mit dem

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Eingang 4-6,- (Fig, 7) der Gruppe von Eingängen der Steuereinheit in Verbindung steht, gelegt, wobei am Ausgang der erwähnten Steuereinheit 47, der mit dem Eingang 5O^ (Fig. 6) der Gruppe 50 von Steuereingängen der Recheneinheit 44 verbunden ist, ein Steuersignal für den Summator 69 formiert wird.

Fig, 17 zeigt noch eine Ausführungyform der Recheneinheit zur Realisierung der Divisionsfunktion· Die Recheneinheit 44 enthält zwei Minimalitätsermittlungseinheiten JO, deren Eingänge an die Informationsausgänge des Divisorregisters und des quotientenregisters 94 gelegt sind, während die Ausgänge 97 und 93 der Einheiten 20 als Ausgänge der Gruppen von Steuerausgänge der Recheneinheit 44 dienen, was die Kontrolle der Codespeicherung in den Registern 90 und 94 ermöglicht. Die Multiplikationseinheit 72 für Fibonacci-p-Zahlen und der Summator 69 haben Kontrollausgänge 89 und 81, die als Ausgänge der Gruppe von Steuerausgangen der Recheneinheit 44, welche, an die Eingänge der Gruppe 46 (Fig. 7) von Eingängen der Einheit 47 angeschlossen sind, dienen. Die Kontrollausgänge 81 und 89 ermöglichen die Erkennung von Funktionsfehlern des Summators 69 und der Multiplikationseinheit 72,

Fig. 18 zeigt eine Ausführungsform der Multiplikationseinheit 72 für Fibonacci-p-Zahlen, die p+1 in Reihe geschaltete Register 991'"99Q₄* enthalten, die zur Aufnahme von (p+1) Produkten, die sich bei der Multiplikation einer Zahl in Fibonacci-p-Code mit Fibonacci-p-Zahlen ergeben, bestimmt

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at

sind« Die Informationseingänge 100 der Register Ψ$'\···9 sind miteinander verbunden und gelten als Informationseingang der Einheit 72. Die Steuereingänge 101 sämtlicher Register 99 sind miteinander verbunden und gelten als Steuereingäng der Einheit 72, welcher an den Eingang 5O₂ (Fig· 17) der Recheneinheit 44 gelegt ist« Der Informationeausgang des Registers 99,, ist an den Informationseingang 102 und 103 des Summators 104 für Fibonacci-p-Codes angeschlossen und gilt auch als zusätzlicher Informationeausgang der Einheit 72, während der Informationsausgang des Registers 99P₊₁ mit dem Eingang 105 des zweiten Summanden des Summators 104, der auch als Informationseingang des Registers 106 dient₉ in Verbindung steht. Der andere Informationseingang des Registers 106 und der andere Informationseingang des Registers 103 dienen als Eingänge für den Zwischenbetrag und den Zwischenübertrag der Einheit 72, die mit den Eingängen 53^ und 53c (Fig· 7) der Recheneinheit 44 verbunden sind·

Die Steuereingänge der Register 103 und 105 (*'ig. 18) sind miteinander verbunden und an den anderen Steuereingang der Einheit 72, der als Eingang 50z der Gruppe 50 von Steuereingange«, der Recheneinheit 44 gilt, angeschlossen· Die Ausgänge der Register 103 und 106 sind an die Eingänge des Halbaddierers 107t dessen Ausgänge für Betrag und Übertrag als Auegänge für den Zwischenbetrag und den Zwischenübertrag der Einheit 72 dienen,, gelegt« Außerdem ist der Ausgang des Registers 103 an den anderen Informationseingang des Registers 99,, an-

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gelegt und gilt als Informationsausgang der KLnheit 72.

Die Schaltung der Multiplikationseinheit gemäß J?lg. 19 wiederholt die Variante gemäfi Fig. 18. Der Unterschied besteht darin, daß bei der Multiplikationseinheit 72 (Hg. 19) (p+1) Minimalitätsermittlungseinheiten 30 vorhanden sind, deren Eingänge an die Informationsausgänge der Register 99^··· 99p./j angeschlossen sind, während deren Ausgänge mit den Eingängen, der logischen ODER-Schaltung 108 in Verbindung stehen* Ein weiterer Unterschied besteht darin, daß der Summator 104 eine Kontrolleinheit 109 für den Halbaddierer 107 enthält, deren Eingänge an die Ausgänge für den Betrag und den Übertrag des Halbaddierers 107 gelegt sind, während der Ausgang als Kontrollauegang 110 des Summa tors 104 dient, ankern ein Fehlersignal im Falle einer Funktionsstörung des Halbaddierers 107 formiert wird« Dar Komtrollausgamg 110 ist am dam restlichem tiagaag der logischem ODER-Schaltumg 108, deram Ausgamg als Kontrollauagamg 89 dar Multiplikationseinheit 72 dient, gaschloeeam· Dam vorstehend beschriebene Summator 104 kamm auch ala Suamator 69 (Fig· 17) der Recheneinheit 44 benutsem· Im diesem Fall⁶ dient dar Kontrollausgang 111 (Fig. 19) als Kontrollaus^amg 81 das Summatore 69·

Zum Unterschied vom der Variante des Akkumulators gemäß Fig. 18 enthält die Variante gemäß Fig. 23 eine Kullermittlungsschaltung 111, die an den Ausgang das Registers 106 angelegt ist und die Wirkumgegeschwindigkeit des Summators 104 erhöht, indem sie eimern asynchronen Betrieb durch Ermittlung das Zeitpunktes der Beendigung der Obartragfortpflanzung sichert

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Das Funktionsschema des Halbaddierers 107» der bei den Summatoren 69 (Fig· 17» 19·..21) und bei den Summatoren 104 (Fig. 21,22, 23) Verwendung findet, ist in Fig. 21 gezeigt und umfaßt "n" Zellen 112 des Halbaddierers, die untereinander nicht verbunden sind (hierbei ist η - die Stellenzahl des Fibonacci-p-Codes). Die Ausgänge 113t·. · 1132»·· ^¹3_n aller Zellen 112 bilden einen jnehrsteiligen Ausgang für den Betrag des Halbaddierers 107, der als Ausgang für den Zwischenbetrag der Multiplikationseinheit 72 (^ig. 19) gilt. Die Ausgänge 114₁...114_i...114_n der Zellen 112 (Fig. 21) bilden einen mehrstelligen Ausgang für den Übetrag des Halbaddierers 107, der als Ausgang für den Zwischenübertrag der Multiplikationseinheit CMg. 19) gilt· Die Eingänge 115,,.. .115_±.. -W_n aller Zellen 112 bilden einen mehrstelligen Eingang für den ersten Summanden des Halbaddierers 107, der mit dem Ausgang des Registers 103 in Verbindung steht, während die Ausgänge 116₁·..116^·..116_η aller Zellen 112 einen Eingang für den zweiten Summanden des Halbaddierers 107 bildet, der auch ein mehrstelliger Ausgang ist, Jede Zelle 112 enthält eine logische ODJ&R-Schaltung 117» die zur Formierung eines Signals für den Betrag und eine logische UND-Schaltung 118 zur Formierung eines Signals für den Übertrag, bei welcher je ein Eingang miteinander in einem gemeinsamen Punkt, der als Eingang 115 gilt, verbunden sind, wobei die anderen Eingänge auch miteinander verbunden sind und einen Eingang 116 bilden, während die Mngänge 116₁·..116_η aller Zellen 112 einen mehrstelli-

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gen Eingang für den zweiten Summanden des Halbaddierers 107 (Fig· 22), der an den Ausgang des Registers 106 gelegt ist, bilden· Die Ausgänge der logischen Schaltungen 117 und 118 dienen jeweils als Ausgänge 113 und 114« Diese Schaltung des Halbaddierers 107 realisiert die Addition von gleichnamigen Stellen in Fibonacci-p-Codes»

Fig· 22 zeigt das Funktionsschema der Kontrolleinheit 109, die bei dem Summator 104 (Fig. 19) benutzt wird, und eine logische ODER-Schaltung 119 (Fig· 22) sowie η Kontrollzellen 120, jede von welchen eine logische UND-Schaltung 121 und eine logische ODIiS-Schaltung 122 umfaßt, enthält. Einer der Eingänge der logischen UND-Schaltung 121 ist mit dem Ausgang der logischen ODER-Schaltung 122 verbunden, während der andere Eingang der logischen UND-Schaltung 121 als Eingang 123 der i-ten Kontrollzelle dient. Die Eingänge 123 (i = 1, ...n) bilden einen mehrstelligen Eingang der Kontrolleinheit 109, der an den Ausgang für den Übertrag des Halbaddierers 107 (Fig. 19)t welcher als Ausgang für den Zwischenübertrag der Einheit 72 dient, angeschlossen ist, wobei der Eingang 123 (Fig. 22) an den Ausgang 114^ (Fig. 21) des mehrstelligen Ausganges für den Übertrag des Halbaddierers 107 gelegt ist* 2p Eingänge der logischen ODER-Schaltung 122 (Fig. 22) bilden einen mehrstelligen Eingang der Kontrolleinheit 109 ,der mit dem mehrstelligen Ausgang für den Betrag des Halbaddierers (Fig_a 19), der als Ausgang für den Zwischenbetrag der Einheit 72 dient, im Verbindung steht. Hierbei sind die Eingänge vom 1-ten bis zum p-ten des mehrstelligen Eingangs der Ein-

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heit 109 (i'ig. 25) jeweils mit rechts von 113_± (Pig. 4) liegenden ρ Ausgängen des mehrstelligen Ausganges für den Betrag des Halbaddierers 107 verbunden, während die übrigen Eingänge des mehrstelligen Einganges der Kontrolleinheit 109 (Fig. 22) mit links von 113^ liegenden ρ Ausgängen des mehrstelligen Ausgangs des Halbaddierers 107 verbunden sind. Der Ausgang der logischen .Schaltung 121, der als Ausgang 124 der i-ten Zelle 120 dient, is t an den i-ten Eingang der logischen ODüR-üchaltung 119i deren Auegang als Ausgang 110 der Kontroll einheit 109 dient, gelegt.

Fig· 23 zeigt das Funktionsschema eines parallel arbeitenden Additionsimpulszählers im Fibonacci-p-Code, der bei de» Umsetzer des k-Codes in einen Fibonacci-p-Code der Ein- und Ausgabeeinheit 40 (Fig. 8) benutzt wird· Der Additionszähler enthält η Zählzellen 125. Hier ist η = 5. Jede Zählzelle 125 enthält ein Flipflop 126, eine logische UND-Schaltung 127 zur Analyse des Zustandes der jjj-'-fc'ip+'O -ten Zählzelle 125 (wobei ρ s 1 ist) und eine weitere logische UND-Schaltung 128 zur Analyse des Zustandes der |l-i»(p+1)| -1 ten Zählzelle 125·

Der Bücksetseingang 129 und der Setzeingang 130 d_ts Flipflops 126 sind jeweils an die Ausgänge der logischen Schaltung 127 und der logischen Schaltung 128 gelegt. Der L-Ausgang des Flipflops ist an einen, der Eingänge der logischen Schaltung 127 gelegt und dient als L-Informationsausgang 131 der Zählzelle 125, während die übrigen Eingänge der

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Ί 1-1 Γ

logischen Schaltung 127, deren Zahl gleich TJ^M ^ist» ^als O-Steuereingänge der Zählzelle 125 dienen. Der Eingang 132 der logischen UND-Schaltung 128 dient als Informationsaingang

~I 1 2 I"" der Zählzelle 125, während die übrigen + 1 Eingänge der logischen Schaltung 128 als S teuereingänge der Zählzelle 125 dienen, wobei der i-te Steuereingang der 1-tan Zählzelle 125 mit dem L-Informationsausgang 131 der J 1-i (p+1) - Tj -ten Zählzelle 125 verbunden ist· Der Nu11ausgang des Flipflops gilt als O-Informationsausgang der 1-ten Zählzelle 125, der an den Infornationseingang 132 der (1-1)-ten Zählzelle 125 angeschlossen ist· Die Hecheneingänge der Flipflops 126, die als lalcteingänge 133 der Zählzellen 125 dienen, sind miteinander in einem gemeinsamen runkt verbunden und bilden den Recheneingang des Additionszählers. Der k-te 0-oteuereingang der 1-ten Zählzelle 125 ist mit dem L-lnformationsausgang der jl-'fc (Ρ+Ό j -ten Zählzelle 125 verbunden. Die L-Informationsausgänge 131 sämtlicher Zählzellen 125 bilden den Informationsausgang des Additionszählers 59 (Fig. 10), der einen mehrstelligen Ausgang bildet·

Fig. 24 zeigt eine weitere Ausführungsform des Additionszählers 59, der a Zählzellen 125 (n = 5) enthält, wobei jede von diesen, ähnlich wie bei der Ausführungsform gemäß Fig. 26, ein Flipflop 126 enthält, bei welchem der Bücksetzeingang 129 und der Setzeingang 13Ο jeweils mit den Ausgängen der logischen UND-Schaltung 127 und der logischen UM)-Schaltung 128 verbunden sind. Außerdem gilt der Ausgang der logischen Schaltung 127 als Steuerauegang der Zählzelle 125· Oer L-Aus-

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gang des Flipflops 126 isc an den einen Eingang der logischen UND-Schaltung 127 gelegt,und dient als L-Informationsausgang 1^1 der Zahlzelle, während der andere Eingang der logischen Schaltung 127 als Steuereingang der 1-ten Zählzelle, der mit dem Steuerauegang der (l-p-i)-ten Zählzelle 125, d.h. mit dem Ausgang der logischen Schaltung 127 der (1-p-D-ten Zählzelle in Verbindung steht, dient« Die logischen Schaltungen 127 und 128 dienen zur Analyse des Zustandes der Flipflops 126 der entsprechenden Zählzellen und zur Formierung eines Rücksetzsignals und eines Setzsignals· Der eine Eingang der logischen Schaltung 128 dient als zweiter Steuereingang der 1-ten Zählzelle 125» der an den Steuerausgang der (1-1)-ten Zählzelle 125 gelegt ist· Der andere Eingang der logischen Schaltung 128 dient als Informationseingang 132 der 1-ten Zählzelle 125, der nit de» 0-Auegang de* Flipilops ι26 der (1+p)-ten Zähl »eile 125 in Verbindung steht« Die Bechemeimgämge der Flipflope 126 sämtlicher Zähl»·Ilen 125 wirken als Takteingang· 133 der Zählzellen 125 und stehen alt dem Becheneingang des Zahlers in Verbindung· Die L-Informationsausgänge I3I sämtlicher Zählzellen 125 bilden einen mehrstelligen Ausgang des Additionszählers·

Die nächste Ausführungsform des Additionszählers gemäß Fig. 25 enthält η Zählzellen 125, jede von welchen ein Flipflop 126 einschließt, dessen L-Ausgang mit dem Eingang der logischen Einheit 134 verbunden ist und als L-Informationsaus gang 131 der Zählzelle 125 dient. Der andere Eingang der

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logischen. Einheit 134, der als Informationseingang der 1-ten Zählzelle 125 dient, ist mit dem Informationsausgang 131 der (l-p)-ten Zählzelle 125 verbunden. Der Ausgang der logischen Einheit 124 ist an den Eingang der logischen ODER-Schaltung 135 gelegt und dient als Steuerausgang der 1-ten Zählzelle 125, der mit dem Steuereingang der (l-p)-ten Zählzelle 125 (P β 1) und dem 'l'akteingang 133 der (l+1)-ten Zählzelle 125 verbunden ist. Der Ausgang der logischen Schaltung 135 ist an den Bücksetzeingang 129 des Flipflops 126, bei welchem der Setzeingang als Takteingang 133 der Zählzelle dient, gelegt· Der Takteingang 133 der ersten Zählzelle 125 dient als Zähleingang des Additionszählers, während die L-Informationsausgänge I3I sämtlicher Zählzelle 125 einen mehrstelligen Informationsausgang des AdditionsZählers bilden«

Fig. 26 zeigt das Funktionsschema eines Additionsimpulszählers in Fibonacci-p-Codes, der bei dem Umsetzer von Fibonacci-rp-Codes in einen k-Code der Ein- und Ausgabeeinheit benutzt und aus η Zählzellen 125, einem Nullgenerator 136, der einem der logischen Null entsprechendes Signal auf den Eingang 132 der η-ten Zählzelle 125 gibt, und einer logischen Einheit 137 zur Formierung eines Rückstellimpulses für die Flipflops 126 sämtlicher Zählzellen 125 besteht· Einer der Eingänge der logischen Einheit 137 ist mit dem Takteingang 133 der ersten Zählzelle 125 verbunden und bildet den Hecheneingang des oubtraktionszählers, während ihr Ausgang 138 über eine logische ODER-Schaltung 139 jeder Zählzelle 125 an den

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ΛΟΗ

Setzeingang 129 des Flipflops 126 jeder Zählzelle 125 angeschlossen ist.

Der T'iiagang der logischen Einheit 137t der mit dem Takteingang 123 der ersten logischen Zählzelle 125 in Verbindung steht, ist an die Eingänge einer Verzögerungsleitung 140 und eines Negators 141 gelegt, wobei die Ausgänge derselben an die beiden Eingänge einer logischen UND-Schaltung 142, deren Ausgang als Ausgang 138 der logischen Einheit 137 dient, angeschlossen sind. Der Informationseingang 132 jeder Zählzelle 125 bildet einen Eingang ihrer logischen UND-Schaltung 143, deren zweiter Eingang den anderen Informationseingang 144 der Zählzelle 125 bildet, während der restliche Eingang mit dem O-Ausgang des Flipflops 126, der als O-Informationsausgang der 1-ten Zäh}.zelle dient und an den Informationseingang 144 der (l+p)-ten Zählzelle 125 gelegt ist, Ia Verbindung steht« Darüber hinaus ist der O-Iaformationsausgang der ersten Zählzelle 125 an den restlichen Eingang der logischen UND-Schaltung der logischen Einheit 137 angekoppelt« Der Informationseingang 132 der 1-tea Zählseile 125 ist an den L-Informationsausgang der (1+1)-tea Zählzelle 125, der als L-Ausgang des Flipflops 126 dient, angeschlossen, wobei 1 / η ist« Der Ausgang der logischen Schaltung 143 liegt am Eingang der logischen Schaltung 139 und dient als Steuerauegang der 1-ten Zählzelle 125, der mit dem Takteingang 133 der (l+1)-ten Zählzelle 125 und dem Steuereingang der (i-p)-ten Zählzelle 125, der den restlichen Eingang der logischen ODER-Schaltung 139

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der (l-p)-ten Zählzelle 125 darstellt, in Verbindung steht.

Fig« 27 zeigt das Funktionsschema eines Beversierimpulszählers 71 in. Fibonacci-p-Codes, der in der Ein- und Ausgabeeinheit 40 zur Umsetzung des k-Codes in einen i'ibonacci-p-Code und umgekehrt verwendet wird· Die Schaltung enthält η (η = 4) Zählzellen 125 und eine logische iünheit 137* die der logischen Einheit gemäß Fig. 26 ähnlich ist. Jede Zählzelle 125 enthält ein Flipflop 126, bei dem der fiücksetzeingang 129 und der Setzeingang 130 jeweils an die Ausgänge der logischen UND-Schaltungen 127 und 128 gelegt sind, während der L- und O-Ausgang des Flipflops 126 jeweils an die Eingänge 146 und 147 der logischen UND-Schaltungen 148 und 149, deren Ausgänge mit den Eingängen der logischen ÖDldt-Schaltung 150 in Verbindung stehen, angeschlossen ist. Der Ausgang dieser logischen Schaltung 15o dient als Informationsausgang der 1-ten Zählzelle 125, der mit dem Informationseingang 132 der (1-1)-ten Zählzelle verbunden ist. Dieser Ausgang der logischen Schaltung 15o ist an einen der Eingänge der logischen UND-Schaltung 151 angeschlossen, deren anderer Eingang den anderen Eingang der 1-ten Zählzelle 125, der mit dem ersten Inforeationseingang 132 der (l-p-i)-ten Zählzelle 125 in Verbindung steht, bildet. Der restliche Eingang der logischen Schaltung I5I ist über einen Negator 152 an den ersten Informationseingang 132 der gleichen Zählzelle 125 gelegt, während der Ausgang der logischen Schaltung I5I mit dem Eingang der zweiten logischen ODJsiR-Schaltung 153 in Verbindung

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steht und als Steuerausgang der 1-ten Zählzelle 125» dar an den Takteingang 133 der (1+1)-ten Zählzelle 125 und an den Steuereingang der (l-p)-ten Zählzelle 125 angeschlossen ist, dient. Der nächste Eingang der logischen Schaltung 152 gilt als Steuereingang der 1-ten Zählzelle 125» während der restliche Eingang der logischen Schaltung 153 jeder Zählzelle mit dem Ausgang 138 der logischen Einheit 137 verbunden ist. Der Ausgang der logischen Schaltung 153 ist an die ersten Eingänge der logischen Schaltungen 127 und 128 angelegt, wobei die anderen Eingänge uieser Schaltungen mit den restlichen Ein gangen der logischen Schaltungen 148 und 149 verbunden sind und als Additions- und oubtraktionssteuereingänge 154- und der Zählzelle 125 dienen, wobei der Additionssteuereingang 154 jeder Zählzelle 125 mit dem Additionseingang des fieversierzählers 71 verbunden ist, während der üubtraktionssteuer— eingang 155 jeder Zählzelle 125 an den Subtraktionseingang des Reversierzählers gelegt ist· Der i'akteingang 133 jeder Zählzelle 125 dient als Zähleingang des Flipflops 126„

Die Einrichtung 1 zur Reduzierung von Fibonacci-p-Codes auf die Minimalform arbeitet wie folgt.

In Fig. 1 und 2 sind die Schaltungen einer Einrichtung und einer Funktionszelle 2 für ρ = 1 und η = 5» wobei η die Stellenzahl des Fibonacci-1-Codes ist, gezeigt, welche die Reduzierung auf die Minimalform, z.B. der Zahl 5 realisiert, die im Fibonacci-1-Code, der sich von dem Minimalcode unterscheidet, folgenderweise dargestellt ist.

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Stellenwert 5 3 2 11 Fibonacci-

-1-Gode OLOLL

Die Binärformation gelangt parallel zu den Informationseihgängen 8 der PunktionezeIlen 2 und wird über die logische ODüfl-Schaltung 14 (Fig. 2) in die Flipflops 9, die sich vor dem Eintreffen eines Informationssignals an den Informationseingängen 8 im Nullzustand befinden, eingespeichert. Beim Eintreffen eines L-Steuersignals am Faltungssteuereingang 7 (Fig. 1), der an den Faltungssteuereingang jeder Funktionszelle angeschlossen ist, gelangt dieses L-üignal zu einem der Eingänge der FaItungseinheit 11. Gleichzeitig führt die Faltungseinheit 11, die mit den Flipflops 9 der lp-ten , (l-i)-ten und (1-2)-ten Zellen verbunden ist, eine Analyse des Zustandes der Flipflops 9 dieser Funktionszellen 2 zwecks Bestimmung der Durchführungsmöglichkeit der FaItungsoperation durch. In diesem Falle ist die Faltungsbedingung für die 3· Stelle, d.h. für 1 = 3, erfüllt. Am Auegang der Faltungseinheit 11 der dritten Funktionszelle 2 erscheint ein L-Signal, das die ODER-Schaltung 14 durchlauft_r und eine L in das Flipflop 9 der dritten Funktionezelle 2 einschreibt. Das gleiche L-Signal gelangt tob *altungeaus'g ang der 3· Funktionezelle 1 (Fig. 1) au den ialtungeset »eingängen 5 und 6 der «weiten und ersten Funktionsteile 2, so daß dieses L-Signal die ODER-Schaltungen 113 (Fig. 2) der zweiten und ersten Funktionesel»-*

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AOt

len 2 (Fig. 7) passiert und in die Flipflops 9 dieser Funktionszellen 2 Nullen O einschreibt. Damit ist die erste Faltung beendet· Im Ergebnis der Faltung nimmt die Zahl OLOLL die Form OLLOO an, so daß die Bedingung für die Faltung in die fünfte Funktionszelle 2 entstanden ist, was auf oben beschriebene Weise realisiert wird· Infolgedessen nimmt die Ausgangskombination OLOLL die Form LOOOO an, was der minimalen Darstellungsform der Zahl 5 im Fibonacci-1-Gode entspricht. Die Dauer des Steuersignals an Steuereingang 7 mu£ größer als die für die Durchführung aller möglicher Faltungen notwendige Zeit sein. Nach Beendigung des Faltungssteuersignals wird die Information an den Informationsausgängen aller Funktionszellen 2 parallel abgelesen·

Die Faltungsoperation für Zahlen im Fibonacci-p-Code bei ρ = 2 wird auf vorstehend beschriebene Art in den Einrichtungen 1 gemäß Fig. 3 und 4 realisiert. Fig. 3 zeigt eine Einrichtung zur Reduzierung des Fibonacci-p-Codes auf die Minimalform, die auch die Abwicklungsoperation realisiert· In denjenigen Fällen, wo die Durchführung aller möglicher Fal·» tungen nicht die Minimalform der Darstellung der Zahl im Fibonacci-p-Code sichert, realleiert die Einrichtung 1 gemäß Fig. 3 abwechselnd die Operationen Faltung und Abwicklung·

Nachstehend sei die Reduzierung einer Zahl im Fibonaccip-Code auf die Minimalform am Beispiel der Zahl 8, die im Fibonacci-pode bei ψ * 2 die Form

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Stellenwert 6 4 3 2 111 Fibonacci-p-Code O LOLLLO hat, betrachtet.

Beim Anlegen eines Faltungssteuersignals an den Steuereingang der Einrichtung 2, realisiert diese die Operation Faltung. Hierbei ist die Durchführung zweier Faltungen OLOL L LO möglich, so dal: an den Ausgängen der

ί ι

Faltungseinheiten 11 der siebten und fünften Funktionszellen 2 ein Faltungssignal L erscheint. Weiterhin passiert dieses Signal L die Ne&atoren 25 der fünften und siebten .Funktionszellen 2 und erscheint als FaItungsVerbotssignal, das ein invertiertes Faltungssignal darstellt, an den Verbotsfaltungsausgängen der fünften und siebten Funktionszellen 2. Das Faltungsverbotssignal gelangt von der siebten Fuiiktionszelle 2 zum Faltungsverbotseingang 19 der (l-2)-ten Funktionszelle 2, d.h. der Funktionszelle 2. Der Faltungsverbotseingang 19 bildet einen der Eingänge der logischen UND-Schaltung 24 (Fig, 4), so daß das Faltungsverbotssignal, d.h. das Nullsignal, die logische UND-Schaltung 24 der fünften Funktionszelle 2 sperrt und die Faltung zu der fünften Stelle nicht stattfindet. Der erhaltene Code ist aber nicht die minimale Darstellungsform der Zahl 8 im Fibonacci-p-Oode, deshalb muß man bei dem erhaltenen Code eine Abwicklung der 1-ten Stelle zu den Stellen von der (l-p)-ten bis zur (l-2p)-ten vornehmen. Hier ist 1=2, folglich wird die Abwicklung nur zur (1-2)-

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MO

ten Quelle, d.h. zur 1 Stelle vorgenommene

Nach Beendigung des Faltungssteuersignals wird auf den Stauereingang 21 (^ig. 3) ein Abwicklungssteuersignal gegeben, dessen Dauer größer als die für die Durchführung aller möglicher Abwicklungen benötigte Zeit ist«

Die Abwicklung von der dritten Stelle zur ersten ist dann möglich, wenn an dtn Abwicklungsinformationseinüängen 21 und an dem Abwicklungssteuereingang ^O der dritten Funktionszelle, die als Eingänge der als UWD-Schaltung ausgeführten Abwicklungseinheit 23 dienen, L-Signale anliegen, dann erscheint am Ausgang der Einheit 23 ein Abwicklungssignal das über die logische ODER-Schaltung 13 zum Kücksetzeingang 16 des Flipflops 9 der dritten Funktionszelle 2 gelangt und das Flipflop in den Nullzustand umsteuert. Gleichzeitig gelangt über die ODHk-Schaltung 14 das Abwicklungssignal zum üetzeingang des Flip-flops 9 der ersten Funkt ions ze He 2 und steuert ihr Flipflop 9 in den L-Zustand um. Nach Beendigung dieser Abwicklung nimmt der Code die Form LOOOOLL an, so daß die Bedingungen für die Abwicklung von der siebten Stelle zur fünften, vierten und dritten Stelle erfüllt sind. Diese Abwicklung erfolgt auf ähnliche Weise, wie die vorangegebene. Der Code nimmt die Fora 0 OLLLLL an, die nicht die minimale Darstellungsform der Zahl ist* Durch Anlegen eines Faltungssteuersignals an den Steuereingang 7 realisiert die Einrichtung im Laufe einer der Dauer dieses Steuersignals gleichen Zeit auf vor-

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stehend beschriebene Art alle möglichen Faltungen, so daß der Code der Zahl 8 die minimale Darstellungsform annimmt und zwar L O O LO-O 0.

Die Einrichtung 1 zur fieduzierung von Fibonacci-p-Codes auf die Iftinimalform gemäß Fig. 5 funktioniert auf oben beschriebene Weise. Die .Eigenart besteht darin, daß bei dieser Einrichtung jede Funkt ions ze He 2 einen zusätzlichen Abwicklungsverbotsausgang hat, der an die Abwicklun^sverbotseingänge 27 der Funktionszellen 2 von der (l-2)-ten bis zur (l-p+1) einschließlich angeschlossen ist. Dies schließ^tdie Möglichkeit einer gleichzeitigen Durchführung zweier Abwicklungen in einer Zelle aus, was beispielsweise bei ρ = 3 der Fall ist, wenn die Abwicklung des Codes LO LOOOOOO

der die Zahl 11 im Fibonacci-p-Code bei ρ = 3 darstellt, durch geführt wird. Bei diesem Code sind die Abwicklungsbedingungen für die neunte und siebte Stelle erfüllt: LOLOOOOOO. Gleichzeitig mit dem Abwick-

¹ ι I 1 t <

lungssignal am Ausgang der logischen Schaltung 28 der neunten Funktionszelle 2 erschein* am Abwicklungsverbotsausgang 23 dieser Zelle ein Abwicklungssignal, das ein invertiertes Abwicklungsverbot ssignal darstellt, welches beim Eintreffen am .eingang der logischen UND-Schaltung 28 der siebten Funktionezelle die Abwicklung der siebten Stelle verbietet.

Fig. 6 zeigt eine Einheit 30 zur Ermittlung der Minimalitätsdarstellungsform im Fibonacci-p-Code. Der Zustand der

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l-ten Funktionszelie 2 und der Funktionszellen von der (l-1)-ten bis zur (l-p)-ten wird von der logischen UND-Schaltung J6 und der logischen ODER-ochaltung 38 der l-ten Zelle 33 analysiert. Liegt am Ausgang der l-ten Funktionszelle 2 und am Ausgang einer der Funktionszellen 2 von der (l-1)-ten bis zur (l-p)-ten ein L-Signal an, so erscheint am Ausgang der Zelle 33 ein L-Signal, das über die logische ODfik-Schaltung 31 zum Ausgang der Minimalitätsermittlungseinheit gelangt und davon zeugt, daß in dem betreffenden Moment der analysierte Code der minimalen Darstellungsform im FibonaccirP-Code entspricht. Die beschriebene Faltungsund Abwicklungsvorgänge werden abwechselnd so lang durchgeführt, bis am Ausgang der Einheit ein O-Signal erscheint, das davon zeugt, daß der in den Funktionszellen eingeschriebene Code in minimaler Form des Fibonacci-p-Codes dargestellt ist« Die Einführung der Iflinimalitätsermittlungseinheit 30 gestattet es, den BeendigungsZeitpunkt der Reduzierung einer im Fibonacci-p-Code dargestellten Zahl auf die Minimalform zu ermitteln. Dies verkürzt die mittlere Reduzierungszeit und erhöht damit die Wifckungsgeschwindigkeit der Reduzierungseinrichtung·

Die Einrichtung 1 gemäß Fig. 4- realisiert, wie schon erwähnt, die Operationen Faltung und Abwicklung. Dank dem vorhandenen Inversionseingang 39 ist die Einrichtung 1 befähigt, den in den Flipflops 9 gespeicherten Code zu invertieren. Die Invertierung findet beim Anlegen eines Signals an den Intrer-

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sionseingang 39 sämtlicher Funktionszellen 2 statt, welches die Flipflops 9 in den entgegengesetzten Zustand umsteuert. Diese Operation ist zur Umsetzung des direkten Fibonacci-p-Codes in einen inversen Fibonacci-p-Code erforderlich« Betrachten wir die Umwandlung der Fibonacci-p-Codes O O L O 0 0 0 (p = 2). Die Inversion wird mit den Stellen von der ersten bis zur (n-p)-ten d.h. bis zur fünften Stelle durchgeführt« Infolge der Invertierung nimmt der in den Flipflops 9 eingeschriebene Fibonacci-p-Code die Fora 0 0 0 L L L L an, die eich von der minimalen Darstellungsform unterscheidet· Durch Anlegten eines Signale an den faltung—teuere1ngeng 7 «erden sämtliche Faltungen des Fibonaoci-p-Codes durchgeführt, so daß der Fibonacci-p-Code die form OLOOLOO annimmt, die die Minimalform darstellt. Als Beweis dafür, daß der erhaltene Fibonaccip-Code 0 L α 0 L 0 0 der inverse Code des Ausgangscodes 0 0 LOOO 0 ist, dient der Umstand, daß die Summe dieser Codes, deren Form LOOLOOO einen maximalen Fibonacci-p-Code darstellt, der sich in Minimalform durch die gegebene Stellenzahl η = 7 darstellen läßt.

In denjenigen Fällen, wo in einer der höherwertigen Stel» len (gegebenenfalls ρ = 2) eine "1" vorhanden ist, hat man vor der Invertierung eine Abwicklung durchzuführen, um die "1" aus diesen Stellen auszuschließen·

Hat die in den Flipflops 9 eingeschriebene Zahl "6* im

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Fibonacci-p-Code die Form L O OOOOO (p =2), so nimmt; sie nach der Durchführung aller Abwicklungen die Form 0 0 LLOOL an, wonach man durch Anlegen eines Signals an den Inversionseingang 39 den Fibonacci-p-Code OOLLOOOL invertiert. Infolge der Invertierung erhält man den Fibonacci-p-Code 0 0 0 0 L L O, der nicht die minimale Darstellungsform der Ausgangszahl ist. Weiterhin wird gemäß dem vorstehend beschriebenen eine Faltung der zweiten und dritten Stellen zur vierten ütelle durch Anlegen eines Faltungssteuersignals an den Faltungseingang 7 durchgeführt, so daß der Fibonacci-p-Code die Form 0 0 OLOOO annimmt, die den inversen Code der Ausgangszahl "6" darstellt.

Die digitale Informationsverarbeitun^seiririchtung funktioniert wie folgt. Die Ausgangsdaten, die in Form von elek^;^v trischen dem mehrstelligen k-Code entsprechenden Signalen dar gestellt sind, gelangen zum Informationseingang 41 der Ein- und Ausgabeeinheit 40« Der mehrstellige k-Code wird in den k-Subtraktionszähler 58, der auf eine der bekannten Arten aus geführt ist, eingeschrieben. Am ßechenein^ang des k-üubtraktionszählers 58, sowie am Recheneingang des Additionszählers 59, die an den Steuereingang 49 der Ein- und Ausgabeeinheit angeschlossen sind, treffen vom Ausgang der Steuereinheit 47 Steuerimpulse ein, deren Fo ]ge frequenz aus den Ansprechbedingungen des Flipflops der niedrigsten Stelle des k-Subtraktionszählers 58 und des Flipflops 126 der ersten Zähl-

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zelle 125 des AdditionsZählers 59 gewählt ist. Das Anlegen von Steuerimpulsen an die Recheneingänge des k-Subtraktionszählers und des Additionszählers 59 findet so lange statt, bis der Subtraktionszähler 58 den Nullzustand annimmt. Den Zeitpunkt, zu dem der k-Subtraktionszähler den Nullzustand annimmt, wird durch die Nüllermittlungsschaltung 60 fixiert, die ein Signal erzeugt, das das Anlegen der Steuerimpulse an den Steuereingang 49 unterbricht. Der Additionszähler 59 für Fibonacci-p-Codes zählt gleichzeitig mit der Subtraktion: im k-Subtraktionszähler 58 die Steuerimpulse aus. Zum Zeitpunkt, wo das Anlegen der Steuerimpulse aufhört, wird in dem Additionszähler 59 der Fibonacci-p-Code fixiert, der dem k-Ausgangspositionscode entspricht·

Wird als Additionszähler 59 die Ausführungsform gemäß Fig· 23 verwendet, so geschieht das Auszählen der Steuerimpulse wie folgt (bei ρ = 1)»

Nummer der Zählzelle (Stelle) 1 2 3 4 5 Stellenwert 1 2 3 5 8

Die Flipflops sämtlicher Zählzellen 125 befinden sich im Ausgangszustand (Nullzustand), was der Codekombination OOOOO entspricht« Der Steuerimpuls wird auf die Takteingänge 133 sämtlicher Zählzellen 125, die an den Recheneingang dee Additionszählers 59 gelegt sind, gegeben. Von dem 0-lnformationsaue (gang der zweiten Zähleelle 125 wird ein L-Signal auf den einzigen Eingang der logischen UND-Schaltung der ersten Zählseile 125 gegeben und gelangt zum Setzeingang

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des Flipflops 126 der ersten Zählzelle 125. An die Hücksetz- und Setzeingänge der Flipflops aller anderen Zählzellen 125 werden O-Signale (hier und weiter wird als "O"-Signal ein signal, das dem Niveau einer logischen WuIl entspricht, bezeichnet) angelegt, da am L-lnformationausgang 131 jeder der Zählzellen 125 ein O-Signal anliegt. Beim Eintreffen des ersten Steuerimpulses am Keeheneingang des Additionszählers 59 wird das Flipflop 126 der ersten Zählzelle 125 in den L-Zustand gebracht, während der Zustand aller anderen Flipflops 126 unverändert bleibt. Die Codekombination nimmt die Form LOOOO an, so daß von dem L-Informationsausgang 131 der ersten Zählzelle 125 an einen der Eingänge der logischen UiQ-Schaltung 128 der zweiten Zählzelle 125 ein L-Signal angelegt wird. An den anderen Eingang der gleichen logischen Schaltung 128 wird ein L-Signal von dem 0-Informationsausgang der dritten Zählzelle 125 angelegt, was Bedingungen für die Umsteuerung des Flipflops 126 der zweiten Zählzelle 125 in den L-Zustand beim Eintreffen des nächsten Steuerimpulses am Recheneingang des Additionszählers 59 der zweiten Zähl zelle 125 schafft. In der eisten Zählzelle wird das Flipflops 126 in den O-Zustand gebracht, da das L-Signal von seinem L-Ausgang über die logische UHD-Schaltung 127 zum Rücksetzeingang 129 gelangt und das Flipflop 126 der ersten Zählzelle 125 zum Übergang in den Nullzustand vorbereitet, deshalb wird nach Beendigung des zweiten Steuerimpulses in dem Additionszähler 59 der Code OLOOO fixiert. Das weitere Auszäh-

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len erfolgt auf ähnliche Weise.

In dem Additionszähler 59 gemäß Fig. 24- läuft der Zählvorgang nahezu identisch ab. In der ersten Zählzelle 125 durchläuft das von dem O-Informationsausgang der zweiten Zählzelle 125 eintreffende L-Signal die logische UND-Schaltung und bereitet das Flipflop 126 der ersten Zählzelle 125 zum übergang in den L-Zustand vor, während in den übrigen Zählzellen 125 am zweiten Eingang der logischen Schaltung ein J^ullsi&nal vom Steuerausgang der vorangehenden Zählzelle 125 eintrifft, deshalb wird beim Eintreffen des ersten Steuerimpulses an den Takteingängen 133 sämtlicher Zählzellen 125 in dem Additionszähler 59 eier Code LOOOO eingeschrieben. Das Einschreiben der zweiten Eins erfolgt auf ähnliche Weise. Betrachten wir nun das Hinzufügen einer Eins zum Code 0 L 0 L O₁ der in dem Additionszähler 59 enthalten ist. In der ersten Zählzelle 125 liegen an den Rücksetz- und Setzeingängen 129 und 130 des Flipflops 126 O-Signale an, da das Flipflop 126 dieser Zählzelle 125 sich im O-Zustand befindet und vom O-Informat ionsaus gang der nächstfolgenden Zählzelle 125 trifft ein 0-Signal ein. Am Rucksetzeingang 129 des Flipflops 126 trifft ein L—Signal ein, da dieses Flipflop 126 sich im L-Zustand befindet« In der dritten Zählzelle 125 werden an die Rücksetz- und Setzeingänge 129 und 130 des ülipflops 126 O-Signale angelegt, weil dieses Flipflop 126 sich im 0-Zustand befindet und von dem O-Informationsauegang der vierten Rechenzelle 125

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ein O-Signal eintrifft. Am fiücksetzeingang 129 des Flipflop 126 der vierten Zählzelle 125 trifft ein L-Signal vom Ausgang der logischen Ui€)-Schaltung 127 dieser Zählzelle 125 ein, weil ihr Flipflop 126 sich im L-Zustand befindet und von dem Steuerausgang der zweiten Zählzelle 125 ein L-Signal auf den anderen Eingang der logischen UitfD-Schaltung der vierten Zählzelle 125 gegeben wird· Das L-Signal vom Ausgang der logischen UiWD-Schaltung 127 der vierten Zählzelle 125 durchläuft die logische UND-Schaltung 128 der fünften Zählzelle 125 und bereitet ihr Flipflop 126 zum Umsteuern in den L-Zustand vor. Beim Anlegen eines Steuerimpulses wird der Additionszähler 59 vom Zustand O L O L O in den Zustand OO 0 0 1 gebracht. Der Vorteil dieser Ausführung des Additionszählers 59 gegenüber der oben beschriebenen Ausführung besteht darin, daß die logischen UIID-Schaltungen 127 und 128 nur zwei Eingänge erfordern, während bei den logischen Schaltungen 127 und 128 gemäß Fig. 23 Njrif + ² Eingänge benötigt werden, wobei 1 die Nummer der Zählzelle 125 bedeutet. Jedoch ist die Wirkungsgeüchwindigkeit der Schaltung gemäß Fig. 24- etwas geringer als die der Schaltung gemäß Fig. 23, weil die letztere Variante das parallele Arbeiteprinzip realisiert J Der Additionszähler 39 gemäß Fig. 2> funktioniert wie folgt· Beim Eintreffen eines Steuerimpulses am Takteingang 133 der ersten Zählselle 125« wird das Flipflop in den L-Zustand eingestellt· Nach Bee^ndigung des Steuerimpulses durchläuft das aus dem L-Ausgang, des Flipflops 126 kommende L-Signal die logische Einheit 134-

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und die logische UND-Schaltung 135 und stellt in den Nullzustand das Flipflop 126 der ersten Zählzelle ein. Gleichzeitig wird ein L-Signal vom Ausgang der logischen Einheit 134 der ersten Zählzelle 125 auf den Rücksetzeingang 1JO des Flipflops 126 der zweiten Zählzelle 125 gegeben und stellt dieses in den L-Zustand ein« Mit dem Eintreffen eines weiteren Steuerimpulses wird das Flipflop 126 der ersten Zählzelle in L-Zustand gebracht« Nach Beendigung dieses Impulses werden die "L" der ersten und zweiten Zählzellen durch ein "L" der dritten Zählzelle 125 ersetzt, da die logische Einheit 134 der zweiten Zählzelle 125 ein L-Signal formiert, das über die logische Schaltung 155 zum Rücksetzeingang 129 des Flipflops 126 der ersten und zweiten Zählzellen 125 und gleichzeitig zum Setzeingang des Flipflops 126 der dritten Zelle 125 gelangt. Der in den Additionszähler 59 beim Eintreffen eines Steuerimpulses eingeschriebene Fibonacci-p-Code unterscheidet sich von der minimalen Darstellungsform. Die Reduzierung des Codes auf die minimale Form erfolgt asynchron, ohne Anlegen von Steuerimpulsen« Hier sind auch keine Flipflops mit einem Hecheneingang die bei den bekannten Zählern benutzt werden, benötigt.

Die Information im Fibonacci-p-Code vom Ausgang des Additionszählers 59 (Fig. 8) gelangt zum Informationselneang 43 der Recheneinheit 44, dann zu den Informationseingängen des Multiplikandregisters 66 und des Multiplikationsregisters 67 und wird in diese eingeschrieben« Die in Fig. 8 gezeigte Ausführungsfora der Recheneinheit 44 ermöglicht die Multiplika-

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tion von Bruchzahlen in Fibonacci-p-Codes auf folgende Weise, Gleichzeitig mit dem Eintreffen des Ausgangs-Fibonacci-p-Codes an den Informationeeingängen der Registers 66 und 67 wird aus der Einheit 47 auf die Steuereingänge dieser Register 66 und 67, die an den Steuereingang 5O^ gelegt sind, ein Steuersignal gegeben, das den Ausgangs-Fibonacci-p-Code in eins der Register 66 bzw. 67 einschreibt (ist der Ausgangs »»Fib onacci-p-Gode ein Multiplikand - so erfolgt das Einschreiben in das Register 66, ist er dagegen ein Multiplikator, BO wird er in das Register 67 eingeschrieben)· Beginnt man die Multiplikation mit den niederwertigen Stellen, so dient als Ausgang der Endstelle des Registers 67 der Ausgang der niedrigsten Stulle. Wird dagegen die Multiplikation mit den höherwertigen Stellen ausgeführt so dient als Endstelle des Registers 67 der Ausgang der höchsten Stelle. Beide Multiplikationsarten werden identisch ausgeführt, nur erfolgt im ersten Falle die Verschiebung des Multiplikanden in Richtung der höherwertigen Stellen und die des Multiplikators - in Richtung der niederwertigen Stellen verschoben, während im zweiten Falle die Verschiebung umgekehrt geschieht.

Betrachten wir die erste Multiplikationsart.

Mit den nächstfolgenden Steuersignal von der Einheit 47 wird die nächste Codekombination in das Begister 67 eingeschrieben.

Liegt an Auegang der niedrigsten Stelle des Registers 67 ein L-Signal an (d.h. in der niedrige ten Stelle ist eine Eins eingeschrieben), so ruft dieses L-Signal bein Mntref-

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ία/ι

feu in der Steuereinheit 47 ein Steuersignal am Eingang 5O^ und damit am Steuereingang des Summators 69 hervor. Hierbei findet eine Addition des in dem Summator 69 gespeicherten Codes mit dem Code, das an seinem Eingang 68 für den zweiten Summanden vom Begister 66 eintrifft. Der Additionsvorgang in dem Summator 69 besteht in der Formierung von Codekombinationen, die den Zwischenbetrag und den Zwischenübertrag darstellen. Diese Codekombinationen gelangen zur Minimisierungseinheit 51, wo eine Reduzierung dts eingetroffenen Fibonacci-p-Codes auf die Minimalform in den beiden oben beschriebenen Reduzierungseinrichtungen 1 (Fig. 1, 3, 5) stattfindet. Die .Reduzierung von Fibonacci-p-Oodes auf die Minimalform erfolgt unter der Wirkung von Faltungs- und Abwicklun_össteuersignalen, die. aus der Steuereinheit 47 (¹⁵Ig. Ö) auf die Eingänge der Gruppe 54 von Steuereingängen, die als Faltungs— und Äbwicklungssteuereingängen 7 und 21 (Fig. 1, 3, 5) der Reduzierungseinrichtungen 1 dienen, gegeben werden*

Bei der Realisierung des synchronen Betriebs mit Hilfe von Einrichtungen 1 gemäß Fig. 1, 3_f 5 wird die Zahl der Steuersignale maximal gewählt, wie dies die Reduzierung des Fibonacci-p-Codea von gegebenen Stellenzahl auf die Minimalform erfordert. Bei dem asynchronen Betrieb, der mit Hilfe der Reduzierungseinrichtung gemäß Fig. 6 realisiert wird, werden von den Ausgängen der Minimalitätsermittlungseinheiten 30 auf die Einheit 47 (*ig. 8) Signale gegeben, die von dem

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Abschluß der Reduzierung des Fibonacci-p-Codes auf die Minimalform zeugt, und die Steuereinheit 47 hört auf Faltungsund Abwicklungssteuersignale zu formieren. Von den Ausgang der Minimisierungseinheit 51 gelangen die auf die Minimalform reduzierten Codekombinationen zu den zusätzlichen Informations· eingängen 5^2 u*"¹ 53/] und dann zu den Eingängen für den Zwischenbetrag und den Zwischenübetrag des Summatora 69· Nach Ablauf des Additionsvorganges findet eine Verschiebung der in den Registern 66 und 67 eingeschriebenen Code kombinationen um eine Stelle auf ein Signal von der Steuereinheit 47 statt. Ist weiterhin in der niedrigsten Stelle des Registers 67 eine "Eins" eingeschrieben, so wird der oben beschriebene Vorgang wiederholt. Ist in der niedrigsten Stelle des Registers 67 ein« "Null" eingeschrieben, so wird ein Nullsignal vom Ausgang der niederwertigen Stelle des Registers 67 auf die Steuereinheit 47 gegeben und .die letztere erzeugt ein Signal für die Verschiebung um eine Sbelle, das zu den Steuereingängen der Register 66 und 67 gelangt. Die Multiplikation wird so lange fortgesetzt, bis in das Multiplikandregister 67 die Multiplikation mit allen Stellen des Multiplikanden durchgeführt worden ist, wobei in dem Summator 69 das Produkt aus dem Multiplikanden und dem Multiplikator fixiert wird, das dann von dem Informationsausuang des Summators 69, der als Informationsausgang der Recheneinheit 44 dient, zum Informationseingang 45 der Ein- und Ausgabeeinheit 40 gelangt. Sodann wird diese Codekombination in den Subtraktionszähler 63 im Pibonacci-p-

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Code eingeschrieben. Der Steuerimpuls von der Steuereinheit 47 gelangt zum Eingang 49p, der ^B^-^B fische neingang des Subtraktionszählers 63 und des Additionszählers 63 dient* Das Eintreffen der Steuerimpulse von der Einheit 47 und folglich das Umsetzen des Fibonacci-p-Codes findet so lange statt, bis in allen Zählzellen 125 (*'ig. 26) des Subtraktionszählers 63 alle "Nullen" eingeschrieben sind, was zur Formierung eines "Nullsignals" in der imllennittlungsschaltung 64 führt, das zum Eingang 48₂ der Einheit 47 gelangt und das Anlegen der Steuerimpulse an den Eingang 49₂ der Einheit 40 einstellt. Hierbei wird in dem k-Additionszähler das Resultat der Umset· zung des Fibonacci-p-Codes in einen K-Code fixiert, der zum Informationsausgang 42 der Einheit 40 in Form einer Kombination "von elektrischen Signalen gelangt.

Die Subtraktion von Impulsen in Fibonacci-p-Codes erfolgt im Subtraktionszähler 63 gemäß Fig. 26. Im Ausgangszustand befinden sich die Flipflops 126 sautIieher Zählzellen 129 im Nullzustand· Nach dem Eintreffen des ersten Steuerimpulses formiert die logische Einheit 137 dank der Verzögerunge leitung 140 nach der Bückflanke dieses Steuerimpulses ein L-Signal, das die Flipflops 126 sämtlicher Zähleellen 125 in den L-Zustand einstellt·

Beim Eintreffen des zweiten Steuerimpulses auf den Reoheneingang des Subtraktion*saniere 63 wird das Flipflop 126 der ersten Zählseile 125 in den O-Zuetand gebracht. Nach Beendigung dieses Steuerimpulses wird ein L-Signal vom Mull»

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auBgang dee Flipflop⁸126 an den Eingang der logischen UND-Schaltung 143 der ersten Zählzelle 125 angelegt, während an den zweiten Eingang dieser UUD-öchaltung 143 ein L-Signal von L-lnformationsausgang 13I der zweiten Zählzelle 125, der mit dem L-Ausgang des Flipflops 126 der zweiten Zählzelle 125 in Verbindung steht, angelegt wird. Am Ausgang der logischen UND-Schaltung 143 der Zählzelle 125 erscheint ein L-Signal der beim Eintreffen am Takteingang 133 der zweiten Zählzelle 125 das Flipflop 126 dieser Zelle in dem O-Zustand bringt, und nach Durchlaufen der ODER-Schaltung 139 der ersten Zählzelle 125 das Flipflop 126 dieser Zählzelle 125 in den L-Zustand kippt. Der Zustand sämtlicher Zählzellen 125 des Subtraktionszählers 63 entspricht der Codekombination L OL LL, Der nächstfolgende Steuerimpuls stellt das Flipflop 126 der ersten Zählzelle 125 in den Nullzustand ein und versetzt den Subtraktionszähler 63 in einen unstabilen Zustand, der der Codekombination 0 0 L L L entspricht, i^ach Beendigung dieses Steuerimpulses wird der Subtraktionszähler 63 automatisch in den stabilen Zustand LLOLL durch Formierung «ines L-Signals am Ausgang der logischen Schaltung 143 der Zählzelle 125 und dank dem Anliegen von L-Signalen am Nullausgang des Flipflops 126 der zweiten Zählzelle 125, am anderen Informationseingang 144 der zweiten Zählzelle 125 und am Informationseingang 132 der gleichen Zählzelle 125 gebracht. Am Ausgang dieser logischen Schaltung 143 erscheint ein L-Signal, welches das Flipflop 126 der dritten Zählzelle 125 in dec O-Zustand und die Plipllops 126 der ersten und zweiten zählzel len 125 in den 7Q98 85/0705

L-Zustand bringt.

Bei der digitalen Informstionsverarbeibungseinrichtung gemäß Fig. 9 trifft die Information in Form eines k-Codes am Informationseingang 41, der als Informationseingang des reversierbaren k-Zählers 70 dient, ein. Gleichzeitig trifft an dem Steuereingang 49,. der Einheit 40, der mit dem Subtraktionseingang des reversierbaren Zählers 70 und dem Additionseingang des reversierbaren Zählers 71 in Verbindung steht ein Steuersignal ein, dessen Dauer der für die Umsetzung des k-Codes in einen ilbonacci-p-Code benötigten Zeit gleich ist. Auf den Steuereingang 49z unfl weiter auf die Recheneingänge der Reversierzähler 70 und 71 werden Steuerimpulse so lange gegeben, bis der Zustand des reversierbaren k-Zählers auf 0-Zustand geändert ist· Hierbei erzeugt die Nullermittlungsschal tung 60 ein "Null"-Signal, das auf den äingang 49_Q der Einheit 47 gegeben wird und das Anlegen von Steuerimpulsen an den Eingang 49* einstellt. Der Reversierzähler 71 fixiert einen Fibonacci-p—Code, der dem Ausgangs-p-Code entspricht und der dann auf den Informationseingang 43 der Recheneinheit gegeben wird. Auf Steuersignale, die an dem Eingang 50p ^er Recheneinheit 44 eintreffen, wird der dem Multiplikand entsprechende Fibonacci-p-Code in die Multiplikationseinheit für Pibonacci-p-Zahlen eingeschrieben, während der dem Multiplikator entsprechende Fibonacci-p-Code in den Register 67 eingeschrieben wird. Der Multiplikationsvorgang wird in der Recheneinheit 44 mit der Multiplikation des Multiplikanden in

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der Einheit 72 mit der ersten Zahl der Fibonacci-Heihe, d.h. mit "1" begonnen. Ist in der niedrigsten Stelle des Registers 67 mit dem Stellenwert ¹¹I¹¹ eine Eins eingeschrieben, so wird von ihrem Ausgang ein L-Si&nal in die Einheit 47 gegeben,

ihre

durch das in der letzteren eigene Additionssteuersignale erzeugt werden. Diese Additionssteuersignale werden auf den Steuereingang des Summators 69 gegeben, der die Addition des Fibonacci-p-Codes des an seinem Eingang 68 aus der Einheit 72 eintreffenden Summanden mit dem in dem Summator 69 eingeschriebenen Fibonacci-p-Code realisiert. Auf ein am Eingang 5O₂ der Recheneinheit 44 eintreffendes Steuersignal erfolgt eine Verschiebung des Fibonacci-p-Codes um eine Stelle nach den niederwert igen Stellen hin. Gleichzeitig führt die Muheit 72 eine Multiplikation des Multiplikanden mit der nächstfolgenden Zahl der Fibonacci-Reihe durch* Liegt an dem Ausgang der niedrigsten Stelle des Registers 67 ein O-tiignal an, so wird die oben beschriebene Operation Verschiebung und Multiplikation durchgeführt. Die Multiplikation mit Fibonacci-Zahlen in der Einheit 72 besteht aus einer Reihe von seriellen Additionen mit Formierung des Zwischenbetrages und des Zwischenübertrages, die man sodann auf die Minimalform auf oben beschriebene -Art ^reduziert.

Die Multiplikation zweier Zahlen geht so lange vor sich, bis mit allen Stellen des im Register 67 eingeschriebenen Multiplikators multipliziert worden ist. Das Multiplikationsresultat wird in dem öummator 69 formiert, von d< m es zum Informationseingang 45 der Ein- und Ausgabeeinheit 40 gelangt

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und wird dann in den Reversierimpulszähler 71 eingeschrieben. Von der Steuereinheit 47 wird ein Steuersignal auf den Eingang 49p der Einheit 40, der mit dem Additionseingang des reversierbaren k-Zählers 70 und dem Subtraktionüeingung des reversierbaren Zählers 71 in Verbindung steht, gegeben, so daß beim Anlegen von Impulsen an die Recheneingänge des reversierbaren k-Zählers und des reversierbaren Zählers 71 für Signale in Fibonacci-p-Codes der eretere eine Addition der Steuerimpulse und der letztere eine Subtraktion von Einsen aus dem in diesem eingeschriebenen Fibonacci-p-Code durchführt. Dieser Vorgang dauert so lange an, bis dex· Reversierzähler 71 den Nullzustand angenommen hat, was zur Formierung eines "Null"-Signals durch die Nullermittlungsschaltung 60 führt, welches auf den Eingang 48p der Einheit 47 gegeben wird und das Anlegen der Steuerimpulse einstellt. In dem reservierbaren k-Zähler 70 wird ein k-Code fixiert, der dem Multiplikationeergebnis im Fibonaccip-Code entspricht«

Die vorhandenen Reversierzähler 70 und 71 gestatten es, den Geräteaufwand für die Realisierung der Ein- und Ausgabeeinheit 40 zu vermindern, während die beschriebene Ausführunge Variante der Recheneinheit 44 die Multiplikation von Ganzzahlen ermöglicht.

Die Arbeitweise des Rovereierzählers 71 sei mit Bezugnahme auf die oben beschriebenen Schemas des Subtraktionszähler 63 (Fig. 19) und des Mditionszählere 59 (i'ig. 25) erläutert.

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Im Additionsbetrieb wird das erste Steuersignal auf den Additionseingang des Reversionszählers 71 (Fig.27)t ^{der m}ik dem Add it ions eingang 154 jeder Zählzelle 125 in Verbindung steht, gegeben. Hierbei wird der Anschluß des Ausganges der logischen ODER-Schaltung 153 über die logische Schaltung 127 an den Rücksetzeingang 129 der Flipflops 126 aller Zählzellen sowie der Anschluß des L-Ausganges der Flipflops 126 an einen der Eingänge der logischen U^D-Schaltung 131 über die logische UND-Schaltung 140 und die logische Oi)UK-Schaltung 150 gesichert.

Das Zählen von Impulsen im Additionsbetrieb wird wie in dem Additionszähler 59 gemäß Fig, 27 realisiert. Zur Sicherung der Subtraktion von Impulsen in Fibonacci-p-Codes wird das Steuersignal auf den Subtraktionseingang des Reversierzählers 71ι der mit den Subtraktionseingängen 155 sämtlicher Zählzellen 125 in Verbindung steht, gegeben. Hierbei wird der Anschluß des Ausganges der logischen ODER-Schaltung 153, die die Funktion der logischen Schaltung 139 erfüllt, an den Setzeingang der Flipflops 126 sämtlicher Zähzellen 125 über die logische UND-Schaltung 128 sowie der Anlegen des O-Ausganges des Flipflops 126 an einen der Eingänge der logischen UND-Schaltung 151, die die funktion der logischen UND-Schaltung 143 erfüllt, über die logische UND-Schaltung 149 und die logische ODER-Schaltung 150 gewährleistet· In diesem Betrieb funktioniert der Berersiersähler 71 genau so wie dar vorstehend beschriebene Subtraktionszähler 63.

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Fig· 7 seigt noch ein· Variante des Strulcturschemas der Informationeverarbeitungseinrichtung, bei der die Umsetzung des k-Positionscodes iA einen Fibonacci-p-Code, die in dem Umsetzer 61 realisiert wird, die Formierung des Zwischenbetrages und des Zwischenübertrages in dem Summator 77₁ die auf die Minimalform reduziert werden müssen, was durch Hinzufügen von zusätzlichen Einrichtungen 1 und Einführen von Kopplungen zwischen der Einheit 40 und der Einheit 51 erreicht wird, bedingt· Die am Eingang 41 der Einheit 40 eintreffende Information in Form eines k-Positionscodes wird in das Register 73 eingeschrieben« Jede Stelle des Registers wird durch Signale, die abwechselnd aus der Steuereinheit 47 an den Eingängen 49₂ -^_1n+I ^der Einheit 40, die als Eingänge der UM)-Schaltungen 7^λ - 74_m gelten, eintreffen, abgefragt« Beim Anliegen von L-Signalen an beiden Eingängen jeder U^D-Schaltung 74>j...74_m erscheint an ihrem Ausgang ein L-Signal, das auf den Eingang der entsprechenden logischen ODER-Schaltung der Einheit 73 gelangt, so daß am Ausgang 76 der Einheit 75 logischer ODER-Schaltungen ein Fibonacci-p-Code formiert wird, der dem Stellenwert des Registers 7~i>% der zum betreffenden Zeitf»> j)unkt abgefragt wird, entspricht. Betrachten wir ein Beispiel für die Umsetzung des Binärcodes der Zahl "7"» die wie folgt geschrieben wird:

Stellenwert 4 2 1

Binärcode LLL

bei ρ = 1

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Das citeuersignal trifft am Üin^ang 49p ^eiⁿ und am Ausgang der Schaltung 74^ erscheint ein L-Signal, Aus Ausgang 76 wird ein Fibonacci-p-Code formiert, der wie folgt geschrieben wird: Stellenwert 5 3 2 1

i'ibonacci-p-Code O 0 0 L

Auf ein Signal, das aus der Einheit 4-7 am Ji.in_cang 49,i, dei als Steuereingang des Summators 77 dient, eintrifft, wird eine Addition der ersten Godeoperation mit der im 3ummator eingeschriebenen Codekombination OOOO durchgeführt, so daß man die erste Codekombination 0 0 0 L des Summators 77 erhält.

Die Abfrage der zweiten Stelle des Registers 73 führt zum Erscheinen am Ausgang 76 eines Fibonacci-p-Codes, der die Form

Stellenwert 5 3 2 1

Fibonacci-p-Code 0 0 LO
hat·

Weiterhin wird auf ein Steuersignal aus der .einheit 47 eine Addition der ersten Codekombination 0 0 OL, die im Summator 77 gespeichert ist, und der zweiten Codekombination 0 0 LO durchgeführt. Dies führt zu einem Zwischenbetrag 0 0 L L, den man in der Einheit 51 auf die Minimalform OLOO reduziert. Nach Abfrage der dritten Stelle des Registers 7$, die den Wert 4 hat, erhält man am Ausgang 76 der Einheit 7¹? ein Fibonacci-p-Code, der wir folgt geschrie-

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ben wird.

Stellenwert 5 3 2 1

Fibonacci-p-Gode O LOL

Die Addition der dritten Codekombination mit dem im Summator 77 gespeicherten ju?gebnis der vorangehenden Addition ergibt den Code LOLO, der die toinimalform der Zahl 7 darstellt«

Die vorgeschlagene Ausführung des Umsetzers 61 gestattet es, die Wirkungsgeschwindigkeit durch "stellenweise" Umsetzung des Ausgangs-k-Codes gegenüber der vorstehend beschriebenen Ausführung zu erhöhen.

Ähnlich wie die oben beschriebene Recheneinheit gemäß Fig. 10 funktioniert die Recheneinheit gemäß Fig. 11. Der Unterschied besteht darin, daß beim Anliegen eines L-Signals am Ausgang der niederwertigen Stelle des Registers 67 nach Abschluß der Addition eine Verschiebung nicht um eine Stelle, sondern um p+1 Stellen durchgeführt wird. Die Möglichkeit einer solchen Verschiebung geht aus der minimalen Darstellungsform der Zahl im Fibonacci-p-Code hervor, in dem einer Eins zumindest "p" Nullen folgen. Die Verschiebung um p+1 Stellen wird in den Registern 67 und 66 unter der Wirkung des am Eingang ^Q₇, der Recheneinheit 44 von der Einheit 47 eintreffenden Steuersignals realisiert· Diese zusätzliche Verschiebung gestattet die Verkürzung der Dauer der Operation Multiplikation im Fibonacci-p-Code.

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Lie Ausführung der Recheneinheit 44 gemäß Fig· 12 gestattet es, die Speicherung und Verschiebung der Codes in den Registern 67 und 66 durch Formierung von Signalen in den Einheiten 30, die von der Abweichung von der minimalen Darstellungsform der Fibonacci-p-Codes beim Versagen von Schaltungselementen zeugen. Von den Ausgängen 82 und 83 dieser Einheiten 30 gelangt das Signal auf die Eingänge der Gruppe 46 von Eingängen der Steuereinheit 47 und stellt die arbeit der Recheneinheit 44 ein. Außerdem wird bei dieser Ausführung der Recheneinheit 44 eine !funktionskontrolle des Summatore 69 durch die Kontrolleinheit 109, die mit der Steuereinheit 47 in Verbindung steht, realisiert·

Die Recheneinheit 44 gemäß Fig. 13 funktioniert auf ähnliche Weise, wie die Recheneinheit gemäß Fig» 8. Jedoch gelangt hier die Information im Fibonacci-p-Code vom Ausgang des Multiplikandregisters 66 nicht unmittelbar auf den Eingang 68 des Summators 69 sondern über eine der Einheiten 84^.·'⁸^₀₊I logischer UND-Schaltungen, und über die Einheit 85 logischer ODER-Schaltungen, Die Einheit 84^ führt eine Multiplikation des im Register 66 eingeschriebenen Multiplikanden mit der Stelle des im Register 67 eingeschriebenen Multiplikators ein. Ist zum Beispiel der Wert der ersten Stelle des Multiplikanden und des Multiplikators gleich 1, so erscheint am Ausgang der Einheit 84^ ein Multiplikandcode, der über die Einheit 85 logischer ODER-Schaltungen auf den Eingang 68 des Summators 69 gegeben wird. Ist der Wert der i-ten Stelle des Multiplikators

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bzw« des Multiplikanden bzw, des einen und des anderen gleich O, so liegt am Ausgang der Einheit 84^ ein flullcode an· Aus dem Kriterium der minimalen Darstellungsform des Fibonacci-p-Codes folgt, daß der Fibonacci-p-Code des Multiplikanden am Ausgang nur einer der Einheiten 84_if deren Gesamtzahl p+1 ist, anliegen kann. Dadurch erfolgt die Verschiebung der Fibonaccip-Codes in den Registern 66 und 67 gleich um p+1 stellen, was die Erhöhung der Wirkungsgeschwindigkeit der Schaltung ermöglicht ο

Die vorstehend beschriebene Bedingung für das Anliegen des Fibonacci-p-Codes am Ausgang nur einer Einheit 84 ermöglicht die Kontrolle der Multiplikation durch die Kontrolleinheit 87, die auf jede bekannte Art realisiert werden kann. Erscheint der Fibonacci-p-Code am Ausgang mehr als einer Einheit 84, so formiert die Einheit 87 ein Fehlersignal, das zur Steuereinheit 47 gelangt und die Arbeit der Recheneinheit 44 einstellt. Hier wird die Kontrolle der Verschiebung und Speicherung der Information in den Registern 67 und 66 sowie der Arbeiteablauf des Summators 69 wie bei der vorstehend beschriebenen Ausführung der Recheneinheit 44 realisiert.

Die Kontrolle der Multiplikation von ganzen Zahlen wird durch Einführen einer Kontrolleinheit 109 in den Summator 69 und durch Einführen von Kontrolleinheiten in Form von Einheiten 30 in die Multiplikationseinheit 72 für Fibonacci-p-Zahlen, deren Funktion nachstehend beschrieben ist, ermöglicht.

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Die Recheneinheit 44, die die beschriebenen Varianten der Kontrolleinheiten benutzt, ist in Fig. 14 wiedergegeben. Darüber hinaus wird hier die Speicherung und Verschiebung der Codes im Register 67 von der Minimalitätsermittlungseinheit 30 kontrolliert. Im Falle einer Störung bzw. eines Versagens der Elemente der Schaltung erscheinen am Ausgang 81 des öummators 69, am Kontrollauegang 89 der Einheit 72 und am Ausgang 83 der Einheit 30 Fehlersignale, die zur Steuereinheit gelangen, welche die Funktion der Recheneinheit 44 einstellt«

Das Funktionsschema der Recheneinheit 44 gemäß Fig. 15 sichert die Division von Zahlen in Fibonacci-fr-Codes, die wie folgt realisiert wird« Die Information in Pore von CodekomDi- nationen des Dividenden und des Divisor· trifft abwechselnd am Inf ormationaeingang 43 der Recheneinheit 44 und somit an den Informationseingängen des Dividendregieters 91 und Divisorregisters 90 ein und wird in diesen Registern 91 und 90 fixiert· Auf ein Steuersignal, das am Eingang 50 aus der Einheit 47 eintrifft, wird die Codekombination des Divisors vom Ausgang des Registers 90 14 die Einheit 72 eingeschrieben, in der die Multiplikation mit dem Fibonacci-p-Zahlen, die von der Bildung eines Zwischenbeträges und eines Zwischenübertrages, deren Codekombinationen auf die Minimalform in den Reduzierungseinrichtungen 1y| und 1₂ gebracht werden, begleitet wird. Jedes Resultat der Multiplikation des Divisors mit der Fibonacci-p-Zahl, dargestellt in Minimalform, wird from Informationsausgang der Einheit 72 auf den Eingang der- Einrichtung

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, gegeben, die beim Eintreffen von Signalen an den Eingängen

- 54-z von der Steuereinheit 47 die Umsetzung dea Produktes aus dem Divisor und der Fibonacci-p-Zahl im direkten Fibonacci-p-Gode in einen inversen Fibonacci-p-Gode auf oben beschriebene Art realisiert. Der inverse Fibonacci-p-Code gelangt vom Ausgang der Einrichtung 1, auf den Eingang 53^t der durch den Eingang für den ersten Summanden des Summators 69, der die Addition des inversen Fibonacci-p-Codes mit dem am Eingang 68 für den zweiten Summanden vom Ausgang des Multiplikandregisters 1 eintreffenden Fibonacci.'-p-Code auf oben beschriebene Art realisiert. Die Operation Addition des direkten und inversen FibonaccirP-Codes ersetzt die Operation Subtraktion, die zum Vergleichen der Codekombination des Dividenden mit dem Produkt aus dem Divisor und der in der Einheit 72 eingeschriebenen Fibonacci-p-Zahl erforderlich ist_o Die im Summator 69 erhaltene Codekombination wird in dem Zusatzregister 93 auf ein Signal, das von der Steuereinheit am Eingang 5O₁ der Recheneinheit 44 eintrifft, fixiert. Ibt der Wert der h^;tfchsten Stelle der erhaltenen Codekombination gleich 1, was davon zeugt, daß der Dividend das Produkt aus dem Divisor und der Fibonacci-p-Zahl übersteigt, so wird in dem Quotientenregister 94- eine O eingeschrieben. Nach den Eintreffen des nächstfolgenden Steuersignals am Eingang 5(X. und der Steuerimpulsserie am Eingang 5O₂ wird der nächste Takt der Multiplikation des Divisors mit der nächsten Zahl der Fibonacci-Eeihe durchgeführt und der Vergleich des Multiplikanden und des erhaltenen Produktes wiederholt. Die Multipli-

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kation und der Vergleich wird so lange wiederholt, bis das Produkt aus dem !Multiplikator und der Fibonacci-p-Zahl den Aiert des kultiplikanden übersteigt, hierbei wird in der höchsten otelle des aurnniators 69 eine null eingeschrieben. In diesem Falle wird in die Ötelle des t^uotientenregisters 94, die dem vorangehenden Multiplikation- und Vergleichstakt entspricht, eine Kins eingeschrieben. Gleichzeitig wird die Differenz zwischen dem Multiplikanden und dem Produkt aus dem Divisor und der Fibonacci-p-Zahl, die man im vorangehenden Multiplikation- und Vergleichstakt erhalten und im Zusatzregister 93 eingespeichert hat, in das Register 91 «uf ein Signal, das von der Steuereinheit 47 anj Eingang 5O-i der Rechenhfcit 44 eintrifft, umgeschrieben. Diese Codekombination stellt einen Divisionsrest dar. Dann wird auf ein Signal von der Steuereinheit 47, die an den Eingängen 50z und 50p eintreffen, die aus dem Divisorregister 90 eintreffende Codekombination des Divisors eingeschrieben und mit den Fibonaccip-Zahlen multipliziert. Die Multiplikation- und Vergleichstakte werden wiederholt, aber den Vergleich des Produktes führ man mit dem Divisionerest durch, der im Register 91 gespeichert ist. Die Bildung von Resten, die in das Register 91 eingeschrieben werden, und Quotienten, die in das Register 94 eingeschrieben werden, setzt man so lange fort, bis man die tferte aller η Stellen de» (Quotienten erhalten hat, wobei man die Zahl von "n" in Abhängigkeit von der erforderlichen Genauigkeit wählt. Die Codekombination des Quotienten gelangt vom Ausgang des ^uotientenregisters 94 auf den Informatiqns-

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eingang 45 der üiin- und Ausgabeeinheit 40.

Die Funktion der Recheneinheit 44 gemäß iig, 16 ist im Wesentlichen der Jj unk tion der vorstehend beschriebenen Ausführung ähnlich, uer unterschied besteht darin, daß man bei der Ausführung gemäß Jj¹I₀, 16 den Dividend über den Summ-mdeingang Gö in den Summator G^ einschreibt, während der Vergleich des Dividenden und nachher der Reste, die man bei der Division durch den im Register yO gespeicherten Divisor erhält, von de"r auf bekannte Art realisierten Codevergleichsschaltung durchgeführt wird. Wie bei der vorstehend beschriebenen Ausführung wiixl im Falle, wenn das Produkt aus dem Divisor und der Fibonacci-p-Zahl größer als der Dividend (Rest) ist, im üummator 69 ein Rest formiert. In die ötelle des Uegis ters ⁰A» die dem vorangehenden Vergleichs- und Multipli-Jcationstakt entspricht * wird eine üins eingeschrieben.

Die Jj'ormierung eines Hest-s erfolgt durch Addition des Dividenden (bzw, des Restes) mit dem inversen Fibonacci-p-Code des im vorherigen Multiplikations-r und Vergleichs takt erhaltenen Produktes aus Dividend und Fibonacci-p-Zahl, Dieses .Produkt wird von dem zusätzlichen Informationsausgang der Einheit 72 in die Minimisierungseinheit 51 ^ur Umsetzung in einen inversen Code gegeben. Die Realisierung dieser Variante erfordert einen geringeren Geräteaufwand,

Die Sicherheit der Informationsvex^arbeitung wird dadurch erhöht, daß man in die Recheneinheit 44 (Fig. 17) Minimalitätsermittlungseinheiten JO einführt, die ein Fehlersignal

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uei Störungen der minimal en Dax'stellun^sf orm der iibonucci-p-Godos, die durch Vera a ge η von. tie ment an der itegistiex· yO und Q4 verursacht werden, i'ormieren. Außerdem sind in die Einheit 72 und den üummator 69 Kontrolleinheiten 109 (H_ü# 22) eingeführt, die einen Fehlersitinal bei l-'unktionsstörungen an diesen üinriehtuxigen formieren. Die Jj'ehlersignale gelangen von dem Ausgang 89 (*ΐώ· 17) dor Einheit 72, vom Ausgang 81 des üuuimators 69 und von den Ausgängen 97 und 98 der Einheiten 30 zur Steuereinheit 4-7» die die Üecheneinheit 44 abschaltet.

Die oben erwähnte Multiplikationseinheit 72 (i'ig. 18) funktioniert wie folgt. Die mit der I'ibonacci-p-Zahl zu multiplizierende Godekombination gelangt auf den Informationseingang der Einheit 72, der einen der Informationseingän&e 100 der Register 99^·. »99.^ bildet. Auf ein Steuersignal, das an den Üteuereingängen 101 samtlicher Hegister 99-ι···99_ο /ι eintrifft, wird die Ausgangscodekombination aus dem Register 90 in dio Register 99,«...99 * und die Nullcodekombination in die Register 99_tH.^ eingeschrieben. Auf ein Nullsignal, das an den üteuereingängen der Register 10^ und 106 eintreffen, werden die Nullcodekonbination in das Register 106 und die Ausgangscodekombinatioxx in das Regiscer 103 umgeschrieben und diese Codekombination im Halbaddierer 107 addiert. Im Ergebnis der Addition werden Codekombinationen für den Zwischenbotrag und den Zwischenübertrag gebildet, die von den Ausgängen

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ORIGINAL INSPECTED

der Einheit '?2 zur Minimi si erungseinheit i?1 gelangen. Diese auf die Minimalform reduzierten Codekombinationen gelangen wieder auf die Informationseingänge der Register 103 und 106 des Summators 104 und werden in diese auf ein Steuersignal von der Einheit 47 eingeschrieben. Die Zahl der sich wiederholenden Zyklen der Reduzierung der Fibonacci-p-Codes auf die Minimalform und deren Addition wird größtmöglich und gleich —S» gewählt, wobei η die Stellenzahl des Fibonacci-p-Codes ist.

Die mittlere Zahl der sich wiederholenden Zyklen ver» mindert man durch Mnführen einer Nullermittlun^sschaltung 111, die ein Signal für die Beendigung der Addition bei Nullgleichheit der im Register 106 eingeschriebenen Codekombination des Zwischenübertrages formiert« Das üidresultat der Addition wird am Ausgang des Registers 103 abgelesen« Das gleiche Endresultat der Addition wird in das Register 99^ eingeschrieben« Gleichzeitig wird die Information aus jedem vorangehenden Register 99^ iß jedes nachfolgende Register 99-1 λ auf ein Steuersignal, das an den Steuereingängen 101 vor der Einheit 47 eintrifft, umgeschrieben.

Nachstehend sei ein konkretes Beispiel für die Multiplikation der Zahl "4" mit Fibonacci-p-Zahlen für ρ = 2 betrachtet. Das Ergebnis ist in der Tabelle susammengefaßt.

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	99,	toft	99j	2732008	Multiplikation
	4	W	4	Tabelle
Fibonacci-	4	Zustand des	4	Reßisters Ergebnis der	4
p-Zahl	8	992	4	994	8
	12	4	4	O	12
1	16	4	8	4	16
2	20	4	12	4	20
3>	28	8	16	4	28
4	40	12	20	4	40
5	56	16	28	8	56
7		20		12
10		28		16
14	40	20

In der Einheit 72 wird während der Multiplikation eine Kontrolle der Mnschreibung und speicherung der Codes in den Registern 99 vorgenommen. Dies erfolgt mit Hilfe der Einheiten 30, die ein Fehlersignal bei ütörung der minimalen Darstellungsform der Fibonacci-p-Codes erzeugen, welches zum Kontroll ausgang 89 über die logische ODEH-Schaltung 108 gelangt. Darüber hinaus wird die Bildung des Zwischenbetrages und des Zwischeaüberträges in dem Summator 104 mit Hilfe der Kontrolleinheit 109 von deren Ausgang auch ein Fehlersignal auf den Eingang der logischen UWD-Schaltung 108 gegeben wird, überwacht« Aus dem Kriterium der minimalen Darstellungsform folgt, daß wenn bei der Addition von Zahlen ein L-Übertrajgungssignal am Übertragsausgang 114 der i-ten Zelle 112

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des Halbaddierers 107 erscheint, so erscheinen an den Beoragsausgängen 113 von ρ Zellen 112, die rechts von der i-ten Zelle 112 liegen, und von ρ Zellen, die links von der i-ten Zelle 112 liegen unbedingt O-oignale· Das üichteinhalteu dieser Bedingung zeugt von einer fehlerhaften Funktion des Halbaddierers 107. Die Fehlererkennung wird von der Kontrolleinheit 109 wie folgt realisiert· Das L-Ubertragssi_bnal gelangt vom Ausgang 114 auf den Eingang 122 der i-ten Kontrollzelle 120« Trifft gleichzeitig mit diesem L-Signal nur ein einziges L-oignal vom Betragsaugang 113 der oben erwähnten Zellen 112 des Halbaddierers 107 ein, so gelangt dieses L-Signal nach Fassieren der logischen ODJifi-Schaltung 122 und der logischen UND-Schaltung 121 zum Ausgang 124 der Kontrollzelle 120 und weiter über die logische ODKü-Schaltung 119 zum Ausgang 108 der Kontrolleinheit 109.

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Claims (1)

1. PATMTANSHIÜCHE

   1.Einriebtuns zur Reduzierung von Fibonacci-p-Codes auf die Minimalform, dadurch gekennzeichnet, daß sie η Funktionszellen (2) enthält, jede von welchen zumindest zwei Faltungsinformatlonseingänge O) und (4), zwei Faltungssetzeingänge und (6), einen Faltungssteuereingang (7)» einen Informationseingang (8), einen Informationsausgang und einen Faltungsausgang besitzt, wobei der Faltungsauegang der 1-ten Funktionszelle (2) mit einen der Faltungssetzeingänge (5) der (1-1)-ten Funktionszelle (2) und mit einem der Faltungssetzeingänge (6) der (l-1)-ten Funktionszelle (2), der eine Faltungsinformat ions eingang O) der 1-ten Funkt ions ze He (2) mit dem Informationsausgang der (1-1)-ten Funktionszelle (2) und der andere Faltungsinformationseingang der 1-ten Funktions zelle (2) - mit dem Informationsausgang der (l-p)-ten FunW. tionszelle (2) und mit einem der Faltungsinformationseingänge O) der (1-1)-ten Funktionszelle verbunden sind, während die Faltungssteuereingänge sämtlicher FunktionszeIlen (2) an einen gemeinsamen Funkt, der als Faltungssteuereingang (7) der Einrichtung (1) zur Reduzierung von Fibonacci-p-Codes auf die Minimalform gilt, angeschlossen sind, und die Gesamtheit "n" der Informationseingänge (8) und der Informationsausgänge aller Funktionszellen (2) jeweils einen mehrstelligen Informationseingang und einen mehrstelligen Informationsausgang der

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   gesamten Einrichtung (1) bilden, wobei ρ = 1, 2, 3,..n die Stellenzahl des Fibonacci-p-Codes und 1 = 1, 2...η ist.

   2.üiurichtung (1) nach Anspruch 1, dadurch gekennzeichnet, daß jede Funktionezelle (2) ein Flipflop (9), eine Schalteinheit (10), die zumindest vier Eingänge und zwei Ausgänge hat, und eine Faltungseinheit (11), die zumindest vier Eingänge und einen Ausgang hat und ein Signal formiert, das über die Schalteinheit (10) auf die Flipflops C9) eier 1-ten, (l-1)-ten und (l-p-i)-ten Funktionszelle (2) einwirkt und die Flipflops (9) dieser Funktionszellen (2) in den anderen Zustand kippt, enthält, wobei der L-Ausgang (18) des Flipflops (9) als Informabionsaus gang der Funktionszelle (2) dient, der O-Ausgang des Flipflops (9) mit einem der Eingänge (12) der Faltungseinheit (11) verbunden ist, dessen nächstfolgende zwei Eingänge als Faltungsinformationseingänge (3) und (4) der Funktionszelle (2) dienen, während der restliche Eingang der Faltungseinheit (11) als Faltungseteuereingang der Funktionszelle (2) wirkt, der Ausgang der Faltungseinheit, der als Faltungsausgang der Funktionszelle (2) dient, mit dem ersten Eingang der Schalteinheit (10) in Verbindung steht, deren zwei ter und dritter Eingang als Faltungssetzeingänge (5) und (6) der Funktionszelle (2) dienen, während der restliche Eingang als Informationseingang (8) der Funktionszelle (2) dient, und daß der eine Eingang der Schalteinheit (10) mit dem Setzeingang (17) des Flipflops (9) und der andere Ausgang der

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   Schalteinheit (10) - mit dem Rücksetzeingang des Flipflops (9) in Verbindung stehen·

   3. Einrichtung (1) nach Ansprüchen 1 und 2, dadurch gekennaeichnet. daß jede 1-te Funktionszelle (2) auch einen zusätzlichen Informationsausgang, einen FaItungsVerbotsausgang, einen Abwicklungeausgang, (p-1) Faltungsverbotseingänge (19)» einen Abwicklungssteuereingang (20), (p+2) Abwicklungsinformationseingänge (21), (p+1) Abwicklungssetzeingänge (22),hat, wobei der Faltungsverbotsausgang der 1-ten Funktionszelle (2) mit dem irrten Faltungeverbot seingang (19) der (l-i-i)-ten Funktionezelle (2), der Abwicklungsausgang der 1-ten Funktion! zelle (2) - mit dem j-ten Abwicklungssetzeingang der (l-p-j+1) -ten Funktionszelle (2) in Verbindung stehen, die Abwicklungseteuereingänge eämtlicher Funktionszellen (2) in einem gemeinsamen Punkt vereinigt sind und den Abwicklungssteuereingang der Reduzierunseeinrichtung (1) bilden, der (p+2)-te Abwicklungsinformationeeingang (21) der 1-ten Funktionszelle - mit dem Zusatzinformationsausgang der (1+1)-ten Funktionszelle (2) und der s-te Abwicklungsinformationseingang (21) der 1-ten Funktionezelle (2) - mit dem Zusatzinformationsausgang der (l-p-e+2)-ten^lFunktionszelle (2) verbunden sind, wobei i ■ 1, 2..· p+1| d = 1, 2... p+1, e=1, 3... P+2 ist.

   4. Einrichtung (1) nach Anspruch 3» dadurch gekennzeichnet, daß jede 1-te Funktionszelle (2) eine Abwicklungseinheit (23) enthält, die zumindest (p+4) Eingänge und einen Ausgang

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   hat und ein Signal formiert, das über Schalteinheiten (10) auf das Flipflop (9) der 1-ten Funktionszelle (2) und auf die Flipflops (9) der Funktionszelle (2) von der (l-p)-ten bis zur (l-2p)-ten einschließlich einwirkt und diese in den invereen Zustand kippt, und daß die Faltungeeinheit (11) auch (p-1) FaItungsverbotseingänge, die als Faltungaverboteeingänge (19) der Funktionezelle (2) dienen, und einen Faltungsverbotsauegang, der als FaltungsTerbotsausgang der Funktionezelle (2) dient, hat, während die Sehalteinheit (10) (p+2) Zusatzeingänge besitzt, wobei einer der Eingänge der Abwicklungseinheit (23) mit dem L-Auegang (18) des Flipflope (19) verbunden ist, der andere TMngang der Abwicklungseinheit als Abwiafclungseteuereinheit (2o) der Funktionszelle (2) und die restlichen (p+2) Eingänge der Abwicklungseinheit (23) als Informationsauegänge (21) der Funktionezelle (2) dienen, während der Ausgang der Abwicklungeeinheit (23), der als Abwicklungeausgang der Funktionszelle dient, mit einen der Zusatzeingänge der Schalteinheit (10), deren übrige (p+1) Zusatzeingänge ale Abwicklungssetzeingänge (22) der Funktionezelle (2) dienen, verbunden ist und daß der O-Auegang des Flipflope (9) als Zusatzinformationsausgang der Funktionezelle wirkt«

   5· Einrichtung (1) nach Ansprüchen 3» 4-, dadurch gekennzeichnet, daß jede 1-rte Funktionezelle (2) auch (p-2) Abwicklungsverboteeingänge (27) und einen Abwicklungsverbotsauegang besitzt, wobei der Abwicklungsverbotsausgang der 1-ten Funktionezelle (2) an den k-tem Abwicklungsverboteeingang (27) der (l-k-i)-ten Funktionezelle (2) angeschlossen ist, Ii

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   b· Einrichtung (1) nach Anspruch 2, dadurch gekennzeichnet, daß die Faltungseinheit (11) als logische UND*Schaltung ausgeführt ist·

   7· Einrichtung (1) nach Anspruch 6 in Verbindung mit den Ansprüchen 3, 4, 5, dadurch gekennzeichnet, daß die Faltungseinheit (11) einen Negator (25) enthält, während die logische UwD-Schaltung (24) (p-1) Zusatzeingänge hat, die als Faltungsverbotsausgänge (19) der Faltungseinheit (11) dien#n,und daß der Ausgang des Negators (25) als Faltungsverbotsausgang der Faltungseinheit (11) auftritt, während der Eingang des Negator* (25) mit dem Ausgang der logischen UND-Schaltung (24) in Verbindung steht,

   8· Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Schalteinheit (10) zwei logische ODER-Schaltungen (13) und (14) mit je zwei Eingängen enthält, wobei der Ausgang der einen logischen ODER-Schaltung (13)» der als Ausgang der Schalteinheit (10) dient, mit dem Rücksetzeingang (16) des Flipflops (9) verbunden ist, während ihre Eingänge als Abwick_r lungssetzeingänge (22) der Funktion«ζelIe (2) dienen, der Auegang der anderen logischen ODüK-Schaltung (14) als Ausgang der Schalteinheit (10) dient und mit dem Setzeingang (17) des Flipflops (9) verbunden ist, während einer ihrer Eingänge als Informationseingang (8) der 1-ten Funktionszelle dient und der andere Eingang mit den Ausgang der Faltungseinheit (11) der Funktionsteile (2) in Verbindung steht·

   9· Einrichtung (1) nach Anspruch 8 in Verbindung mit den Ansprüchen 5t 4» 7t dadurch gekennzeichnet, daß die erste logische ODER-Schaltung (13) der Schalteinheit (10) einen

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   Zusatzeingang, der mit dem Ausgang der Äbwicklungseinheit (232 in Verbindung steht, enthält, während die andere logische ODER-Schaltung (14) (p+1) Zusatzeingänge, die als Abwicklungssetzeingänge (22) der Funktionszelle (2) dienen, hat.

   10. !Einrichtung (1) nach Ansprüchen 3 und 4, dadurch gekennzeichnet, daß die Abwicklungseinheit (23) als logische UND-bchaltung mit zumindest (p+4) Eingängen ausgeführt ist·

   11. Einrichtung (1) nach Anspruch 5 iß Verbindung mit dem Anspruch 10, dadurch gekennzeichnet, daß die Abwicklungseinheit (23) einen Negator (29) enthält, während die logische UND-Schaltung (28) (p+2) Zusatzeingänge, die als Abwicklungsverbotseingänge (27) der Abwicklungseinheit (23) dienen, hat, wobei der Ausgang des Negators (29) als Abwicklungsverbotsausgang der Funktionszelle (2) dient und der Eingang des Ne-r gators (29) mit dem Ausgang der logischen UND-Schaltung (28) ddr Abwicklungseinheit (23) verbunden ist.

   12. Einrichtung nach Ansprüchen 3 und 5_t dadurch gekennzeichnet, daß sie eine Einheit (30) zur Ermittlung der Minimali tat der Zahlendarstellungsform im Pibonacci-p-Code hat, die zur Formierung eines Minimalitätssignals für die Zahl im Fibonacci-p-Code dient und zumindest eine logische QDER-Schaltung (31) mit η Eingängen (32) und η Eintypenzellen (33)ι jede von welchen als logische UND-Schaltung (36) und logische ODER-Schaltung (38) ausgeführt ist, wobei der Informationsausgang der 1-ten FunktioneselIe an einen der Eingänge der logischen UND-Schaltung (36) der 1-ten Zellen (33) der Minimalitäteermittlungseinheit (30) angeschlossen ist, währ· rend der andere Eingang der erwähnten logischen UND-Schaltung

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   an den Ausgang der logischen QDiSH-Schaltung (38) der Zelle (33) der Minimalitätsermittlungseinheit gelegt ist, die ρ Eingänge (37) hat, welche mit den Informationseingängen der FunktionszeIlen (2) von der (l-1)-ten bis zur (l-p)-ten einschließlich in Verbindung stehen, der Ausgang der UND-Schaltung (36) jeder 1-ten Zelle (33) der Minimalitätsermittlungseinheit (30) an den 1-ten Eingang (32) der logischen ODISR-Schaltung (31) der Minimalitätsermittlungseinheit (30), deren Ausgang als Minimalitatssignalausgang der Reduzierungseinrichtung (1) gilt, angeschlossen ist«

   13· Einrichtung (1) nach Ansprüchen 3·..5» dadurch gekennzeichnet, daß die 1-te Funktionszelle (2) einen Invertierungseingang, der als Zähleingang des Flipflops (9) dieser Funkt ionsae He (2) dient, hat, wobei die Invertierungseingänge (39) der Funktionszellen (2) von der ersten bis zur (n-p)-ten in einen gemeinsamen Punkt, in dem ein Invertierungsein- ' gang der Einrichtung (1) zur fieduzierung von Äbonacci-p-Codes auf die Minimalform gebildet wird, vereinigt sind«

   14« Digitale Informationsverarbeitungseinrichtung, die eine Bedieneinheit (44) mit einem mehrstelligen Informationseingang (43), eine» Informationeausgang und einer Gruppe von fit tiiiiilingiinnn eine Steuereinheit (47) mit zumindest zwei Gruppen von Ausgängen, eine Ein* und Ausgabeeinheit (40) mit zwei mehrstelligen Informationaeingängen (41) und (45), zwei mehrstelligen Informationeausgängen sowie eine Gruppe (49) von Steuereingängen enthält, wobei einer der Informationaeingänge (41) der Ein- und Ausgabeeinheit (40) als In-

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   -ver- -ungformaliciecingang der digitalen Informationäarbeitfseinrichtung dient, der andere Informationseingang (45) der Ein- und Ausgabeeinheit (40) mit dem Informationsausgang der Recheneinheit (44) in Verbindung steht, einer der Informationsausgänge (42) der Ein- und Ausgabeeinheit (40) als Informationsausgans der digitalen Informationsverarbeitungseinrichtungen dient und mio ded Informationseingang der Recheneinheit (44) verbunden ist, eine Gruppe von Ausgängen der Steuereinheit (47) - mit der Gruppe 50 von Steuereingängen der Recheneinheit (44) und die andere Gruppe von Ausgängen der Steuereinheit (47) - mit der Gruppe (49) von iit euer eingängen der Bin- und Ausgabeeinheit (40) in Verbindung stehen, dadurch gekennzeichnet, daß sie eine Minimisierungseinheit (51) für Fibonacci-p-Codes enthält, die eine Gruppe (52) von mehrstelligen Informationseingängen, eine Gruppe von mehrstelligen Informationsausgänger eine Gruppe (54) von Steuereingängen hat und zumindest zwei Einrichtungen (1) zur Reduzierung von Fibonacci-p-Codes auf die Minimalform, die gemäß Anspruch 1 ausgeführt sind, einschließt, wobei jeder Informationseingang und jeder Informationsausgang der Minimisierungseinheit (51) jeweils an den Informationseingang und den Informationsausgang einer der Reduzierungseinrichtungen (1) angeschlossen ist, während die Re* cheneinheit (44) und die Ein- und Ausgabeeinheit (40) die Realisierung von Funktionen in Fibonacci-p-Codes ermöglichen, und daß die Recheneinheit (44) eine Gruppe von zusätzlichen mehrstelligen Informationseingängen (55) und eine Gruppe von

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   zueätslichen mehrstelligen Informationsausgängen hat, die Steuereinheit (47) eine zusätzliche Gruppe von Ausgängen umfaßt, wobei die Gruppe von zusätzlichen Informationsausgängen der Recheneinheit (44) mit der Gruppe (52) von Informationseingängen der Minimisierungseinheit (51) für Fibonacci-p-Codes, die Gruppe von Informationsausgängen der Minimisierungseinheit (51) für Fibonacci-p-Codes - mit der Gruppe (53) von zusätzlichen Informationseingängen der Recheneinheit (44), die Gruppe (54) von Steuereingängen der Minimisierungseinheit (51) für Fibonacci-p-Codes - mit der zusätzlichen Gruppe von Ausgängen der Steuereinheit (47) verbunden sind.

   15· Digitale Informationsverarbeitungseinrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Ein- und Ausgabeeinheit (40) eine Gruppe (56) von zusätzlichen mehrstelligen Informationseingängen, eine Gruppe von zusätzlichen mehrstelligen Informationsausgängen hat, während die Minimalisierungseinheit (51) fttr Fibonacci-p-Code eine zusätzliche Gruppe (57) von mehrstelligen Informationseingängen und eine zusätzliche Gruppe von mehrstelligen Informationsausgängen

   und zusätzlich zumindest zwei Reduzierungseinrichtungen (1) einschließt, und die Gruppe von zusätzlichen Informationsausgängen der Ein- und Ausgabeeinheit (40) mit der zusätzlichen Gruppe (57) von Informationseingängen der Minimalisierungseinheit (51) für Fibonacci-p-Codes und die Gruppe (56) von zusätzlichen Informationseingängen der Ein- und Ausgabeeinheit (40) mit der zusätzlichen Gruppe von Informationsausgängen der Uinimisierungseinheit (51) für Fibonacci-p-Codes

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   in Verbindung stehen, wobei jeder zusätzliche Informationseingang (57 i) und jeder zusätzliche Informationsausgang der Minimisierungseinheit jeweils als Informationeeingang und Informationsausgxang einer der zusätzlichen Keduzierungseinrichtungen (1) wirkt.

   16. Digitale Informationsverarbeitungseinrichtung nach Anspruch 14 oder 15» dadurch gekennzeichnet. daß die Gruppe von Steuerauegängen der Recheneinheit (44) mit der Gruppe (46) von Eingängen der Steuereinheit (47) in Verbindung steht.

   17. Digitale Einrichtung nach Anspruch 16, dadurch gekennzeichnet» daß die Gruppe von Steuerausgangen der Ein- und Ausgabeeinheit mit der anderen Gruppe (48) von Eingängen der Steuereinheit (47) verbunden ist.

   18. Digitale Einrichtung nach Anspruch 14...17» dadurch gekennzeichnet. daß die Gruppe von Steuereinängen der Mini-· misierungseinheit (51) für Fibonacci-p-Codes mit der zusätzlichen Gruppe (55) von Eingängen der Steuereinheit (47) in Verbindung steht.

   19. Digitale Einrichtung nach Anspruch 16 in Verbindung mit den Ansprüchen 14, 15» 17i 18, dadurch gekennzeichnet« daß die Recheneinheit (44) ein Dividendregister (91},ein Divisorregister (90)» ein Cjuotientenregister (94)» ein Zusatzregister (93)» eine Multiplikationseinheit (72) für Fibonacci-p-Zahlen und einen Summator (69) für Fibonacci-p-Codes enthält, wobei der Informationseingang des Divisorregisters (90) mit dem Informationeeingang des Dividendregi-

   709886/0708

   sters (91) verbunden ist und als Informationseingang (43) der Recheneinheit (44) dient, während de.r Informationsausgang des Quotientenregisters (94) als Informationeausgang der Recheneinheit (44),,auftritt, die Eingängen für den Zwischenbetrag und den Zwischenübertrag der Multiplikationseinheit (72) jeweils den ersten und zweiten Eingang der Gruppe (53) zusätzlicher Informationseingänge der Recheneinheit (44), die Eingänge für den Zwischenbetrag, den Zwiechenübertrag und einer der Summandeneingänge (68) dee bummators (69) für I'ibonaccip-Codee jeweils den dritten, vierten und fünften Eingang der Gruppe (53) zusätzlicher Informationeeingänge der Recheneinheit (44), die Ausgänge für den Zwischenbetrag^ den Zwischenübertrag und der Informationsauegang der Multiplikationseinheit (72) jeweils den ersten, zweiten und dritten Ausgang der Gruppe zusätzlicher Informationsauegänge der Recheneinheit (44), die Ausgänge für den Zwischenbetrag und den Zwiechenübertrag des Summators (69) jeweils den vierten und fünften Ausgang der Gruppe zusätzlicher InfoTBationeausgänge der Recheneinheit (44) bilden, wobei der Informationsausgang des Divis orre gist ers (90) mit dem Informationseingang der Multiplikationseinheit (72), der Informatioasausgang des Summators (69) - mit dem Informationseingang des Zusatzregisters (93)» dessen Informationeausgang an dem zweiten Informationseingang des Dividendregisters (91) angeschlossen ist, in Verbindung stehen, und daß der Informationeausgang des Registers (91) mit den Eingang für den zweiten Summanden des Summators (69), der Ausgang der höherwertigen Stelle des Summators (69) - mit

   700885/0705

   dem Inforaationseingang des (^uotlentenregisters (94) verbunden sind, wobei der Steuereingang dfes Divisorregieters (90) - mit dem S.euereingang des Dividendregisters (91)> dee Quotientenregistere (94), des Zusatzregisters (93) verbunden ist und den ersten Eingang der Gruppe (30) von Steuereingängen der Recheneinheit (44) bildet, der erste und zweite Steuereingang der Multiplikationseinheit (72) jeweils den zweiten und dritten Eingang der Gruppe (50) von Steuereingängen (50) der Recheneinheit (44), der Steuereingang des Summators (69) den vierten Eingang der Gruppe (5o) von Steuereingangen der Recheneinheit (44) bilden.

   20. Digitale Einrichtung nach Anspruch 16 und 19t dadurch gekennzeichnet, daß die Recheneinheit (44) vier Minimalitateermittlungseinheiten (30) besitzt, während die Multiplikationseinheit (72) für Fibonacci-p-Zahlen und der Summator (69) für Fibonacci-p-Codee Kontrollausgänge (29) und (81) haben, wobei die Informationsauegänge des Dividendregisters (91), des Divisorregietere (90), des Quotientenregisters (94) und des Zusatzregisters (93) «ait den Eingängen der entsprechenden Minimalitätsermittlungseinheit (3o) verbunden sind, wobei die Ausgänge (82), (83), (97), (98) der Minimalitäteermittlungseinheiten (30) und die Kontrollauegänge (89) und (81) der Multiplikationseinheit (72) und des Summatore (69) als Ausgänge der Gruppen von Steuerauegängen der Recheneinheit (44) auftreten.

   21. Digitale Einrichtung nach Anspruch 16 in Verbindung

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   - ι*- 2732009

   mit den Ansprüchen 14...17» dadurch gekennzeichnet, daß die Recheneinheit (44) ein Divisorregister (90)» ein ^uotientenregister (94), eine Multiplikationseinheit (72) für Fibonacci- -p-Zahlen einen üummator (69) tür Fibonacci-p-Codes und eine Codevergleichsschaltung (93) enthält, wobei der Informationseingang des Divisorregistera (90) mit dem Eingang für den zweiten Summanden des üummators (69) verbunden ist und als Informationseingang der Recheneinheit (44) dient, die Eingänge für den Zwischenbetrag und den Zwischenübertraf der Multiplikationseinheit (72) für Fibonacci-p-Zahlen jeweils den ersten und zweiten Eingang der Gruppe (53) zusätzlicher Informationsausgänge der Recheneinheit (44), die Eingänge für den Zwischenbetrag und den Zwischenübertrag und der Eingang für den ersten Summanden des Summators (69) für Fibonacci -p-Codes jeweils den dritten, vierten und fünften Eingang der Gruppe (53) zusätzlicher Informationseingänge der Recheneinheit bilden, der Informationsausgang der Multiplikationseinheit (72) für Fibonacci-p-Zahlen oat dem ersten Eingang (56) der Codevergleichsschaltung der zweite Eingang der Codevergleichsschaltung (95) mit dem Informationsausgang des Summatore (69) für Fibonacci-p-Code· verbunden sind, der Informationsausgang der Codevergleicheschaltung (95) den •raten Ausgang der Gruppe von Steuerausgängen der Recheneinheit (44) bildet und mit dem Informationeeingang des Siuotientenregisters (94) verbunden ist, der Informationsaus gang des Cjuotientenregisters (94) als Informationsauegang der

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   -ι**- 2732005

   Recheneinheit (44) dient, der Informationsausgang des Divisorregisters (90) mit dem Informationseingabe der Multiplikationseinheit (72) für Fibonacci-p-Zahlen in Verbindung steht, die Ausgänge für den Zwischenbetrag, den Zwischenübertrag und der Zusatzinformationsausgang der Multiplikationseinheit (72) für Fibonacci-p-Zahlen jeweils den ersten, zweiten und dritten Ausgang der Grup,e zusätzlicher Informationsausgänge der Recheneinheit (44), die Ausgänge für den Zwischenbetrag und den Zwischenübertrag des Summators (69) für Fibonacci-p-Codes jeweils den vierten und fünften Ausgang der Gruppe von Zusatzinformationsausgänge der Recheneinheit (44) bilden, der Steuereingang des Divisorregisters (90) mit dem Steuereingang des Quotientenregisters (94) verbunden ist und den ersten Mngang der Gruppe (30) von Steuereingängen der Recheneinheit (44) bildet, der erste und zweite Steuereingang der Multiplikationseinheit (72) für Fibonacci-p-Zahlen jeweils den zweiten und dritten Eingang der Gruppe (50) von Steuereingängen der Recheneinheit (44), der Steuereingang des Summators (69) für Fibonacci-p-Codes den vierten Eingang der Gruppe (50) von Steuereingängen der Recheneinheit (44) bildene

   22. Digitale Einrichtung nach Anspruch 16 und 21, dadurch gekennzeichnet, daß die Recheneinheit (44) zwei Minimalitätsermittlungseinheiten (30) aufweist, wobei die Multiplikationseinheit (72) für Fibonacci-p-Zahlen und der Summator (69) für Fibonacci-p-Codes Kontrollausgänge (89) und (81)

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   273200«

   haben, während die Informationsausgänge des Divisorregisters (90) und des Quotientenregisters (94) mit den Eingängen der entsprechenden Minimalitätsermittlungaeinheit (30) in Verbindung stehen und die Kontrollauegänge (39) und (81) der Multiplikationseinheit (72) und des Summators (69) und die Ausgänge der Minimalitätsermittlungseinheiten (30) als Ausgänge der Gruppe von Steuerausgängen der Recheneinheit (44) dienen. 23. Digitale Einrichtung nach Anspruch 16 in Verbindung mit den Ansprüchen 14, 15 und 17, 18.dadurch gekennzeichnet, daß die Recheneinheit C44) ein Multiplikatorregister (67), einen Summator (69) für Fibonacci-p-Codes und eine Multiplikationseinheit (72) für Fibonacci-p-Codes enthält, wobei der Informationseingang des Multiplikatorregisters (67) mit dem Informationseingang der Multiplikationseinheit (72) verbunden ist und als Informationeeingang (43) der Recheneinheit (44) dient, die Eingänge für den Zwischenbetrag und den Zwischenübertrag der Multiplikationseinheit (72) Jeweils den ersten und zweiten Eingang der Gruppe zusätzlicher Informationseingänge (53) der Recheneinheit (44), die Eingänge für den Zwischenbetrag und den Zwischenübertrag des üummators (69) jeweils den dritten und vierten Eingang der Gruppe (33) zusätzlicher Informationseingänge der Recheneinheit (44) bilden, der Informationsausgang der Multiplikationseinheit (72) mit den Summandeneingang (68) des üummators (69) verbunden ist, der Zusatzinformationsausgang der Multiplikationseinheit als Ausgang der Gruppe zusätzlicher Informationsauegänge der Rechen-

   709065/0705

   einheit (44) dient, die Ausgänge für den Zwischenbetrag und den Zwiachenübertrag der iniultiplikationseinheit (72) jeweils den ersten und zweiten Ausgang der Gruppe zusätzlicher Informationeausgänge der Recheneinheit (44) und die Ausgänge für den Zwischenbetrag und den Zwischenübertrag des Summators (69) jeweils den dritten und vierten Ausgang der Gruppe zusätzlicher Informationsausgange der Recheneinheit (44) bilden, der Informationsausgang des ^ummators (69) als Informationsausgang der Recheneinheit (44) dient, der erste Steuereingang der Multiplikationseinheit (72) mit dem zur Verschiebung um eine Stelle dienenden Steuereingang des Multiplikatorregisters (67) in Verbindung steht und den ersten Eingang der Gruppe (50) von Steuereingängen der Recheneinheit (44) bildet, der zweite Steuereingang der Multiplikationseinheit (72) den zweiten Eingang der Gruppe (50) von Steuereingängen der Recheneinheit (44) bildet, der Steuereingang des Summators (69) den dritten Eingang der Gruppe (50) von Steuereingängen der Recheneinheit (44> bildet, während der Ausgang der niedrigsten Stelle des Multiplikatorregisters (67) den ersten Ausgang der Gruppe von Steuerausgängen der Recheneinheit bildet«

   24, Digitale Einrichtung nach Anspruch 16 und 23, dadurch gekennzeichnet, daß die Recheneinheit (44) eine Einheit (30) aur Ermittlung der Minimalität der Darstellungsform einer Zahl in Fibonaoci^p-Code enthält, deren Eingang an den Informationaausgang des Multiplikatorregisters (67) gelegt ist, während die Multiplikationseinheit (72) für Fibonacci-p_Zahlen

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   1732008

   und der Summator (69) für Fibonacci-p-Codes Kontrollausgänge (89 und 81) haben, wobei der Ausging (82) der Minimalitätsermittlungseinheit (30) und die Kontrollausgänge (81 und 89) als Ausgänge der Gruppe von üteuerausgängen der Recheneinheit (44) dienen.

   25, Digitale Einrichtung nach Ansprüchen 21, 23, dadurch gekennzeichnet, daß die Multiplikationseinheit (72) für Fibonacci-p-Zahlen (p+1) Register (99) und einen Summator (104) für Fibonacci-p-Codes enthält, wobei der erste Informations— eingang (100) des ersten Registers (99^) als Informationseingang der Multiplikationseinheit (72) dient und mit den ersten Informationseingängen (100) der Register (99) vom zweiten bis zum (p)-ten verbunden ist, der Informationsausgang des ersten Registers (99*) mit dem zweiten Informationseingans des zweiten Registers (99₂) und ^dem Eingang für den ersten Summanden des Summators (104) in Verbindung steht, sämtliche Register (99) eine Registerkette bilden, bei der der Informationsausgang des vorangehenden Registers (99^*) mit dem zweiten Informationseingang des nachfolgenden Registers (99j) und der Informationsausgang des (p+1)-ten Registers (99) mit dem Eingang (105) für den zweiten Summanden des Summators (104) verbunden sind, der Informationsausgang des Summators (104) als Informationsausgang der Multiplikationseinheit (72) dient und mit dem zweiten Informationseingang des ersten Registers (99) verbunden ist, die Eingänge für den Zwischenbetrag und den Zwischenübertrag des Summators (104) jeweils ^:

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   die Eingänge für den Zwischenbetrag und den Zwischenübertrag der Multiplikationseinheit (72) und die Ausgänge für d,.n Zwischenbetrag und den Zwischenübertrag des Summators (104) jeweils die Ausgänge für den Zwischenbetrag und den Zwischenübertrag der Multiplikationseinheit (72) bilden, der Steuereingang des ersten Registers (99^) mit den Steuereingän^en der restlichen Register (99) in Verbindung steht und den ersten Steuereingang der Multiplikationseinheit (72) bildet, während den zweiten Steuereingang der erwähnten !multiplikationseinheit (72) der Steuereingang des Summators (104) bildet,

   26. Digitale Einrichtung nach Ansprüchen 20 und 25» 22 und 25 bzw, 24 und 25| dadurch gekennzeichnet, daß die Multiplikationseinheit für Fibonacci-p-Zahlen (p+1) Minimalitätsermittlungseinheiten (30), eine logische ODER-Schaltung (108) und einen Summator (104) für Jj'ibonacci-p-Codes, der einen Kontrollausgang (110) hat, enthält, wobei die Eingänge der Minimalitätaermittlungseinheiten (30) mit den Ausgängen der entsprechenden Register (99) und die Ausgänge der Minimalitäts ermittlungeeinheiten (30) und der Kontrollausgang (110) des Summators (104) - mit den Eingängen der logischen ODER-Schaltung (108), deren Ausgang als Kontrollausgang (89) der Multiplikationseinheit (72) wirkt, in Verbindung stehen.

   27β Digitale Einrichtung nach Anspruch 16 in Verbindung mit Ansprüchen 14, 15, 17 und 18, dadurch gekennzeichnet/ daß die Recheneinheit (44) ein Multiplikandregister (66), ein

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   Multiplikatorregister (67) und einen Summator (69) für Fibonacci-p-Codeß enthält, wobei der Informationseingang des Multiplikandregisters (66) mit dem Informationeeingang des Multiplikatorregisters (67) verbunden ist und als Informationseingang (4-2) der Recheneinheit (44) dient, der Informationsauagang des Multiplikandregisters (66) mit dem iSummancieneingang des bummators (69) in Verbindung steht, die Eingänge für den Zwischenbetrag und den Zwischenübertrag des Summators (69) jeweils den ersten und zweiten Eingang der Gruppe (53) zusätzlicher Informationeeingänge der Recheneinheit (44) und die Ausgänge für den Zwischenbetrag und den Zwiechenübertrag des Summators (69) jeweils den ersten und zweiten Ausgang der Gruppe zusätzlicher Informationsausgänge der Recheneinheit (44) bilden, der Informationsausgang des oummators (69) als InformationsauBgang der Recheneinheit (44) dient, der Ausgang der Endstelle des Multiplikatorregisters den ersten Ausgang der Gruppe von Steuerausgängen der Recheneinheit (44) bildet der zur Verschiebung um eine Stelle dienende Steuereingang des Multiplikandregisters (66) mit dem zur Verschiebung um eine Stelle dienenden üteuereingang des Multiplikatorregisters (67) in Verbindung steht und den ersten Eingang der Gruppe (50) von Steuereingängen der Recheneinheit (44) bildet, während der Steuereingang des Summators (69) ale zweiter Eingang der Gruppe (50) von Steuereingängen der Recheneinheit (44) dient·

   28. Digitale Einrichtung nach Anspruch 27» dadurch gekennzeichnet, daß das Multiplikandregister (66) und das MuIti-

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   IO

   plikatorregister (67) miteinander verbundene zur Verschiebung um p+1 Stellen dienende Steuereingänge haben, während ihr Verbindungspunkt den dritten eingang der Gruppe (50) von Steuerein^ängen der Recheneinheit (44) bildet.

   29. Digitale Mnrichtung nach Ansprüchen 16 und 2.7 bzw. 16 und 28, dadurch gekennzeichnet, daß die Recheneinheit (44) zwei Einheiten (30) zur Ermittlung der Minimalität der Darstellungsform von Zahlen im Fibonacci-p-Code enthält, deren Eingänge an die Informationaauegänge des MultiplikandregistexB (66) und des Multiplikatorregisters (67) angelegt sind und deren Ausgänge als Ausgänge dar Gruppe von Steuerauegängen ' der Recheneinheit (44) dienen«

   30. Digitale Einrichtung nach Ansprüchen 14, 15, 17 bzw. 18, dadurch gekennzeichnet, daß die Recheneinheit (44) ein Multiplikandregieter (.66), ein Multplikatorregieter (67), einen Summator (69) für Fibonacci-p-Codes, p+1 Einheiten (84) logischer UND-Schaltungen und eine Einheit (85) logischer ÖDKR-Schaltungen enthält, wobei der Informationseingang des Multiplikandregisters (66) mit dem Informationseingang des Multiplikatorregisters (67) verbunden ist und als Informationseingang (43) der Recheneinheit (44) auftritt, der zur Verschiebung um p+1 Stellen dienende Steuereingang des Multiplikandiegisters (66) alt: dem zur Verschiebung um p+1 Stellen dienenden Steuereingang des Multiplikatorrefcisters (67) In Verbindung steht und den ersten Eingang der Gruppe (50) von Steuereingängen dar Recheneinheit (44) bil-

   709885/0705

   det, der Steuereingang des Summators (69) als zweiter Eingang der Gruppe (50) von Steuereingängen der Recheneiuheit (44) dient, die Eingänge für den Zwischenbetrag und den Zwischenübertrag des Summators (69) jeweils den ersten und zweiten Eingang der Gruppe (53) zusätzlicher Informationseingänge der Recheneinheit (44) bilden, während die Ausgänge für den Zwischenbetrag und den Zwischenübertrag des Summators (69) jeweiJs den ersten und zweiten Ausgang der Gruppe zusätzlicher Informationsausgänge der Recheneinheit (44) bilden, der Informationsagsgang des Summators (69) als Informationsausgang der Recheneinheit (44) wirkt, der Ausgang der (n-i)-ten Stelle des Multiplikandregisters (67) mit den ersten Eingängen zusätzlicher logischer UND-Schaltungen der i-ten Einheit (84) und der zweite Eingang der 1-ten logischen Ui\fD-Schaltung der Jc-ten Mnheit (84 k) logischer UND-Schaltungen - mit dem Ausgang der (l+k)-cen Stelle des Multiplikandregisters (66) in Verbindung stehen, die Ausgänge der 1-ten logischen UND-Schaltungen sämtlicher Einheiten (84) - mit den Eingängen der 1-ten logischen ODER-Schaltung der Einheit (85) logischer ODER-Schaltungen und der Ausgang der Einheit (85) logischer ODER-Schaltungen - mit dem Sumandeneingang des Summators (69) verbunden sind, wobei i = 1, 2... (p+1) and,1 = 1,2...n ist.

   31. Digitale Einrichtung nach Ansprüchen 16 und 30, dadurch gekennzeichnet, daß die Recheneinheit (44) eine Kontrolleinheit (87) unfl zwei Minimalitätsermittlungseinheiteii (30) enthält, während der Summator (69) für Fibonacci-p-Codes

   709885/0705

   einen Kontrollausgang (81) hat, wobei die Ausgänge sämtlicher Einheiten (84) logischer UND-Schaltungen mit den Eingängen der Kontrolleinheit (87), die Eingänge der Minimalitäcsermittlungseinheiten (30) mit den Ausgängen des MuItipiikandregisters (66) und des MultiplikatorregisCers (67) verbunden sind, die Ausgänge der Minimalitätsermittlungseinheiten (3O)₉ der Kontrolleinheit (87) und der Kontrollausgang (81) des Summators (69) als Ausgänge der üruppe von oteuerausgängen der Recheneinheit (44) dienen.

   32β Digitale Einrichtung nach Ansprüchen 14, 15, 17, dadurch gekennzeichnet _t daß die Ein- und Ausgabeeinheit (40) einen ersten Umsetzer (61) zur Umsetzung des k-Codes in einen Fibonacci-p-Code und einen zweiten Umsetzer (62) zur Umsetzung des Fibonacci-p-Codes in einen k-Positionscode enthält, wobei der Ausgang und der Eingang des ersten Umsetzers (61) jeweils als Informationsausgang und als Informationseingang (41) der Ein- und Ausgabeeinheit (40), an den Informationsausgang der Recheneinheit (4⁴I-) angeschlossen sind, dienen, wahrend der Eingang und der Ausgang des zweiten Umsetzers (62) jeweils als Informationseingang (45) und Informationsausßang (42) der iSin- und Ausgabeeinheit (40) dienen·

   33β Digitale Einrichtung nach Anspruch 32, dadurch gekennzeichnet, daß der Umsetzer (bi) zur Umsetzung dee k-Positionscodes in einen Fibonacci-p-Code der Ein- und Ausgabeeinheit (40) zumindest einen k-Subtraktionsimpulszähler, (58), eine Nullermittlungsschaltung (60) und einen Additionsimpulszähler

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   (59) für Fibonacci-p-Codes enthält, wobei der Informationseingang des k-Subtraktionszählers (58) den ersten Informationseingang (41) der Ein- und Ausgabeeinheit (40) bildet, der itecheneingang des k-SubtraktionsZählers (58) mit dem Recheneingang des Additionszählers (59) verbunden ist und den ersten Eingang der Gruppe (49) von Steuereingängen der Ein- und Ausgabeeinheit bildet, während der Informationsausgang des Additionsaählers (59) als Informationsausgang der Ein- und Ausgabeeinheit (40) dient, der Informationsauegang des k-Subtraktionszählers (58) mit dem Eingang der ^ullermittlungsschaltung C60), deren Ausgang den ersten Ausgang der Gruppe von Steuerausgängen der Ein- und Ausgabeeinheit (40) bildet, in Verbindung stehtο

   34· Digitale Einrichtung nach Anspruch 14 bzw« 15, 17» ciadwroh gekennzeichnet« daß der Umsetzer (62) zur Umsetzung dee Pibonaoci-pvUodes in einen k-Positionscode der Sin» und Ausgabeeinheit (40) zumindest einen k-Mditionsimpulezähler (65) einen S*btraktionsiap«lszähler (63) für Fibonaooi-p-Codes und eine Vullermittlvngsschaltunc (64) enthält, wobei der Infor- mationseinfanc des SubtraktIonszählere (63) den zweiten Infoxv ■ationseinfanf (45) der Ein- und Ausgabeeinheit bildet, der Reoheneingang des **ub trakt lon* Zählers (63) mit dem Rechenein- canc des Additionszählers (65) gekoppelt ist und als Rlngang der Gruppe (50) von Steuereingängen der Ein- und Ausgabeeinheit (40) auftritt, während der Informationsausfang des Additionszählers (65) den ersten Informationsausgang der Ein- und Auegabeein-

   709885/0706

   heit (40) bildet, der Informationsausgang des Informationszählers (63) mit dem Kin_&ang der lmllermittlungsschaltung (64), deren Ausgang den ersten Ausgang der Gruppe von Steuerausgängen der Mn- und Ausgabeeinheit (40) bildet, in Verbindung süehto

   35, Digitale Einrichtung nach Anspruch 15_f dadurch gekennzeichnet, daß die Ein- und Ausgabeeinheit ein Register (73)» eine Einheit (74) logischer UI)ID-Schaltungen, eine Einheit (75) logischer QDMi-Schaitungen und einen Summator {77) für Fibonacci^p-Codes enthält, wobei der Informationseingang des Registers (73) den ersten Informationseingang (41) der Ein- und Ausgabeeinheit (40) bildet, der Steuereingang des Summators {77) ^als erster Eingang der Gruppe (49) von Steuereingängen der Ein- und Ausgabeeinheit (40) dient, der Informs tionsausgang des Summators (69) für Fibonacci-p-Codes den zweiten Informationsausgang der Ein- und Ausgabeeinheit (40) bildet, die Ausgänge für den Zwibchenbetrag und den Zwischenübertrag des Sunuffltors {77) jeweils als erster und zweiter Eingang der Gruppe (56) zusätzlicher Informationaeingänge der Ein- und Ausgabeeinheit (40) auftreten, die Ausgänge für den Zwischenbetrag und den Zwischenübertrag des Summators {77) jeweils den ersten und zweiten Ausgang der Gruppe zusätzlicher Informationsauegänge der Ein«* und Ausgabeeinheit (40) bilden, der Informationaauefang der i-ten Stelle des Registers (73) mit den ersten Eingang der i-ten logischen UND-Schaltungen der Einheit (74) logischer UND-Schaltungen verbunden ist, wäh-

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   rend der zweite Jäingang der i-ten logischen UND-Schaltung der Einheit (74) logischer UNB-üchaltungen den (i+1)-ten Mngang dejp Gruppe (49) von oteuereingängen der ώΐη- und Ausgabeeinheit (40) bildet, der Ausgang der i-ten logischen UND-Öchaltung der Einheit (74) mit einem der Eingänge derjenigen logischen OD£tt-Schaltungen der Einheit (75) in Verbindung steht, deren Hummern mit den Nummern der Stellen, die eine Eins in der Darstellung der Zahl o^k¹ im minimalen Fibonacci-p-Code haben, worin k die Basis des Zahlensystems und cC i der Wert der i-ten Stelle des in dem Kegister (73) befindlichen Codes ist \ wobei der Ausgang der i-ten logischen ODJiB-Schaltung der Einheit (75) mit dem Summandeneingang des Sumoators i.77) ία Verbindung steht«

   36. Digitale Einrichtung nach Ansprüchen 14 und 17» dadurch gekennzeichnet, daß die Ein- und Ausgabeeinheit (40) einen k-Keversierimpulszähler (70), einen Heversierimpulszähler (71) für Fibonacci-p-Code und zwei Wullermittlungüschaltungen (60) und (64) enthält, wobei der Informationseingang des k-Keversierimpulszählers (70) den ersten Informationseingang (41) der Ein- und Ausgabeeinheit (40) bildet, während als zweiter Informationseingang (45) der Mn- und Ausgabeeinheit (40) der Informationseingang des Reversierzählers (71) dient, der Informationsausgang des k-tievürsierZählers (70) den ersten Informationsausgang der Ein- und Ausgabeeinheit (40) bildet und mit dem üingaxig der ersten Nullermittlungsschal—

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   tung (60', deren Ausgang als erster Ausgang der Gruppe von Steuerausgängen der Ein- und Ausgabeeinheit (40) dient, verbunden.isc, während der Informationsausgang" des Reversierzählers (71) den zweiten Informationeausgang ddr Ein- und Ausgabeeinheit (40) bildet und mit dem Eingang der zweiten Nullermittlungsschaltung (CA) in Verbindung steht, deren Ausgang als zweiter Ausgang der Gruppe von Steuerausgängen der Ein- und Ausgabeeinheit dient, der Rechenein^ang des k-HeversierZählers (70) mit dem üechenein^ang d s iieversierzählers (71) für Fibonacci-prCodes verbunden ist und den ersten Eingang der Gruppe von oceuereingärigen der üin- und Ausgabeeinheit (40) bildet, der Subtraktioneeingang des k-±ieversierzählers (70) mit dem Additionsein^ang des Heversierzählers (71) verbunden ist und den z.eiten Eingang der Gruppe (49) von Steuereingängen der Ein- und Ausgabeeinheit (40) bildet, der Additionseingang des Heversierzählers (70) mit dem Subtraktionseingang des Heversierzählers (71) in Verbindung steht und den dritten Eingang der Gruppe (49) von Steuereingängen der -ΐ-άη- und Ausgabeeinheit (40) bildet,

   37. Digitale Einrichtung nach Ansprüchen 19, 21, 25, dadurch gekennzeichnet, daß der Summator für iⁿibonacci-p-i. Codes einen n-stelli^en Halbaddierer (107), ein Register für den ersten Summanden und ein Register (106) für den zweiten Summanden enthält, wobei die ersten Informationsein gänge des Registers (103) für den ersten Sum.anden und des

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   Registers für den zweiten Summanden jeweils den ersten und zweiten Summandeneingang des üummators für Fibonacci-p-Codcs und die zweiten Informationseingänge des Registers (IO3) für den ersten Summanden und das Registers (106) für den zweiten Summanden jeweils die Eingänge für den Zwischenbetrag und den Zwischenübertrag des üummators für Fibonacci-p-Codes bilden, der Steuereingang de⁸ Register» (103) für den ersten Summanden mit dem Steuereingang des Registers (106) für den zweiten Summanden in Verbindung steht und als üteuereinang des Summators für Fibonacci-p-Codes dient, während der Informationsausgang des Registers für den ersten Summanden mit dem ersten Eingang des Halbaddierers (107) verbunden ist und als Informationsausgang des ^Mmmators für Fibonacci-p-Codes dient, der Informationsausgang des Registers (106) des zweiten Summanden mit dem zweiten Eingang des Halbaddierers (107) in Ver» bindung steht, der Betragsausgang des Halbaddierers (107) als Ausgang für den Zwischenbetrag des Summators für Fibonacci-p-Codes und der Übertrageausgang des Halbaddierers (107) als Ausgang für den ZwischenüberJbsag des Summators für Fibonaccip-Codes diente

   58· Digitale Einrichtung nach Anspruch 37 in Verbindung mit Ansprüchen 20, 22, 26, dadurch gekennzeichnet, daß der Summator für Fibonaccivp-Codes eine flullermittlungsechaltung (111) enthält, deren Eingang mit dem Informationeausgang des Registers (106) für den zweiten Summanden gekoppelt ist· 39·Digitale Einrichtung nach Anspruch 57 in Verbindung

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   mit Ansprüchen 20, 22, 26, dadurch gekennzeichnet, daß der Summator für Fibonacci-rp-Codes eine Kontrolleinheit (109) für den Halbaddiorer (107) ejibhält, wobei der eine Betragsein^ang der Kontrolleinheit (109) des Halbaddierers (107) mit dem Betrageausgang des Halbaddierers (107) verbunden ist, während dur andere Ubertragseingang der Kontrolleinheit (109) des Halbaddierers (107) an den ubertragungsaus&ang des Halbaddierers (107) gelegt ist.

   40. Digitale Einrichtung nach Anspruch 37 bzw, 38 bzw, 39, dadurch gekennzeichnet, daß der nt»stellige Halbaddierer (107) η Eintypenzellen (112) enthält, von welchen jede eine logische UND-Schaltung (118) und eine logische ODiSR-Schaltung (117) aufweist, wobei der erste Eingang der logischen UND-Schaltung (118) der i-ten Zelle (112) des Halbaddierers (107) mit dem ersten Eingang der logischen ODEK-Schaltung (117) verbunden ist und den i-ten Eingang dee mehrstelligen Eingange für den ersten Summanden des Halbaddierers (107) bildet, der zweite Eingang der logischen UND-Schaltung (118) der i-ten Zelle (112) des Halbaddierer· mit dem zweiten Eingang der logischen ODER-Schaltung (117) gekoppelt ist und als i-ter Eingang de· mehrstelligen Einganges für den zweiten Summanden dea Halbaddierere (107) dient, während der Ausgang der logischen ODER-Schaltung (117) der i-ten Zelle (112) de· Halbaddierere (107) »1· i-ter Ausgang dee mehrstelligen Betragsaueganges des Halbaddierers (107) und der Ausgang der logischen ODütt-üchaltung (118) der i-ten Zelle (112) des HaIb-

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   addierers (107) als i-ter Ausgang des mehrstelligen Ubertragsausganges des Halbaddierers (107) dient.

   41 „ Digitale Einrichtung nach Anspruch 39«dadurch gekennzeichnet, daß die Kontrolleinheit (109) des Halbaddierers (107) aus η Eintypenzellen (120) ausgeführt ist, bei welchen der Ausgang jeder dieser Zellen an die Eingänge der logischen ODER-Schaltung (122) angeschlossen ist, wobei jede dieser Zellen eine logische UND-Schaltung (121), eine logische ODER-Schaltung (122) enthält, wobei der Ausgang der erwähnten logischen ODJSH-Schaltung mit einem der Eingänge der logischen UitD-Schaltung verbunden ist und der andere Eingang der logischen UM)-Uchaltung als irrter Mn.axig des mehrstelligen Ubertragseinganges der Kontrolleinheit (109) dient, während der Ausgang der logischen UuD-Schaltung als Ausgang der Zelle dient, und daß die Eingänge vom ersten bis zum p-ben der logischen ODEH-Schaltung der i-ten Zelle (120) die Eingänge vom (i-1)-ten bis zum (i-p)-ten des mehrstelligen Betragseingangs der Kontrolleinheit bilden und die Eingänge vom (p+1)-ten bis zum 2p-ten der logischen ODER-Schaltung der i-ten Zelle als Eingänge vom (i+1)-ten bis zum (i+p)-ten des mehrstelligen Betragseinganges der Kontrolleinheit (IO9) dienen,,

   42. Digitale Einrichtung nach Anspruch 33, dadurch gekennzeichnet, daß der *.dditionsimpulszähler (59) für Fibonacci -p-Codes "n" Zählzellen (125) enthält, jedo von welchen einen L-Informationsausijang (131), einen Uteueraus^ang, einen l'.-ikt— eingang (133)» einen Steuereinjang und einen Inforuiatiünaein-

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   gang hat, wobei der lnformationse ingang der 1-ten Zählzelle mit dem L-Informabionsausgang (131) der l-p)-ten Zählzelle, der Steueraus gang der 1-oen Zelle mit dtm üueuereingang der (l-p)-ten Zählzelle und dem J-'ak te ingang (133) der (i+1)-ten Zählzelle verbunden sind, während der ^akteingang (153) der ersoen Zählzelle als Recheneingang des AdditionsimpulsZählers (59) wirkt und die L-Informationsausgänge (131) sämtlicher Zählzellen (125) den Informationsausgang des Additionszählers (59) bilden.

   43. Digitale Einrichtung nach Anspruch 42, dadurch gekennzeichnet _t daß die 1-te Zählzelle (125) des Additionsimpulszählers (59) für Fibonacci-p-Codes ein Flipflop (126), dessen Eingang als Takteingang (133) der 1-ten Zählzelle (125) dient, eine logische Einheit (ί34), bei welcher der eine Eingang als Informationseingang der 1-ten Zählzelle dient

   und eine logische QDKtx-schaltung (135)» bei welcher der eine Lingang als Bteuereingang der 1-ten Zählzelle dient, wobei der L-Ausgang des Flipflops an den anderen üiin_faang üer logischen einheit (13^) gelegt ist und als lnformationaaufcgang (131) der 1-ten Zählzelle (125) dient, während der Ausgang der logischen Miiheit (134) an den anderen üintiang der logischen OL»KK-öChaltuxig (135) angeschlossen iat und als Üteuerausgang der 1-ten Zähizelle (125) dient und der Autgang der logischen Oiiiüii-3chaltung (135) mit dem Hücksetzeingang (129) des Flipflops in Verbindung steht»

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   44. Digitale Einrichtung nach Anspruch 33_t dadurch gekenn« zeichnet, daß der Additionsimpulszähler (59) i'ür Fibonaccip-Godes η Zählaellen (125) enthält, jede 1-te von welchen einen L-Informationsausgang (1.21) ι einen O-Informationsausgang einen Steuerausgang, einen Takteingang, einen Informationseingang (132) und zwei Steuereingänge hat, wobei einer dieser Steuereingänge mit dem ttteuerausgang der (l-p-i)-ten Zählzelle (125) und der andere - mit dem öteuerausgang der (l-i)-ten Zählzelle (125) in Verbindung stehen, der O-Informationsausgang der 1-ten Zählzelle (125) mit dem Informationeeingang (132) der (l-p^-ten Zählzelle (125) verbunden ist und die L^Infomationsausgänge (131) aller Zählzellen (125) den Info ma tionsausjang dee Additionezählers (59) bilden, während die Takteingänge (133) sämtlicher Zähzellen (125) an den Recheneingang des Additionszählers (59) gelegt sind.

   45» Digitale Einrichtung nach Anspruch 44, dadurch gekennzeichnet, daß die 1-te Zählzelle (125) des Additionszählers (59) e"in Flipflop (126), dessen Recheneingang als Takteingang (133) der Zählzelle (12$) dient, und zwei logische UND-Schaltungen (127) und (128) enthält, wobei der eine Eingang der logischen UIÜ)-Schaltung (127) einen der üteuereingänge der Zählzelle (125) und der eine Eingang der anderen logischen UND-Schaltung (128) - den anderen Steuereingang der Zählzelle (125) bilden, der andere Eingang der zweiten logischen UisD-öchaltung (128) als Informationseingang (132)

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   der Zählzelle (125) dient, und daß der Ausgang dieser logischen UiiU-ochultung (128) an den Kücksetzeingang (129) des Flipflops (126) angeschlossen ist, der Ausgang der ersten logischen UND-Schaltung (127) mit dem Setzeingang (130) des Flipflops (126) verbund η ist und als oteuerauLigang der Zähl— zelle (125) dient, der L-Ausgang des i'lipflops (126) mit dem anderen Kingang der gleichen logischen UND-bchaltung (127) in Verbindung steht und als L-Informationsauagang (131) der Zählzelle (125) wirkt, während als O-^nformationsausgang derselben der O-Ausgang des idipflops (126) dient.

   46. Digitale Einrichtung nach Anspruch 33ι dadurch gekennzeichnet, daß der Additionsimpulszähler (59) für .Fibonacci -p-Godes η Zählzellen (125) enthält, von welchen die 1-te einen L-Informationsausgang (131)» einen O-Informationsausgang einen Takteingang (133)» einen Informationseingahg (132),

   IrH^T I °-^üteuereill6ängew ~j· + 1 J L-üteuereingänge hat, wobei der i-te von diesen Eingängen mit dem L—Informationsausgang (131) der jl-1 · (p+1)-ij -ten Zählzelle (125) verbunden ist ι der k-te O-üteuereingang der 1-ten Zählzelle (125) mit dem L-Informationeausgang (131) der ll-k · Cp+1)j ten Zählzelle (125) in Verbindung steht, die Takteingänge (133) sämtlicher Z&hlzellen (125) an den Recheneingang des Additionezihlers (59) gelegt sind, der 0-lnformationsa\iegang der 1-ten Zählzelle (125) mit dem Informationseingang (132) der (l-p)-ten Zählzelle (125) in Verbindung steht, während die L-Informationeausgänge (131) der Zählzellen (125) den

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   mehrstelligen Informationsausgang des Additionszählexs (59) bilden.

   47β Digitale Einrichtung nach Anspruch 45» dadurch gekennzeichnet, daß jede Zählzelle (125) ein Flipflop (126), dessen Recheneingang als Takteingang der (133) der Zäftlzelle (125) dient, und zwei logische UND-Schaltungen (127) und (128) enthält, wobei bei der ersten dieser UND-Schaltungen einer der Eingänge als Informationseingang (132) der Zählzelle (125) und die reotlichen Eingänge als O-Steuereingänge der Zählzelle (125) dienen, einer der Eingänge der anderen logischen UHD-Schalfcung (128) an den L-Ausgang des Flipflops, der als L-Informationsausgang (131) des Flipflops (126) dient, angeschlossen ist, während die übrigen Eingänge dieser logischen UND-Schaltung (128) als L-Steuereingänge der Zählzelle (125) dienen, daß der Ausgang der logischen UND-Schaltung (127) an den Kickset ze iugang (129) des Flipflop· (126) und der Aueg*nf d«r anderen logischen UND-Schaltung (128.) - an den aetseiacang (130) des ülipflope (12b) gelegt sind, während der O-Ausgang des Flipflops (126) als O-Informationsausgang der Zfthlselle (126) dient·

   46. Digitale Einrichtung naoh Anspruch 34, dadurch ge- \Tnmfl?hrtt*i daß der ßttbtraktionsiepulezähler (63) für Fibonaooi-p-Codes η Zählzellen (125)ι eine logische Einheit (137) und einen 0-Generator (136) enthält und daß die 1-te Zählselle (125) einen 0-Informationsausgang, einen L-Infor-

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   mationaausgang, einen Steueraus gang, zwei Informationaeingänge (132) und (144), zwei Steuereingänge und einen Takteingang (133) hat, wobei der Steuerausgang der 1-ten Zählzelle (125) mit dem TcJcteingang (133) der (l+1)-ten Zählzelle (125) und mit einem der Steuereingänge der (l-p)-ten Zählzelle (125) verbunden ist, der andere Steuerein^ang jeder Zählzelle (125) an den Ausgang (138) der logischen Einheit (137)» bei welchen einer der Eingänge »it dum !'aktein^an^ (135) der eisten Zählzelle (125) in Verbindung steht und als ttecheiieingang des Subtraktionszählers (63) dient, angeschlossen ist, während der andere jsiingang der logischen Einheit (137) mit dem O-Informationsaußgang der ersten Zählzelle (125) verbunden ist, wobei der L-lnforaoatitonaausgang der 1-ten Zählzelle (125) mit einem der Informationseingänge (132) der (l-p)-ten Zählzelle in Verbindung steht, einer der Informationseingänge (132) der η-ten Zählzelle (125) mit dem Ausgang des O-Generatora (136) verbunden ist, während der zweite Informationseingang (144) der 1-ten Zählaelle (125) an den O-Informationsausgang der (l-p)-ten Zählzelle (125) gelegt ist und die L-Informationsauifänge (131) sämtlicher Zählzellen (125) den mehrstelligen Informationsausgang des Subtraktionszählers (63) bilden.

   49. digitale Einrichtung nach Anspruch 48, dadurch gekennzeichnet, daß die Zählzelle (125) ein Flipflop (126), bei dem der Rückset ze ingang als l'akteingang (133) der Zählzelle

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   (125) und der L-üusgang - als L-lnformationsausganfc der Zählzelle (125) dienen, dine logische Ul\ID-üchaltung (149) und eine logische OUiik-ochaltung (139) enthält, wobei zwei Eingänge der logischen U1<D-Schaltung (14J) als Informationseingänge (132) und (144) der Zählzelle (125) dienen und noch ein Eingang derselben an den O-Ausgang des Flipflops (126), der als O-Informationsausgang der Zählzelle (125) dient* angeschlossen ist, während der Ausgang der logischen UftD-Schaltung (149) an einen der Eingänge der logischen ODA'h-Schaltung (Ί39) gelegt ist und als Steuerausgang der Zählzelle (125) dient, die restlichen Eingänge der logischen ODER-Schaltung (139) als Steuereingänge der Zählzelle (125) dienen und der Ausgang der logischen ODEK-Schaltung (139) an den Setzeingang (130) des Flipflops angeschlossen ist.

   50. Digitale Einrichtung nach Anspruch 35t dadurch gekennzeichnet, daß der äeversionsimpulszähler (71) für Fibonaccivp-Codes η Zählzellen (125) und eine logische Einheit (137) enthält, wobei die 1-te Zählzelle (125) zwei Jteuereingänge, einen Additionssteuereingang (154), einen üubtraktionsBteuereingang (155)» einen Takteingang (153)» zwei Informationaausgänge, einen ijteuerausgang hat, während der Additionesteuerein^ang (154) Jeder Zählzelle (125) mit den Additioneein^ang des Heversierzählers (71) und der Subtraktionseingang (155) jeder Zählzelle (125) - mit dem Subtraktioneeingang des Heversierzählers (71) verbunden ist, der Steuer-

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   ausgang der 1-ten Zählzelle mit dem Takteingang (133) der (l+1)-ten Zählzelle (125) und einem der Steuereingänge der (l-p)-ben Zählzelle (125) in Verbindung steht, der andere Steuereingang jeder Zählzelle (125) mit dem Ausgang (138) der logischen Einheit (137) verbunden ist, wobei einer der Eingänge dieser logischen Einheit (137) mit dem fakteingang (133) der ersten Zählzelle (125) verbunden ist und als Recheneingang des Reversierimpulzählers (71) dient, der andere Eingang der logischen iüinheit (137) an den ersten Infornationsausgang der ersten Zählzelle (125) angeschlossen ist, der erste Inf oma ti ons aus gang der 1-ten Zählzelle mit dem ersten Informationseingang (132) der (1-1)-ten Zählzelle und dem zweiten Informationseingang (144) dar (l+p)-ten Zählzelle (125) verbunden sind, während die anderen Informationsausgänge sämtlicher Zählzellen (125) den mehrsteiligen Inforraationeausgang dee Reversierzählers (7Ό bilden und der erste Informationseingang (132) der n^ten Zählzelle an den Subfcraktionseineang des Reversierzählers (71) gelegt ist.

   51. Digitale Einrichtung nach Anspruch 50, dadurch gekennzeichnet, daß die 1-te Zählzelle (125) ein Ilipflop (126), deasen Ke ehe neingang als 'üakteingang (133) der Zählzelle (125) dient, fünf logische UND-Schaltungen (127j. 128, 116, 149 und 151), zwei logische ODER-Schaltungen (I50) und (153) und einen Negator (152) enthält, wobei die Ausgänge der ersten zwei UUD-Schaltungen (128 und 127) an den Setzeingang (130)

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   die und den Jiücksetzeingang (129) angeschlossen sind,^vein«ader Eingänge dieser logischen bchaltungen (127, und 128) miteinander und mit dem Ausgang einer der logischen ODEH-Schaltungen (153) verbunden sind, die anderen Eingänge der logischen UND-Schaltungen (127 und 148) mit den Eingängen der logischen UND-Schaltungen (128) und (149) verbunden sind und jeweils als Additionssteuereingang (154) und als üteuersubtraktionseingang (155) dienen, die anderen Eingänge (147) und (148) der logischen UWD-Schaltungen - an den L-Ausgang und den O-Ausgang des Flipflops (126) angeschlossen sind, während deren Ausgänge mit den Eingängen der letzten logischen ODER-Schaltung (150), deren Aus_cang den ersten Informationsausgang der Zählzelle (125) bildet und an einen der Eingänge der letzten logischen UiJD-Schaltung (151) ι hei welcher der andere Kin^ang als zweiter Informationseingang (144) der Zählzelle (125) dient, gelegt ist, der restliche üiingang über den Negator (152) an den ersten Informationseingang (132) der Zählzelle (125) gelegt ist, während der Ausgang der fünften logischen UND-iSchaltung (15D an einen der Eingänge der ersten logischen ODEK-Schaltung (153)ι bei welcher die beiden anderen Eingänge als üteuereingänge der Zählzelle (125) dienen, gekoppelt ist, wobei der L-Ausgang des Flipflops (126) den zweiten Informationsausgang der Zählzelle (125) bildet.

   52. Digitale Einrichtung nach Ansprüchen 48 und 50, dadurch gekennzeichnet» daß die logische Einheit (157) des

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   Reversierimpüleaählers (7Ό für Fibonacci-p-Codes eine logische UäD-Schaltung (142), einen Jtfe₆ator (141) und eine Verzögerungsleitung (140) enthält, wobei die Eingänge der Verzögerungsleitung (140) und des Negators (141) an einen der Eingänge der logischen Einheit (137) angeschlossen sind, während deren Ausgänge mit den Eingängen der logischen UWD-Schaltung (142), deren restlicher Eingang den zweiten Eingang der logischen Einheit (137) bildet, in Verbindung stehen und der Ausgang der logischen UMD-Schaltung (142) als Ausgang (138) der logischen Einheit (137) dient.

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