DE2919573A1

DE2919573A1 - Paralleladdierer fuer fibonaccische p-kodes

Info

Publication number: DE2919573A1
Application number: DE19792919573
Authority: DE
Inventors: Andrei Andreevitsch Kozak; Vladimir Andreevits Luschetsky; Aleksandr Vasilievits Ovodenko; Nikolai Aleksa Solyanitschenko; Aleksei Petrovitsch Stachov
Original assignee: VINNITSKY POLITEKHN INST
Current assignee: VINNITSKY POLITEKHN INST
Priority date: 1978-05-15
Filing date: 1979-05-15
Publication date: 1979-11-29
Also published as: US4276608A; FR2435753A1; SU840891A1; FR2435753B1; GB2025095B; JPS5735496B2; JPS5538490A; GB2025095A

Description

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HOFFMANN · EITLE & PARTNER ^J

PATENTANWÄLTE

PR. ING. E. HOFFMANN (1930-1976) . DIPL.-ING. W.EITLE · DR. RER. NAT. K. HOFFMANN · DIPL.-ING. W. LEHN

DIPL.-ING. K. FOCHSLE . DR. RER. NAT. B. HANSEN ARABELLASTRASSE A (STERN HAUS) · D-8000 MÖNCHEN 81 · TELEFON (08?) 911087 . TELEX 05-29ί19 (PATHE)

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— 3 —

Vinnitsky Politekhnichesky Institut, Vinnitsa / UdSSR

FÜR gIBONAGCISOKB P-KODES

Die JScfindung betrifft die Rechentechnik und "bezieht sich insbesondere auf Paralleladdierer für Fibonaccische Kodes und kann bei Ziffernrechenmaschinen zur Summierung von durch den Fibonaccischen Kode dargestellten mehrstelligen Zahrlen verwendet werden.

Es ist ein Kombinations addier er für eine Paralleladdition mehrstelliger, durch Fibonaccische Kodes dargestellter Zählen bekannt, der einstellige Binäraddierer, eine Signalsehalteinheit und- TIND- und ODER-Glieder (SIMJrheberschein N, 570896, Kl. G 06 f 7/50, 1977) enthält.

Bs ist auch ein Akkumulator bekannt, der Flip-Flops mit einem Recheneingang, einen Modulo-2-Addierer, IBD- und ODER-Glieder und Verzogerungselemente enthält und eine Addition mehrstelliger, durch "Fibonaccische" Rechensysteme dargestellter Zahlen (SU-Urheberschein IT, 577528, Kl· G 06 f 7/50, 1977) ausführbar macht»

909UB/96IS

Is ist weiter ein Parallelacldierer für iribonaceische Kodes (SU-Urhebers chain JJ. 577528, KI. G 06 f 7/50, 1977) bekannt, der ein Register für den ersten Summanae.il and ein Register für den zweiten Summanden enthält, die ame .Aufbewahrung von Ausgangskodes der Summanden sowie zur Aufbewahrung von sich im Verlaufe einer Addition ausbildenden Kodes einer Zwischensumme und eines Übertrags ¥orgesehen sind. Bie Ausgänge der Register sind an die Eingänge einer zur Durchführung■ einer Summation vorgesehenen und eigentlich einen mehrstelligen Parallel-Halbaddierer darstellenden logischen Einheit angeschlossen· Diese logische Einheit schließt eine Vielzahl entsprechend einem ausgenutzten Additionsalgorithmus verbundener UND— und ÖDSE-caieder ein, wo im Verlaufe der Addition eines Zahlenpaares in jedem der Additionstakte die Kodes der Zwischensumme und des Übertrags ausgebildet -werden. Die Ausgänge der logischen Einheit sind an ϊπ£oraationseingange der Register angeschlossen, über die eine Einschreibung der Kodes der Zwischensumme und des Übertrags erfolgt. Der Additionsvorgasag schließt mehrere Takte ein, die sich so lange wiederholen, bis is tjbertragskode lauter "Nullen" sind. Dieser Parallel-Addlierer schließt auch eine Einheit zur Eeduktion Fibonacci« scher Kodes auf die Minimalfora ein, die an das Register für den ersten Summanden zur Eeduktion auf die Minimalform eines in dieses Hegisfeer aufgezeichneten Kode aisgeschlossen" ist_# Bis licateölle einer Additicmsheendigung wird von einer - Einzur Feststellung eiaer Aäditionsbeenäigusg übernommen,

an deren Ausgang ein Signal auftritt _s wenn, der Üb ertrag sfcode zu "Null*¹ wird« Der Addierer schließt auch eine an die Ausgänge der Register angeschlossene Kontrolleinrichtung ein₉ die zur Kontrolle der Richtigkeit der Reduktion der SibonaSpi— sehen Kodes auf die Minimalform vorgesehen ist» Am Ausgang der Kontrolleinrichtung erscheint ein Signal,, wenn die Form der in den Registern aufbewahrten Kodes von der Minimalform verschieden ist«.

Die oben beschriebenen bekannten Addierer für Fibonaccisehe Kodes weisen eine niedrige Operationsgeschwindigkeit auf, öle darauf zurückzuführen ist, daß die Arbeit dieser Addierer synchron durch Einspeisung kurser Steuerimpulse auf den Steuer eingang des Addierers abläuft» Hierbei werden in jedem Additionstakt Kodes einer Zwischensumme und eines über·* trags formiert, die in Regist em gespeichert werden₉ dann wird der Kode der Zwischensumme auf die Minimalform reduzierte Im nächsten Takt werden die gespeicherten Werte der Zwischensumme und des Übertrags addiert und deren neue Werte gebildet usw_# Dieser Torgaag wird, so lange wiederholt, bis die Übertragswerte gleich Null sind und die Summe der Summanden In der Minimalform dargestellt ist. Die maximale faktzahl für den beschriebenen Addierer wird gleich ■£ SeIn₈, wobei n'die stellenzahl In den Übonaccischen Kodes ist.

Die Dauer eines Summationstaktes muß derart gewählt werden.,. daß eine Reduktion auf die Minimalform eines Zwischen- Oder Endergebnisses der Addition im ungünstigsten EaIl₉ d* h._o ψ Ύ -j' ,gewährleistet ist, wobei. Tγ die Zeit einer Elementar-

faltung über einer Gruppe aus (p + 2) Stellen ist. Dann ist

die maximale Additionszeit gleich T &

Darüber hinaus erfordert eine derartige Organisation des Summats-

tionsvorganges das Vorhandensein paralleler Halbaddierer für jedes Paar gleichnamiger SummandensteIlen, die sich aus Modulo-2»Addie3fem und einem UND-Glied zusammensetzen.

Die Eigenschaften der in den "Eibonaccischen" Rechensystemen

dargestellten Zahlen gestattet es aber, einen anderen Algo— rItlHius für die Ausführung einer Additionsoperation über derartigen Zahlen zn schaffen. Hierbei sind die beiden Summanden ia ©iner zum Teil entfalteten Form dargestellt, d.h. in einer solchen lopm, in der eäneEins in einer i-ten Stelle eines Ausgangssmamanden ge^en. linsen in einer (i - 1)~ und (i - ρ ~ 1 )-feea Stelle gemäß einer- bekannten Beziehung j

Ό + !fpOc-p-1) " (D

ausgetausclife wird, worin ^f (k) eine Wertigkeit einer k-ten Stelle "bedeutet*

Mach der Bmteagung der beiden Summanden in einer teilweise: entfalteter Form in entsprechende Eegister werden-eine Reduktion auf die MinimaIf orm des ersten der Summanden vorgenommen VMä linsen ans dem Kode des zweiten Summanden in das Register füje den. ersten Summanden überschrieben, 'wenn der Wert der gleiehnaiaigen Stelle des ersten Summanden gleich UuIl ist* Auf solche Weise wird die traditionsgemäße Addition in dem "Fiboaaccischen'⁸ Reehensysfcem durch eine gemeinsame Reduktion der H Summanden auf die Minimalform ersetzt.

Der a?findung liegt die Aufgabe zugrunde«, einen Paralleladdierer für Fibonaccische Kodes mit derartiger logischer Einheit und mit Registern zu schaffen, die es ermöglichen^ einen asynchronen .Ablauf einer Summation durch Üb er Schreibung des Kodes eines Summanden aus einem Register in das andere mittels der genannten logischen Einheit und durch .Reduktion des erhaltenen Ergebnisses auf die Minimalform eines !"ibonaoeischen p-Kodes bei gleichzeitiger Vereinfachung der Schaltung der logischen Einheit zu ermöglichen.

Die lösung dieser Aufgabe besteht darin> daß in einem Paralleladdierer für Fibonaccische p-Kodes, der ein Register für den ersten Summanden und ein Register für den aweiten Summanden, deren Ausgänge an Informationseingange einer zur Ausführung einer Summationsoperation vorgesehenen und mit ihrem Ausgang auf die Informationseingange der Register für den ersten und zweiten Summanden geschalteten logischen Einheit angeschlossen sind_? eine Einheit zur Feststellung einer Additionsbeendigung,, eine Kontrolleinrichtung, deren Eingänge an die Ausgänge der Eegi»= ster für den ersten und zweiten Summanden angeschlossen sind? und eine an das Register für den ersten Summanden angeschlossene Einheit zur Reduktion !"ibonac eis eher p-Koöes auf die Minimalform, enthält, gemäß der Erfindung ein Direktausgang des Registers für den ersten Summanden unä ein Direktausgang für den zweiten Summanden an Singänge der Kontrolleinrichtung und der Einheit zur feststellung einer Additionsbeendigung angeschlossen sind, ein Umkehrausgang des Registers für den zwei-

9098A8/6S4S

ten Summanden an einen der Eingänge der Einheit zur Reduktion Fibonaceiseher p-Kodes auf die Minimalform zur Einspeisung eines Freigabesignals für die Durchführung einer Operation der Faltung in eine (i + ρ +1 )~te Stelle der Einheit zur Reduktion der p-Kodes gekoppelt ist, deren anderer Eingang und Ausgang an den Direkteingang des Registers für den ersten Summanden bzw_o an dessen Eingang für ein Normalisierungssignal angeschlossen sind, während die logische Einheit zur Übertragung einer Information I von einer i-ten Stelle des Registers für den zweiten Summanden auf eine gleichnamige Stelle des Registers für aen ersten Summanden mit einer Information 0 vorgesehene η UND-Glieder für eine ÜberSchreibung einschließt, wobei der eine und der andere Eingang eines i-ten UND-Gliedes für eine Überschreibung mit dem Umkehrausgang der i—ten Stelle des Registers für den ersten Summanden bzw. mit dem Direktausgang der i-ten Stelle des Registers für den zweiten Summanden für eine Zustandsanalyse von Flip-Flops der i-ten Stellen der Register verbunden sind, der Ausgang des i-ten UND-Gliedes für eine üb er Schreibung an den 1 -Direkteingang der i-ten Stelle des Registers für den ersten Summanden zur Einschreibung eines 1—Viertes in die betreffende Stelle und über ein Verzögerungs— element an den Umkehreingang der i-ten Stelle des Registers für den zweiten Summanden zur Überführung eines Flip-Flops dieser Stelle vom Eins- in den Nullzustand angeschlossen ist, die übrigen Eingänge sämtlicher UND-Glieder miteinander verbunden und an einen dritten Eingang der Einheit zur Reduktion Fibonacci-

9G9848/O6AS

scher p-Kodes auf die Minimalform und an eine zur Einspeisung eines Batier-St eue rs ig nals vorgesehene St euer leitung des Paral·=* leladdierers angeschlossen sind_s worin η die Stellenzahl des BLbonaccisehen Kodes (i = Ο₈1.₀2₃οοο_δη ■=» 1) istö

Der vorliegende Paralleladdierer für Fibonaccische Kodes weist eine erhöhte Operationsgeschwindigkeit auf, weil selbst im ungünstigsten JFaIl _s wenn zwei in Form von A s 0 1 1 1 1 1 ooο cad

B s O 1 1 1 1 1 1 ooo

dargestellte Summanden A «ad B zueinander aadiert werden_f die maximale Additionsgeit gleich iff s (2a ■= 2) ¹Z s©ia

K33E I

?jobei η die Stellensahl der in der Minimalfos-a das sehen p-Kodes dargestellten Summanden und T₁ die der Zeit einer Elemenfearfalfeiing vereinbart ^S-eich gesetzte Übers ehr eib= zeit bezeichnen ₀

Darüber hinaus ist die logische Einheit in Jörn eiaes? Ge= samtheit -won η ¥i©«caieöerm realisiert₀ was es gestattet₀ dea Gerät ©aufwand zu "verringern uad folglich die

Die anderen Zi®l@ '«and Vorteile der Erfindung werden aus der folgenden - siagehenden Beschreibung eines Aia "beispiels miä beiliegender Zeiohnnangea ersichtlich seia_o Ss zeigtg · ;

WIq₀ 1 ©ine Blockschaltusag eines Parallelaädi®r©rs füs> Fiboaaccisciie p-ICodes_f gemäß der Ecf indung ι Fig© 2 i"unktiaasschaltungen einer logischen JOinheife_s iron

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gistern und einer Einheit zur Reduktion eines Fibonaccischen Coäes des Paralleladdierers, gemäß .{"der Erfindung.

Dar Par alle !addier er für !"ibonaceisclie p-Kodes (Fig, 1)

ein Register 1 für den ersten Summanden und ein Register 2 für den zweiten Summanden, die zur Aufbewahrung von clurch. den Hbonaccischen p-Eode dargestellten und an deren EinselarexbeingäBgen 5 und H- für eiae Aasganäsinformation eintref«

f©adea Aasgaagssmamanäea vorgesehen sind· Ein Direkt ausgang 5 <äes Registers 1 für äsa erste! Summanden ist an einen Eingaiag ©iaer lialiei'ö 6 zvs BBünlüjlon libonacoisoher Eodes auf Qi© Miniealfö2?E aagesalil®ssea₅ eieren EEslarstelliger Ausgang auf Φϊ,ζιβ aelars'ueiligen Sssiisr-eintieit fits? ©ine Mormalisierung des leglsfeers 1 zim Esdiaktion @iaes in iiioses Begisfcer 1 aufgesseich» aase^johen p-=Eo€es auf eile Miaiiaalform .geschaltet Mei?!£ Singaeg cüsr EIiÄeifc 6 ist an einen Umkehraus-Seglsfcers 2 für den afiei'eeii Summanden angeschlossen,, S sas? Bsfefcfeioa JF^ümaGelsölieif Kodes auf die Mini— i ai2i Srslelimg .-■■■" ■"■ ^iasE Esdiiktiiozi auf die Minimal-= 1 uaiier Essjüekslölitiguag ¥on Zuständen desa ä©s Bsgisises?^ S aiafgezeichnsten Kodes

g ^asgaag 3 das Begis'bers 1 uncl ein Direkt«

ausgang 9 dea Ksgisü@3?s 2 sind an Iafo2?iiationseingäiige einer " " sis? QTbersolireiowzig ©insr liafoiijsa'feioa ι aus einer i—ten Stelle iles Hegisfeers 2 für dea aweiten Baimiaaden in eine gleichnamige Ö=S-feell© fies Eegisters 1 für elan ersten, Summandenworgesehenen lialialö 10 aagesefalssseiiu Bar Ausgang der logischen

U d <d 4

Einheit 10 ist an einen Informations eingang des Registers 1 unmittelbar und an einen Informations eingang des Registers 2 über eine Einheit 11 von Terzögerungselementen angeschlossen, die eine Verzögerung des Eintreffens eines Überschreit) signals am Register 2 gegenüber einem in das Register 1 kommenden Signal zur Beseitigung einer Mehrdeutigkeit in der Arbeit des Paralleladdierers gewährleistet. Der beschriebene Paralleladdierer schließt auch eine zur Kontrolle der Richtigkeit des Verlaufes einer Summation vorgesehene Kontrolleinrichtung 12 und eine zur ■Erzeugung eines Endesignals für den ÜbergangsVorgang im Paralleladdierer vorgesehene Einheit 15 zur Feststellung einer Additionsbeendigung ein, wenn alle Stellenwerte des Kodes im Register 2 gleich Null sind und im Register 1 ein in der Minimalform dargestellter Summenkode aufgezeichnet ist. Die Eingänge der Einheiten 12 und 13, deren Ausführung bekannt und beschrieben (SU-Urheberschein M. 577528, Kl. vl 06 f 7/50, 1977) ist, sind an den Direktausgang 5 cfes Registers 1 bzw* an den Direktausgang 9 des Registers 2 angeschlossen.

Eine zur Einspeisung eines Dauer~Steuersignals vorgesehene Steuer leitung 14 des Paralleladdierers ist an einen dritten Eingang der Einheit 6 und an einen Steuereingang der logischen Einheit 10 angeschlossen.Die Dauer des Steuersignals ist derart gewählt, daß die Durchführung aller Takte einer Operation der Überschreibung in der logischen Einheit 10 und aller Elementarfaltungen in der Einheit 6 zur Reduktion Fibonaecischer Kodes auf die Miniraalform gesichert, ist. Sämtliche Ein- und Ausgänge der Ein-

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heiten 11, 12, 13» 6 der logischen Einheit 10 und der Register 1 und 2 sind mehrstellig mit einer Stellenzahl η ausgeführt, wo η die Stellenzahl der Register 1 und 2 ist.

Fig. 2 zeigt eine Funktionsschaltung eines Teiles eines Paralleladdierers für η = 6 und ρ = 1, wo ρ eine FibonaEcische Zahl ist. Die Einheiten 12 und 13, deren Ausführung bekannt ist, sind in Fig. 2 nicht dargestellt.

Das Register 1 für den ersten Summanden schließt fünf Flip-

Flops 15* ^^^B 15._ mit einem Recheneingang, die den Kodestellen 1 5

1 bis 5 entsprechen, und ein RS-Flip-Flop ein, das zur Aufzeichnung des- Wertes der niedrigsten Kodestelle im Register 1 vorgesehen ist.

Der 1-Ausgang 5. des Flip-Flops 15. einer i-ten Stelle des Registers 1 (i == 0,1,2,...,n - 1 ) stellt einen an die Eingänge der Einheiten 12 und 13 (Fig· 1) angeschlossenen i-ten Ausgang des mehrstelligen Direktausganges 5 des Registers 1 dar. Die Gesamtheit der O-Ausgänge 8_Q bis 8 (Fig. 2) der Flip-Flops 15„

bis 15,. bildet den Umkehrausgang 8 des Registers 1. Das Regi-5

ster 1 schließt auch' sechs ODER-Glieder 16 bis 16_r für eine Informationsüberschreibung ein. Der Ausgang des ODER-Gliedes 16. ist an den Direkt eingang des Flip-Flops 15. angeschlossen, während die Gesamtheit der Eingänge aller ODER-Glieder 16 bis 16_r den Einschreibeingang 3 für einen Ausgangskode des Registers 1 bildet. ~~

Die Einheit 6 schließt fünf UMD- Glieder 1? bis 17 für eine Faltung und ein in der niedrigsten Stelle angeordnetes ODER-

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Glied 18 für eine Faltung ein, dessen Eingänge mit den Ausgängen der UND-Glieder Λ? und 17 und dessen Ausgang mit dem Umkehreingang des Flip-Flops 15 der niedrigsten Stelle des Registers 1 verbunden sind.

Die logische Einheit 10 schließt sechs UND-Glieder 19 "bis

19 für eine Informationsüberschreitung ein,, während das Reg!=»

st er 2 für den zweiten Summand en sechs RS-FlIp-Flops 20 "bis

20 enthält, deren Umkehreingänge auf die Ausgänge entsprechender Yerzögerungseleaente 21 "bis 21 der Verzögerungseinheit 11 geschaltet sind«,

In der logischen Einheit 10 ist der eine Eingang des UMD=- Gliedes 19. an den 0-Ausgang 8^ des Flip-Flops 15^ des Registers 1 und an einen der Eingänge des UND-Gliedes 1?j_ für eine IaI-tung der Einheit 6 angeschlossen» Der andere Eingang des TMD-Gliedes 1?. der Einheit 6 ist mit dem 1-Ausgang 5. des Flip-Flops 15 des Registers 1 und mit dem dritten Eingang ä®s

i-1
UND-Gliedes 1? verbunden«. Der rächste Eingang des UND-Glie=

i+1

des 17^ ist mit dem Umkehrausgang des Flip-Flops 20. des Registers 2 gekoppelt j, dessen Direktausgang an einen der Eingänge des UND-Gliedes 19. für eine Üb er Schreibung angeschlossen ist» Der Steuereingang 14 des Paralleladdierers 14 ist an die übrigen Eingänge sämtlicher UHD-GIi ed er 17,j "^s 17f- für eine laltung und sämtlicher UlB-ulieder 19 "bis 19t-. für eine Überschreibung angeschlossen* Der Ausgang des UND-Gliedes 17. ist, beginnend mit i = 3, mit dem Umkehr eingang des Flip-Flops 15 des Registers 1 verbunden und der Ausgang des UND-Gliedes 19. für eine

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Üiberschreibung an den restlichen Eingang des ODER^-Gliedes 16. und an den Eingang des Verzögerungselementes 21. angeschlossen» Die Einschaltung des UND-Gliedes 16. in die i-te Stelle des Registers 1 gestattet es, den Eingang des Flip-Flops 15. zu erweitern, d.h. in das Hip-Hop 15_i des Registers 1 eine Ausgangsinformation und eine Information aus dem Register 2 einzuschreiben. Die durch das Verzögerung element 21. eingebrachte Verzögerung ist größer als die durch das ODER-Glied 16. eingebrachte Verzögerung s weshalb das Flip-Flop 15^ in den neuen Zu» stand früher als das Flip-Flop 20. kippt.

Der Paralleiaddierer arbeitet wie folgt. Im Ausgangs zustand ■befinden sich «Sie Flip-flops 15 bis 15,- des Registers 1 für äQn qtsz-qr Summanden und die Flip—Flops 2ö_ bis 20 des Registers 2 für den aweiten Summanden im Hullzustand, die Steuereingang 14 liegis am Nullpotential,

Angenommeng daß es notwendig ist, awei Zahlen A = 7 und 3=5 zueinander zu addieren, die in einem Fibonaecischen I— Kode wie folgt dargestellt sind:

(Stellenwert!	der	Zahl	A	8	5	3	2	11
Sfe ® 1 Ie nnumraer¹	der	Zahl	B	5		0	2	10
älbonacoischer 1 ■			0	1	0	1	00
S'ibonaccischer 1 ■			0	1	0	00


-Kode
-Kode

Nach dem lirkungsalgorithmus des gegebenen Paralleladdierers ist es, wie bereits^erwähnt, notwendig, auf die Eingänge 3 und 4 ö©r Register 1 und 2 die zu addierenden ^zahlen A und B

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in teilweise entfalteter Darstellung zu liefern.

Derartige Umwandlung (iüntfaltung der minimalen Ausgangsform, der Summandenkodes) ist auf dem schaltungstechnischen Wege durch Zuführung einer Ausgangsinformation über den Zustand der i-ten Kodestelle des Summanden zu den der (i - l)-ten und (i - ρ - i)-ten Stelle entsprechenden Eingängen des Addierers leicht zu verwirklichen.

Bei ρ ss 1 wird die der Kodestelle mit dem Wert 8 entsprechende Eingangsleitung beispielsweise an die iSingänge der Steilen mit den Werten 5 und J angeschaltet, worauf ein gewisser Fibonaccischer Ausgangskode ... 100100100... nach der Eintragung in die Register 1 oder 2 für die. Summanden des Addierers die Form . .· 011011011·.. annehmen wird.

Im vorliegenden Beispiel gelangt der erste Summand (die Zahl A) an den Eingang 3 des Registers 1 in Form A = 001111 und der zweite Summand (die Zahl B) an den einschreibeingang 4· für den Kode des Registers 2 für den zweiten Summanden in Form B s 001100. Der Kode des ersten Summanden gelangt über die ODER-Glieder 16 für eine Überschreibung an die (1 )-Direkteingänge der Flip-Flops 15 bis 15,- des Registers 1 für den ersten

KJ ^

Summanden und setzt die jeweiligen Flip-Flops 15 , 15^» Ί5₂ und 15_ der nullten, ersten, zweiten und dritten Stelle auf den Einszustand. Der Kode des zweiten Summanden (die Zahl B) gelangt an die 1-Eingänge der Flip-Flops 20_Q bis 20c^3es Registers 2 für den zweiten Summanden und setzt die Flip-Flops 2Og

und 20, der zweiten und der dritten Stelle auf den Einszustand. P

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Auf solche V/eise wird der Addierer auf die Ausführung einer Summations operation vorbereitet. Die Summation beginnt mit dem Eintreffen eines 1-Signals am Steuereingang 14.

Hierbei erscheint am Ausgang des UND-Gliedes 17 für eine faltung der Einheit 6 ein 1-Signal, weil an dessen sämtlichen Eingängen 1-Signale anliegen (d. h. die Bedingung für eine Faltung erfüllt ist - das Flip-Flop 20 des Registers 2 für den : zweiten Summanden, dss Flip-Flop 15. des Registers 1 im Nullzustand und die Flip-Flops 15 und 15 im Einszustand sind). Das !-Signal vom Ausgang des UND-Gliedes 1?^ kommt auf den 0-iüingang des Flip-Flops 15_p und überführt es in den Nullzustand, weshalb am O-Ausgang 8 dieses Fliß-Flops 15 ein 1-Signal und am 1-Ausgang 5 ein O-Signal auftritt, das am Recheneingang des Flip-Flops 15, eintrifft und das betreffende Flip-Flop in den Nullzustand kippen läßt. Gleichzeitig kommt das Signal vom O-Ausgang des Flip-Flops 15_p an einem der Eingänge des UND-Gliedes 19 an und löst es aus, weshalb an dessen Ausgang ein 1-Signal auftritt, weil die Bedingung für eine Überschreibung erfüllt ist - das Flip-Flop 2O₂ des Registers 2 für den zweiten Summanden befindet sich im Einszustand und das Flip-Flop 15 des Registers 1 für den ersten Summanden im Nullaustand. Dieses 1-Signal trifft über den zweiten Eingang des ODER-Gliedes 16 für eine Überschreitung am 1-Eingang des Flip-Flops 15p des Registers 1 für den ersten Summanden ein und setzt es erneut auf den Linszustand. Gleichzeitig kommt das 1.-Signal vom Ausgang des UND-Gliedes 19 für eine Über-

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Schreibung am Eingang des Verzögerungse3.ementes 21 an und tritt nach Ablauf einer Zeit 'Z^ am O-Eingang des Flip-Flops 20 des Registers 2 für den zweiten. Summanden auf und setzt es auf den Mull zustand« Die Üb er Schreibung von 1 aus der zweiten. Stelle des Registers 2 in üie zweite Stelle des Registers 1 ist er= .folgt· Die Verzogerungselemente 21 "bis 21_ sind in der Weise

ο >

ausgeführt^ um eine folgende Ungleichung gelten, zu lasseng

•^20 ^{+ r}21 y ^16 + ^"15 (2)

worin. T - eine durch die Flip-Flop 20 bis 2O₁- ■eingebracht

te Verzögerungszeit₉
*Z _9Λ - eine durch die Verzögerungselemente 21q "bis 21

eingebrachte Verzögerungszeit,

T₁₁₆- eine durch die ODER-Glieder 16_Q bis 16_r eingebrachte Verzögerungszeit, ^₁- - eine durch die Flip-Flops 15 Isis 15c eingebracht

te Terzögerungszeit
bezeichnet*

Die Hichterfüllung der vorliegenden Bedingung (2) kann, ein "Rennen" in der Arbeit, des Addierers hervorrufen»

Wird das Flip-Flop 20_p des Registers 2 tatsächlich auf den Mullsustand schneller als das Flip-Flop 15p auf den Einszu« stand gesetzt, so wird die Bedingung für eine Faltung für die zweite Stelle erfüllt, und am. Ausgang des I3ID~ialiedes_iy_? tritt ein .1-Signal auf., was fehlerhaft ist*

Nachstehend wird die Beschreibung der Arbeit,, des Paralleladdierers fortgesetzt. Wie bereits erwähnt, befindet sich das

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Flip-Flop 15- zum gegebenen Zeitpunkt; im JNullzustand, axt desp

san 1-Ausgang 5 erscheint ein O-Signal, das das vorher im NuIl-

anstand befindliche Flip-Flop. 15 in den Einszustand kippen

läßt. Zugleich erscheint am O-Ausgang 8 des Flip-Flops 15-,

P P-

ein 1-Signal, das am Eingang des UND-Gliedes 19_ für eine Über-

Schreibung ankommt, i^un ist die Bedingung für eine Üb er Schreibung der dritten Stelle erfüllt, und am Ausgang des UND-Gliedes

H 9, erscheint ein 1-Signal, das über das ODER-Glied 16 an den j 3

1~Eingang des Flip-Flops 15-, gelangt und dieses wieder auf den 'Einszustand sefest» Das gleiche Signal läßt das Flip-Flop 20_y des Ee^isbers 2 nach eiaer Zeit T* in den liullzustand kippea_o Auf solche leise ist eine erneute Übersehreibung von T 8MS der drittes. Stelle des Registers 2 für den zweiten Summan- $en in die dritte Stelle des Registers 1 für den ersten el©«, erfolg fet,

Mun befinden sich sämtliche Flip-Flops 20 bis 2O₅ des Registers 2 für ü&n zweiten Summanden im Nullzustand.

Im Register 1 für äen ersten Summanden ist ein Sumiaenkode

et^ dessen ffoni von der Minimalform (A + B = 011111) weshalb es notwendig ist, den Summenkode auf die Miniaalfor-Hi sui realisieren, -raas sieh in bekannter Weise mit Hilfe äsr ISialieit 6 sor Reduktion auf die Minimalform nach einem folgenden Schema

0 11111. "~~

.TOOI 1 1

.1 0.1 001

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in Analogie zur Arbeit des bekannten Addierers verwirklichen läßt (Das Zeichen *,» ι bedeutet die Durchführung des Vorganges einer Faltung der (i - 1)- und (i — 2)-ten Stelle zur i-ten Stelle).

air besseren Veranschaulichung des beschriebenen Vorganges einer Summation ist eine Tabelle aufgeführt, die den Zustand der Flip-Flops 15_Q bis 15₅ und 20_Q bis 20^ der Register 1 und 2 in Zeitaoständen wiedergibt, die vereinbart einer Verzögerungszeit T ^c» X OQ *>ei ^er Auslösung eines Flip-Flops bis 15c und 2Oq bis 20^ gleich sind.

Sumniationsstufe	Form von Summand en codes
Ausgangssummanden	B= 010000
	A=oroi oo
Einschreibung in die Register 1,2	B=OO11 00
(teilweise Entfaltung von Kodes)	A=001.111 t_i_t
Übersehreibung von 1 aus dem	B=0011 00
Register 2 in das Register 1	A=001611
Überschreibung von 1 aus dem	B'=001,000
Register 2 in das Register 1	A^f =000111

Zustand der Register 1 und 2 nach Abschluß des Vorganges einer Faltung der Zahl A und einer "Überschreibung aller Einsen aus dem Kode der Zahl B in den Kode der Zahl A

B¹'=000000 A¹'=011111 A'»= A + B

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- 2ο -

Erste Stufe einer Faltung des Kodes B"a 000000

der -Summe A A"= 01 pi 11

nachfolgende Stufen einer Faltung A"= 0001,0.1

der Zahl A in Zeitabständen ¹Z A"= 100000

Α"=; 1Ό1010

Addition ist beendet A₊B=A"

Aus dieser Tabelle ist es leicht zu ersehen, daß die Vorgänge einer Faltung von Stellen und einer Überschreibung von Einsen aus dem Kode des zweiten Summanden in den Kode des ersten Summanden stufenweise und aufeinanderfolgend geschehen.

Das Endesignal für den Summationsverlauf wird durch die Einheit 13 zur Feststellung einer Mditionsbeendigung erzeugt. Das 1-Signal erscheint an deren Ausgang, wenn in sämtlichen Flip-Flops 20- bis 20c des Registers 2 für den zweiten Summanden Füllen und im Register 1 für den ersten Summanden die Minimalform des Summenkodes der Summanden aufgezeichnet sind·

Die Kontrolleinrichtung 12 führt eine Kontrolle des Summa« •feionsverlaufes durch· Das 1-Signal erscheint an deren Ausgang in dem F_alle, wo in der i-ten Stelle der beiden Register 1 und Einsen, und in der (i - 1)- und (i + 1)-ten Stelle der beiden Register 1 und 2 Hüllen aufgezeichnet sind. Das Vorliegen solch' einer Situation (010 im Register 1 und 010 im Register 2) ist ein Merkmal eines Fehlers.

Die Einführung neuer Kopplungen und die Barstellung der bei-

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den Summanden, in einer besonderen von der Mona verschiedenen Form gestatten es_s den Verlauf der Summation zu "beschleunigen und den Geräteaufwand geringer zu halten. In der vorliegenden Einrichtung läuft die Summierung asynchron ab und "besteht in der Durchführung einer Reihe von Operationen zwecks Reduktion auf die Minimalform eines Fibonaccischen p-Kodes eines der Summanden unter Berücksichtigung äes anderen Summanden«, Bereichnen wir mit T die sur AusführuDg einer Slementarfaltung not~ wendige Zeit» d®h_o wenn der Kode »»«0.11··« in den I»Ol QQ _{o Ό o} übergeht. Bei der "betreffenden Einrichtung ist es vom Standpunkt der Schnellwirkung am ungünstigsten, wenn eine Addition vorliegt, wo die beiden Summanden in lorm A » TOI 010.-.. und B = 1 01.QiQ_{41 GO}

dargestellt sind» Ist mit η die Länge einer Kodekombination "bezeichnet, so kann die maximale Additionszeit folgenderweise

ausgedrückt werdeng T = (2n - 2) T₁ · Bei η = 20 übertrifft " - max - · ■

die Operationsgesehwindigkeit der gegebenen Einrichtung die öer bekannten Addierer um das 2,6fache» Bei der vorliegenden Hinrich tung entfällt auf gede Stelle lediglich ein TJND-Glieä. Die betreffende Einrichtung enthält daher weniger Geräte»

Die Einführung der logischen Einheit 10 der UMD-Glieder und die Ausführung des Registers für den ersten Summanden mit ODER-Gliedern ₉ die Organisation des Summa&ionsverlaufes als ge~ meinsame Normalisierung der Eibonaccischen p-Kodes der* zwei Sum~ raanden gestatten es also₆ die Operationsgeschwin.digk"elt zn er·= hphen and den Geräteaufwand su verringern»

Die Erfindung betrifft kurz umrissen die Rechentechnik -und bezieht sich insbesondere auf Paralleladdierer für Fibonaccische p-Kodes»

Der Paralleladdierer für Fibonaccische p-Kodes enthält Register 1 und 2 für den ersten bzw. zweiten Summanden, deren Ausgänge an eine logische Einheit 10 angeschlossen sind, die zwecks Verringerung der Anzahl von Bauelementen aus η logischen Elementen ausgeführt ist, deren Ausgänge an die Stellen der Register angeschlossen und für eine Übers ehr eilaung einer Information 1 aus entsprechenden Stellen des Registers .2 für öen gleiten Summanden in gleichnamige Nullstellen des Registers

1 tür den ersten Summanden zur Sicherung eines asynchronen Sumraat χO2J.S-Verlauf es zur Erhöhung der Operationsgeschwindi^keit des Paraileladöierers vorgesehen sind« Die Ausgänge der Register 1 vmä 2 sind auf eine Einheit 6 zur Reduktion von p-Kodes auf die Minimalform geschaltet,'deren Ausgang an einen .Eingang für ein Normalisierungssignal des Registers 1 zur Reduktion auf die Minimalform. eines sich in diesem Register 1 ■" ausMläeüäen p-SuE>inenkodes angeschlossen ist. Die Ausgänge der Register 1 und 2 sind an ein© Einheit Λ3 zur Feststellung einer idditionsDeendiguag unä an eine Kontrolleinrichtung _; 12

Der Paralle laddie res? für Fxbonaccisohe p-Kodes ist sur Äusfübrung ©iiier Summations operation in mit den Pibonaccischen p-lodes¹ asbelbenden Ziffernrechenmaschinen vorgesehen, -

S03848/0S4S

Xl

Leerseite

Claims

HOFFMANN · EITLE <& PARTNER

PAT E N TAN WAtTE

JSO-WJo) · DIPL.-ING. W-ElTLE · DR. RER. NAT. K. HOFFMANN . DIPL.-ING. W. LEHN DIPL.-ING. K. FOCHSLE · DR. RER. NAT. B. HANSEN ARABELLASTRASSE 4 (STERNHAUS) · D-8000 MO NCH EN 81 · TELEFON (089) 911087 · TELEX 05-29419 (PATHEJ

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Vinnitsky Politekhnichesky Institut, Vinnitsa/UdSSR

FAHALIEIADDIERER FÜR FIB QITACC ISCHE P-KODES y PATEWTAHSPRIiGH

Paralleladdierer für Fibonaccische p-KodeSy der ein Register· für den ersten Summanden und ein Register für den zweiten Summanden, deren Ausgänge an Informationseingänge einer zur Ausführung einer Summationsoperation vorgesehenen und mit ihrem. Ausgang auf die Inform ti ons eingang β der Register für den ersten und aweiten Summanden geschalteten logischen Einheit angeschlossen sind_s eine Einheit zur Feststellung einer Mdi°= tionsbeenäigungj eine Kontrolleinrichtung, deren Eingänge an die Ausgang© der Register für dea ersten and zweiten Summan« den angeschlossen sind;, υχΔ eine an das Register für den er« sten Summanden angeschlossene Einheit aur Reduktion 3?iboaacei« scher p^Kodes auf die Minimalform enthält ₉. ö a & η s c h gekennzeichnet ₉ öaß ein Direkfca«sgang (5) ä©s Registers (1) ftfc den ersten Summanden unä ©ia Direktaiasgang (9) des Registers (2) für den zweiten-Summanden aa Eingänge übt· Kontrolleinrichtung (12) und der Einheit (15) zws Feststellung einer Add it ionsbe end igung angeschlossen, sind, eia Umkehrausgang (7) des Registers (2) für den aweiten Summanden an' einen der Eingänge der Einheit (6) zur Reduktion Fibonacci-» scher p-Kodes auf die Minimalform zur .Einspeisung eiaes

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gabesignals für die Durchführung einer Operation der Ealtung in eine (i + ρ + 1)-te Stelle der Einheit zur Reduktion der p-Kodes gekoppelt ist, deren anderer Eingang und Ausgang an den Direktausgang (5) des Registers (1) für den ersten Summanden bzw. an dessen Eingang für ein Normalisierungssignal angeschlossen sind, während die logische Einheit (10) zur Übertragung einer Information 1 von einer i-ten Stelle des Registers (2) für den zweiten Summanden auf eine gleichnamige Stelle des Registers (1) für den ersten Summanden mit einer Information 0 vorgesehenen UND-Glieder (19_O ^⁸ ^_n-1 ) ^für eine überschreibung einschließt;, wobei der eine und der andere Eingang eines i-ten UND-Gliedes (19·) für eine Übers ehre ibung Hit dem Umkehrausgang der i-ten Stelle des Registers (1) für den ersten Summanden bzw· Hiifc dem Direktausgang der i-ten Stelle öes Registers (2) für den zweiten Summanden für eine Zustandsanaiyse υ on Flip~Flops der i-rten Stelle der Register (1, 2) -verbunden sind_s der Ausgang des i-ten TUtoB-Gliedes (19p für eine überschreibung an den 1-Direkfceingang der i-ten Stelle üea Begisfeers (1) für den ersten Summanden zur Einschreibung ■3ia.es !»ttiertes la die betreffende Stelle und Über ein Versögerungselement (21.) an den Uialcelireiasaiig der irten btelle a®s Registers (2) für den zweiten Summanden zur Überführung 3ines J¹IiP-PlOpS (20.°) dieser Stelle vom Eins- in den Mullzusfcaad angeschlossen ist, die übrigen Eingänge sämtlicher übiB^Glieder· (19_O ^⁵ ^9_n„-j) miteinander verbunden und"an einen ctei&ten Eingang der Einheit (6) zur Eeäuktion Hbonaccischer p-Kodes auf die Minimalform und an eine zur Einspeisung eines Baiaer-Steiiersignals vorgesehene Steuer leitung (14·) des Paralleladdierers angeschlossen sind, worin, η die Stellenzahl äes Fifoonsecaselien Kodes (i == 0,1,2,...,η - 1,) ist.