DE2732008C3 - Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform - Google Patents
Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die MinimalformInfo
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Description
Die Erfindung bezieht sich auf das Gebiet der Digitalrechentechnik, insbesondere auf Codeumset-Zungseinrichtungen
und stellt eine Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform dar.
Anwendungsgebiet
Die Erfindung kann auf allen Gebieten des Digitalgerätebaus, insbesondere in spezialisierten Digitalrechnern,
in digitalen Kontroll- und Diagnostikanlagen für komplizierte automatische Systeme, in Digitalmeßgeräten
und -systemen zur Erhöhung der Informationslesesicherheit, zur Fehlerkontrolle und Ausfalldiagnostik in
den erwähnten digitalen Datenverarbeitungssystemen
benutzt werden.
Die Darstellung von natürlichen, gebrochenen und nsgativen Zahlen in Fibonacci-p-Codes, die eine
Verallgemeinerung der klassischen binären Zahlendarstellung sind, ist bereits bekannt. Auf der Grundlage der
Fibonacci-'p-Codes sind binäre FibonaccNZahlensystenie
entwickelt worden (Artikel Von A. P. Stachow »"Benutzung der natürlichen Redundanz der Fibonacci-Zahlensysteme
zur Kontrolle von Rechenanlägen«. Awtomatika i wytschislitelnaja technika, Nn 6,1975).
, Verallgemeinerte FibonaccUZahlen bzw, p^Zahlen von Fibonacci werden Zahlen φ^ί) genannt, die bei
, Verallgemeinerte FibonaccUZahlen bzw, p^Zahlen von Fibonacci werden Zahlen φ^ί) genannt, die bei
einer vorgegebenen Ganzzahl vonp5:0 durch folgende
Rekursionsbeziehung vorgegeben werden:
<ΡΛΠ =
Obei /<0;
1 bei / = 0;
1 bei / = 0;
(1)
Als Fibonacci-p-Code einer natürlichen Zahl N wird
ihre Darstellung in folgender Form bezeichnet:
10
N = Σ
Hierin bedeuten:
(2)
π = Stellenzahl des Codes;
ψρ(1) = Fibonacci-p-Zahl, vorgegeben durch (1);
a/ = Binärziffer (0 oder 1) in 7-ter Stelle des p-Codes.
ψρ(1) = Fibonacci-p-Zahl, vorgegeben durch (1);
a/ = Binärziffer (0 oder 1) in 7-ter Stelle des p-Codes.
Bei einer vorgegebenen Ganzzahl p> 0 bestehen (und zwar als einzige) für jede natürliche Zahl N ganze
positive Zahlen /und r, so daß
N= ψρ(ρ +/) +
0< r< tp„U) ■
Die Fibonacci-p-Codes stimmen bei p—0 mit dem
klassischen binären Code und bei ρ =<» — mit dem
»unitären« Code überein.
30
Die theoretisch-zahlenmäßigen Eigenschaften der Fibonacci-p-Zahlen sind in dem oben erwähnten Artikel
von L, P. Stachow beschrieben. Die grundlegende Besonderheit des Fibonaccl-p-Codes (2) bei p>0 im
Vergleich mit dem klassische!! binären Code (p=0) ist die »Redundanz« des Fibonacci-p-Codes, die darin
besteht, daß jeder natürlichen Zahl N mehrere
Fibonacci-p-Codes entsprechen. So kann bei p= 1 die Zahl 20 durch folgende Fibonacci-p-Codes dargestellt
werden:
Stellenwert | 13 | S | 5 | 3 | 2 | 1 | 1 | ·= 20 | |
21 | L | 0 | L | 0 | L | 0 | 0 | ||
Fibonacci- | 0 | ||||||||
1-Code | L | 0 | L | 0 | 0 | L | L | ||
0 | L | 0 | 0 | L | L | L | L | ||
0 | 0 | L | L | L | L | L | L | ||
0 | |||||||||
Verschiedene Fibonacci-p-Codes für ein und dieselbe
natürliche Zahl N können durch Faltung und Abv.-icklung
der Binärstellen erhalten werden.
Als Faltung mit der /-ten Nullstelle (a/=0) und der (/-I)-ten und (/-p-1)-ten Einerstellen
(a/-1 = ai-p-1 = 1) in dem Fibonacci-p-Code einer
natürlichen Zahl N wird die Substitution der Werte der /-ten, (/-I)-ten und (Z-p-l)-ten Stellen durch ihre
Negationen bezeichnet, d. h.
(V, ... a,.x 0 1 α,-2 ... alp 1 a,-„-2 ■ ■■ <k\ = <?.·,-1 ■■· fl/+i 1
worin das Zeichen f | | die Faltungsoperation kennzeichnet.
... a,-, 0 a,-p-2
Als Abwicklung mit der /-ten L-Stelle (a/= 1) und der
(/—p^-ten bis (/— 2p^-ten Nullstellen in dem Fibonacci-p-Code
einer natürlichen Zahl Λ/wird die Substitution der
Wer*·; der /-ten und der (/-p>ten bis (/-2p>ten Stellen
durch ihre Negationen genannt, d. h.
"«■-1 ···"/* I I Oi I ■·· al p*\ 0 ··- 0 "l 2i>-l ■■■ Cn = rt„-| ... fl;*| 0 O1. , . . . O/ ,,+ , 1 . . . 1
worin das Zeichen | j ΐ die Abwicklungsoperation kennzeichnet.
Die Faltungsoperation und/oder die Abwicklungsoperation mit binären Stellen in dem Fibonacci-p-Code
einer natür'ichen Zahl Λ' führt zu einer neuen Codekombination, die ein anderer Fibonacci-p-Code
der gleichen Zahl /V ist, was aus der Definition des Fibonacci-p-Codes hervorgeht Es ist auch bekannt, daß
sich unter den verschiedenen Formen des Fibonacci-p-Codes ein und derselben natürlichen Zahl /V eine einzige
Form vom Typ (2), die eine minimale Zahl von Gliedern mit Eins-Koeffizienten enthält, auszeichnet.
Als minimale Form des Fibonacci-p-Codes einer natürlichen Zahl wird ein Fibonacci-p-Code bezeichnet,
der sich durch reihenfolgliche Entwicklung der Zahl N und aller hierbei entstehenden Reste nach den Formeln
(3), (4) ergibt, bis der letzte Rest gleich Null ist.
Bruchzahlen D können auch in Fibonacci-p-Codes
dargestellt werden. Für eine n-stellige Codierung von
Bruchzahlen in Fibonacci-p-Codes soll der Wert der
7-ten Stelle in dem n-steüigen Fibonacci'p-Code eines
50
55
60 echten Bruches nach
errechnet werden.
errechnet werden.
folgender Rekursionsformel
— 0 bei /<0;
bei / = 0; (5)
t-l) +q„(l-p-\) bei /
>0 ,
worin /< η ist
Bei einer vorgegebenen Ganzzahl p>0 kann jeder echte Bruch D einzig wie folgt dargestellt werden:
+ d.
65 worin
ist.
; d<q„(i)
(6)
(7)
Als Fibonacci-p-Codes eines echten Bruches D bezeichnet man seine Darstellung in Form einer
folgenden Summe:
Darlegung des Erfindungswesens
n- I
/-0
Hierin ist
η die Stellenzahl des Codes;
qp wird durch (5) vorgegeben;
a/ ist eine Binärzahl(0 oder 1) in der /-ten Stelle des Codes.
qp wird durch (5) vorgegeben;
a/ ist eine Binärzahl(0 oder 1) in der /-ten Stelle des Codes.
Es sei bemerkt, daß für jeden echten Bruch D die
Beziehung (6) bis auf qf{0) genau erfüllt wird.
Als minimale Form des Fibonacci-p-Codes eines echten Bruches bezeichnet man einen Fibonacci-p-Code
vom Typ (6), der sich durch reihenfolgliche Entwicklung
HIW l/W
Reste dy-nach der Formel (6) und (7) ergibt, bis der letzte
Rest kleiner als ^p(O) wird.
Die minimalen Formen der Fibonacci-p-Codes von echten Brüchen weisen alle Eigenschaften der minimalen
Formen der Fibonacci-p-Codes von natürlichen Zahlen auf.
Die Codierung von negativen Zahlen im Fibonacci-p-Code erfolgt mit Hilfe von Begriffen des inversen und
komplementären Fibonacci-p-Codes. Der inverse und der komplementäre Fibonacci-p-Code der natürlichen
Zahlen (N und N) und der Bruchzahlen (D und A)
stehen zum direkten Fibonacci-p-Code dieser Zahlen (N und D)\n folgenden Beziehungen:
a) N+N =
b) N+N1= ?>„(«);
c) /Vi-I = /V1.
d) D + D = 1
e)
e)
D /> + —— = O,
Zur Gewinnung_eines inversen Fibonacci-p-Codes der Zahl (N bzw. D) aus ihrem direkten Fibonacci-p-Code
(Nbzw. D) gibt es eine einfache Regel: es genügt lediglich, in den Fibonacci-p-Codes die binären Koeffizienten
a/durch <hre Negationen zu ersetzen.
Mit Zahlen in Fibonacci-p-Codes, dargestellt in minimaler Form werden sämtliche mathematische
Grundoperationen ausgeführt: Addition von Zahlen, Multiplikationen von Ganz- und Bruchzahlen, Division
derselben. Es ist auch möglich, die Umsetzung des ir-Positionscodes in einen Fibonacci-p-Code. die Umsetzung
des Fibonacci-p-Codes in einen inversen Code, den Vergleich von Zahlen, das Zählen und Subtrahieren von
Einsen zu realisieren.
Zweck der Erfindung
Zweck der Erfindung ist die Erhöhung der Sicherheit der Informationsverarbeitung mit gleichzeitiger Funktionskontrolle
der verschiedenen Baugruppen und Einheiten der digitalen inform-ätiünsverarbeitungseiiirichtung,
die die Umsetzung der Information in Fibonacci-p-Codes realisiert
Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung zur Reduzierung von Fibonacci-p-Codes
auf die Minimalform und eine digitale Informationsverärbeitungseinrichtung
auf der Grundlage der erwähnten Einrichtung zu schaffen, die es gestattet, Operationen
mit in Fibonacci-p-Codes dargestellten Zahlen auszuführen.
ίο Die gestellte Aufgabe wird dadurch realisiert, daß die
Einrichtung zur Reduzierung von Fibonacci-p-Codes liuf die Minimalfofm gemäß der Erfindung η Funktionsliellen
enthält, jede von welchen zumindest zwei iFaltungsinformationseingänge. zwei Faltungssetzeinl;änge,
einen Faltungssteuereingang, einen Informationseingang, einen Informationsausgang und einen
Faltungsausgang besitzt, wobei der Faltungsausgang der /-ten Funktionszelle mit einem der Faltungssetzein·
i.v.—„ Λ~~ It i\ *A- π·..—u»: .ii« ι :» _: j
2JOII5V UVl \t — I/-1VII I U!If\(llSlI3£.w!C UIfU Ulli CtIIClU UCI
Faltungssetzeingänge der (I-p- l)-ten Funktionszelle,
eier eine Faltungsinformationseingang der /-ten Funktionszelle
mit dem Informationsausgang der (/- l)-ten Funktionszelle und der andere Faltungsinformationseingang
der /-ten Funktionszelle - mit dem Informalionsausgang der (/- ρ - 1 )-ten Funktionszelle und mit einem
eier Faltungsinformationseingänge der (/- l)-ten Funktionszelle
verbunden sind, während die Faltungssteuer· eingär ^e sämtlicher Funktionszellen an einen gemeinsamen
Punkt, der als Faltungssteuereingang der Einrichtung zur Reduzierung von Fibonacci-p-Codes
auf die Minimalfcrm gilt, angeschlossen sind, und die Gesamtheiten »n« der Infornrütionseingänge und der
Informationsausgänge aller Funktionszellen jeweils einen mehrstelligen Informationseingang und einen
mehrstelligen Informationsausgang der Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform
bilden, wobei p=l, 2, 3 .., π die Stellenzahl des Fibonacci-p-Codes und /= 1.2... π ist
Es ist auch zweckmäßig, daß bei der Einrichtung zur
Es ist auch zweckmäßig, daß bei der Einrichtung zur
AO Reduzierung von Fibonacci-p-Codes auf die Minimalform
jede Funktionszelle ein Flipflop, eine Schalteinheit, die zumindest vier Eingänge und zwei Ausgänge hat.
und eine Faltungseinheit, die zumindest vier Eingänge und einen Ausgang hat und ein Signal formiert, das über
die Schalteinheit auf die Flipflops der /-ten, (/-l)-ten
und (/—p-l)-ten Funktionszellen einwirkt und die
Flipflops dieser Funktionszellen in den inversen Zustand kippt, enthält, wobei der Nullausgang des Flipflops mit
einem der Eingänge der Faltungseinheit in Verbindung
so steht, während der andere Ausgang der Faltungseinheit
mit einem der Eingänge der Schalteinheit verbur .ten ist,
und daß einer der Ausgänge der Schalteinheät mit dem
Setzeingang des Flipflops und der andere Ausgang der Schalteinheit mit dem Rücksetzeingang des Flipflops
verbunden sind.
Zweckmäßig ist es auch, daß bei der Einrichtung jede
/-te Funktionszelle auch einen zusätzlichen Informationsausgang, einen Faltungsverbotsausgang, einen
Abwicklungsausgang, (p— 1) Faltungsverbotseingänge,
einen Abwicklungssteuereingang, (p+2) Abwicklungsinformationseingänge,
(p+\) Abwicklungssetzeingänge hat, wobei der Faltungsverbotsausgang der /-ten
Funktionszelle mit dem /-ten Faltungsverbotseingang der (/— i— l)-ten Funktionszelle, der Abwicklungsausgang
der /-ten FunktionszeUe — mit dem j-ten
Afawickiungsscizcingang der (l-p-j±l}-tsn Funktionszelle
in Verbindung stehen, die Abwicklungssteuereingänge sämtlicher Funktionszellen in einem gemein-
samen Punkt vereinigt sind und den Abwicklungssteuereingang der Einrichtung zur Reduzierung von Fibonacci-p-Codes
auf die Mmimalfofm bilden, der (p+2)4e
Abwicklungsinfürmationseingang der /-ten Funktionszelle mit dem Zusatzinformationsausgang der (/+ t)-ten
Funktionszelle und der s-te Abwicklungsinformationseingang der /-ten Funktionszelle — mit dem ZusatzinforiTVr.tionsausgang
der (/— p— s+2)-ten Funktionszelle verbunden sind, wobei /=1,2... p-f 1; y= 1, 2 ... p-f1,
j" 1,3... p-f 2 ist.
Es ist recht zweckmäßig, daß bei der Einrichtung jede
/-te Funktionszelle eine Abwicklungseinheit enthält, die zumindest (p-f 4) Eingänge und einen Ausgang hat und
ein Signal formiert, das über Schalteinheiten auf das Flipflop der /-ten Funktionszelle und auf die Flipflops
der Funktionszellen von der (l-p)-ien bis zur
(/-2p,Men einschließlich einwirkt und diese in den inversen Zustand umkippt, und daß die Faltungseinheit
»uch Ip- 1) Faltungsverbotseingänge und einen Faltungsverbotseingang
aufweist, während die Schalleinheit (p+2) Zusatzeingänge hat. wobei einer der Eingänge der Abwicklungseinheit mit dem L-Ausgang
des Flipflops und der Ausgang der Abwicklungseinheit mit einem der Zusatzeingänge der Schalteinheit
verbunden sind.
Es ist zulässig, daß bei der Einrichtung jede /-te Funktionszelle auch (p-2) Abwicklungsverbotseingänge
und einen Abwicklungsverbotsausgang besitzt, während der Abwicklungsverbotsausgang der /-ten
Funktionszelle an den k-ien AbwicklungsverbotseinganTder(/—
k— l)-ten Funktionszelle angeschlossen ist. wobei *=1,2...(p-l) ist
Es ist bequem, daß bei der Einrichtung die Faltungseinheit als logische UND-Schaltung ausgeführt
ist
Es ist vorteilhaft daß die Faltungseinheit auch einen Negator enthält während die logische UND-Schaltung
(p— 1) Zusatzeingänge hat und daß der Negatorausgang als Faltungsverbotsausgang der Faltungseinheit dient,
während der Negatoreingang mit dem Ausgang der logischen UND-Schaltung in Verbindung steht
Es ist ratsam, daß bei der Einrichtung die Schalteinheit zwei logische ODER-Schaltungen mit je zwei
Eingängen enthält wobei der Ausgang der einen logischen ODER-Schaltung mit dem Rücksetzeingang
des Flipflops, der Ausgang der anderen logischen ODER-Schaltung mit dem Setzeingang des Flipflops
und einer ihrer Eingänge — mit dem Ausgang der Faltungseinheit in Verbindung stehen.
Recht ratsam ist es, daß bei der Einrichtung die logische ODER-Schaltung der Schalteinheit die an den
Rücksetzeingang des Flipflops angeschlossen ist, einen Zusatzeingang, der mit dem Ausgang der Abwicklungseinheit in Verbindung steht enthält während die andere
logische ODER-Schaltung (p-f1) Zusatzeingänge hat
Es ist zulässig, daß die Abwicklungseinheit als logische UND-Schaltung mit zumindest (p+4) Eingängen
ausgeführt ist
Es ist bequem, daß bei der Einrichtung die Abwicklungseinheit auch einen an den Ausgang der
ODER-Schaltung angeschlossenen Negator enthält während die logische UND-Schaltung (p-f 2) Zusatzeingänge
hat wobei der Ausgang des Negators als Abwicklungsverbotsausgang der Funktionszelle wirkt
Es ist auch zulässig, daß die Einrichtung eine Einheit zur Ermittlung der Minimalität der Zahlendarstellungsform im Fibonacci-p-Code hat, die zur Formierung eines
MInimaütätssignals für die Zahl im Fibonacci-p-Code
dient und zumindest eine logische ODER-Schaltung mit η Eingängen und η Eintypzellcn enthält, jede von
welchen als logische UND-Schaltung und logische ODER-Schaltung ausgeführt ist, wobei der Informationsausgang
der /-ten Funklionszelle an einen der Eingänge der logischen UND-Schaltung der /-ten Zelle
der Minimaütätsermittlungseinheit gelegt ist, während
der andere Eingang der erwähnten logischen UND-Schaltung an den Ausgang der logischen ODER-Schaltung
der /-ten Zelle der Minimalitätsermittlungseinheit mit ρ Eingängen angeschlossen ist, wobei diese
Eingänge, mit den Informationseingängen der Funktionszellen von der (/-1)-ten bis zur {l-p)-len
einschließlich in Verbindung stehen, der Ausgang der UND-Schaltung jeder /-ten Zelle der Minimalitätsermittlungseinheit
an den /-ten Eingang der logischen ODER-Schaltung der Minimalitätsermittlungseinheit.
deren Ausgang als Minimalitätssignalausgang der Reduzierungseinrichtung eilt Belegt ist.
Es ist auch zweckmäßig, daß bei der Einrichtung die /-te Funktionszelle einen Invertierungseingang hat,
wobei die Invertierungseingänge der Funktionszellen von der ersten bis zur (n-p)-len in einem gemeinsamen
Punkt der als Invertierungseingang der Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform gilt, vereinigt sind.
Es ist recht zweckmäßig, daß bei der digitalen Informationsverarbeitungseinrichtung, die eine Recheneinheit
eine Steuereinheit mit zumindest zwei Gruppen von Ausgängen, eine Ein- und Ausgabeeinheit mit
zumindest zwei Informationseingängen, zwei Informationsausgängen und eine Gruppe von Steuereingängen,
wobei einer der Informationseingänge der Ein- und Ausgangseinheit mit dem Informationsausgang der
Recheneinheit, einer der Informationsausgänge der Ein- und Ausgabeeinheit mit dem Informationseingang der
Recheneinheit, eine Gruppe von Ausgängen der Steuereinheit — mit einer Gruppe von Steuereingängen
der Recheneinheit verbunden sind, während die andere Gruppe von Ausgängen der Steuereinheit mit der
Gruppe von Steuereingängen der Ein- und Ausgabeeinheit verbunden ist, enthält, erfindungsgemäß eine
Minimisierungseinheit für Fibonacci-p-Codes vorgesehen
ist die eine Gruppe von Informationseingängen, eine Gruppe von Informationsausgängen, eine Gruppe
von Steuereingängen hat und zumindest zwei Einrichtungen zur Reduzierung von Fibonacci-p-Codes auf die
Minimalform einschließt während die Recheneinheit und die Ein- und Ausgabeeinheit die Realisierung vor
so Funktionen in Fibonacci-p-Codes ermöglichen, und daß
die Recheneinheit noch eine Gruppe von zusätzlichen Informationseingängen und eine Gruppe von zusätzlichen
Informationsausgängen hat die Steuereinheit eine zusätzliche Gruppe von Ausgängen umfaßt wobei die
Gruppe von zusätzlichen Informationsausgängen der Recheneinheit mit der Gruppe von Informationseingängen
der Minimisierungseinheit für Fibonacci-p-Codes, die Gruppe von Informationsausgängen der Minimisierungseinheit
für Fibonacci-p-Codes — mit der Gruppe von zusätzlichen Informationseingängen der Recheneinheit
die Gruppe von Steuereingängen der Mmimisierungseinheit für Fibonacci-p-Codes — mit der zusätzlichen
Gruppe von Ausgängen der Steuereinheit verbunden sind.
Es ist zulässig, daß bei der digitalen Informationsverarbeitungseinrichtting
die Ein- und Ausgabeeinheit eine Gruppe von zusätzlichen Informationseingängen und
eine Gruppe von zusätzlichen Informationsausgängen
hat, während die Minimisierungseinheit für Fibonacci-p-Cqde
eine zusätzliche Gruppe von mehrstelligen informationseingängen und eine zusätzliche Gruppe
von mehrstelligen Informationsausgängen umfaßt, wobei die Gruppe von zusätzlichen Informationsausgänf
en der Ein- und Ausgabeeinheit mit der zusätzlichen Gruppe von Informationseingängen der Minimisierungseinheit
fü>- Fibonacci-p-Codes und die Gruppe von iusätzlichen informationseingängen der Ein- und
Ausgabeeinheit — mit der zusätzlichen Gruppe von Informationsausgängen der Minimisierungseinheit für
Fibonacci-p-Codes in Veröindung stehen.
Es ist bequem, daß bei der digitalen Informationsverirbeitungseinrichtung
dl·; Recheneinheit eine Gruppe »on Steuerausgängen hat, die mit einer Gruppe von
Eingängen der Steuereinheit in Verbindung steht.
Es ist auch bequem, daß bei der digitalen Informalionsverarbeitungseinrichtung
die Ein- und Ausgabeein-
anderen Gruppe von Eingängen der Steuereinheit verbunden ist
Es ist wirtschaftlich, daß bei der digitalen Informa· lionsverarbeitungseinrichtung die Minimisierungseinkeit
für Fibonacci-p-Codes eine Gruppe von Steuerein-Iängen
hat, die mit der zusätzlichen Gruppe von ingängen der Steuereinheit in Verbindung steht
Es ist zweckmäßig, daß bei der digitalen Informalionsverarbeitungseinrichtung die Recheneinheit ein Dividendregister, ein Divisorregister, ein Quotientenre-(ister, ein Zusatzregister, eine Multiplikationseinheit für ibonacci-p-Zahlen und einen Summator für Fibonacci-/>-Codes enthält wobei der Informationseingang des Divisorregisters mit dem Informationseingang des Dividendregisters, der Informationsausgang des Divi-•orregisters — mit dem Informationseingang der Multiplikationseinheit für Fibonacci-p-Zahlen, der Inlormationsausgang der Summator für Fibonacci-p-Codes — mit dem Informationseingang des Zusatzregiiters, dessen Informationsausgang an den zweiten Informationseingang des Dividendregisters gelegt wird, in Verbindung stehen, und daß der Informationsausgang des Dividendregisters mi' dem Eingang für den zweiten Summanden des Summators für Fibonacci-p-Codes, der Ausgang der höherwertigen Stelle des Summators für Fibonacci-p-Codes — mit dem Informationseingang des Quotientenregisters, der Steuereingang des Divisorregi-Iters — mit den Steuereingängen des Dividendregisters, des Quotientenregisters und des Zusatzregisters verkünden sind.
Es ist zweckmäßig, daß bei der digitalen Informalionsverarbeitungseinrichtung die Recheneinheit ein Dividendregister, ein Divisorregister, ein Quotientenre-(ister, ein Zusatzregister, eine Multiplikationseinheit für ibonacci-p-Zahlen und einen Summator für Fibonacci-/>-Codes enthält wobei der Informationseingang des Divisorregisters mit dem Informationseingang des Dividendregisters, der Informationsausgang des Divi-•orregisters — mit dem Informationseingang der Multiplikationseinheit für Fibonacci-p-Zahlen, der Inlormationsausgang der Summator für Fibonacci-p-Codes — mit dem Informationseingang des Zusatzregiiters, dessen Informationsausgang an den zweiten Informationseingang des Dividendregisters gelegt wird, in Verbindung stehen, und daß der Informationsausgang des Dividendregisters mi' dem Eingang für den zweiten Summanden des Summators für Fibonacci-p-Codes, der Ausgang der höherwertigen Stelle des Summators für Fibonacci-p-Codes — mit dem Informationseingang des Quotientenregisters, der Steuereingang des Divisorregi-Iters — mit den Steuereingängen des Dividendregisters, des Quotientenregisters und des Zusatzregisters verkünden sind.
Es ist recht zweckmäßig, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinleit
vier Minimalitätsermittlungseinheiten besitzt wähfend die Multiplikationseinheit für Fibonacci-p-Zahlen
und der Summator für Fibonacci-p-Codes Kontrollausgänge
haben, wobei die Informationsausgänge des Dividendregisters, des Divisorregisters, des Quotientenregisters
und des Zusatzregisters mit den Eingängen der entsprechenden Minimalitätsermittlungseinheit verbunden
sind
Es ist recht bequem, daß bei der digitalen Informationsverarbeitungseinrichtung
die Recheneinheit Divisorregister, ein Quotientenregister, eine Multiplikationseinheit
für Fibonacci-p-Zahlen mit einem zusätzlichen Informationsausgang, einen Summator für Fibonacci-p-Codes
und eine Codevergleichsschaltung enthält, wobei der Informationseingang des Divisorregisters
mit dem Einging des zweiten Summanden des Summators für Fibonacci-p-Codes, der zusätzliche
Informationsausgang der Multiplikationseinheit für Fibonacci-p-Zahien mit dem ersten Eingang der
Codevergleichsschaltung, der zweite Eingang der Codevergleichsschaltung — mit dem Informationsaus-
■5 gang des Summators für Fibonacci-p-Codes, der
Informationsausgang der Codevergleichsschaltung mit dem Informationseingang des Quotientenregisters, der
Informationsausgang des Divisorregisters — mit dem Informationseingang der Multiplikationseinheit für
ίο Fibonacci-p-Zahlen und der Steuereingang des Divisorregisters
— mit dem Steuereingang des Quotientenregisters in Verbindung stehen.
Große Vorteile bietet die Ausführung der digitalen Informationsverarbeitungseinrichtung mit einer Recheneinheit,
die zwei Minimalitätsermittlungseinheiten umfaßt wobei die Multiplikationseinheit für Fibonaccip-Zahlen
und der Summator für Fibonacci-p-Codes Kontrollausgänge haben, während die Informationsaus-ααησρ
rfpe njvicnrrpaistpr«: und rfps Quotientenregixters
mit den Eingängen der entsprechenden Minimalitätsermittlungseinheit in Verbindung stehen.
Günstig ist es auch, daß bei der digitalen Informationsverarbeitungseinrichtung
die Recheneinheit mn Multiplikationsregister und einen Summator für Fibonacci-p-Codes
enthält, wobei der Informationseingang des Multiplikatorregisters mit dem Informationseingar
g der Multiplikationseinheit für Fibonacci-p-Zahlen, der Informationsausgang der Multiplikationseinheit für
Fibonacci-p-Zahlen - mit dem Summandeneingang des Summators für Fibonacci-p-Codes und der erste
Steuereingang der Multiplikationseinheit für Fibonaccip-Codes — mit dem zur Verschiebung um eine Stelle
dienenden Steuereingang des Multiplikatorregisters in Verbindung stehen.
Es ist sehr vorteilhaft, daß bei der digitalen Informationsverarbeitungseinrichtung die Reiheneinheit
eine Minimalitätsermittlungseinheit enthält deren Eingang an den Informationsausgang des Multiplikatorregisters
gelegt ist, während die Multiplikationseinheit
4ö für Fibonicci-p-Zahlen und der Summator für Fibonacci-p-Code;
Kontrollausgänge haben.
Es ist durchaus zulässig, daß bei der digitalen Informationsverarbeitungseinrichtung die Multiplikationseinheit
für Fibonacci-p-Zahlen (p + 1) Register und einen Summator für Fibonacci-p-Codes enthält
wobei der erste Informationseingang des ersten Registers in einem gemeinsamen Punkt mit den ersten
Informationseingängen der Register vom zweiten bis zum (p)-ten der Informationsausgang des ersten
so Registers — mit dem Eingang für den ersten Summanden des Summators für Fibonacci-p-Codes
verbunden sind, und daß sämtliche Register eine Registerkette bilden, bei der der Informationsausgang
des vorher gehenden Registers mit dem zweiten Informationseingang des nachfolgenden Registers und
der Informationsausgang des (p + l)-ten Registers — mit dem Eingang für den zweiten Summanden des
Summators für Fibonacci-p-Codes verbunden sind, wobei der Informationsausgang des Summators für
Fibonacci-p-Codes mit dem zweiten Informationseingang des ersten Registers verbunden ist und die
Steuereingänge aller Register in einem gemeinsamen Punkt vereinigt sind.
Durchaus erfüllbar ist es, daß bei der digitalen Informationsverarbeitungseinrichtung die Multiplikationseinheit
für Fibonäcei-p-Zähieü (ρ+ί) Mimmaliiäiäermittlungseinheiten,
eine logische ODER-Schaltung und einen Summator für Fibonacci-p-Codes mit einem
Kontrollausgang enthält, wobei der Eingang der /-ten
Minimalitätsermittlungseinheh mit ilen Ausgängen des
/-ten Regiskts und die Ausgänge sämtlicher Minimalitätsermittlungseinheiten
und der Kontrollauagang des Summators für Fibonacci-p-Codes — mit den Eingängen
der logischen ODER-Schaltung in Verbindung stehen.
Es ist durchaus realisierbar, daß bei der digitalen Informationsverarbeitungseinrichtung die Recheneinheit
ein Multiplikandregister, ein Multiplikatorregister und einen Summator für Fibonacci-p-Codes enthält,
wobei der Informationsausgang des Multiplikandregisters, der Informationsausgang des Multiplikandregisters
mit dem Summandeneingang des Summators für Fibonacci-p-Codes und der zur Verschiebung um eine
Stelle dienende Steuereingang des Multiplikandregiiters
mit dem zur Verschiebung um eine Stelle dienenden Steuereingang des Multiplikatorregisters
verbunden sind.
Es ist rech* zweckmäßig, daß bei der digitalen
Informations» trarbeitungseinrichtung das Multiplikandregister
und das Multiplikatorregister miteinander verbundene, zur Verschiebung um (p+1) Stellen
dienende Steuereingänge haben.
Es ist recht ratsam, daß bei der digitalen Informationsverarbeitungseinrichtung
die Recheneinheit zwei Minimalitätsermittlungseinheiten enthält, deren Eingänge an die Informationsausgänge des Multiplikandregiiters
und des Multiplikatorregisters gelegt sind.
Es ist zweckmäßig, daß bei aer digitalen Informationsverarbeitungseinrichtung
die Recheneinheit ein Multiplikandregister, einen Summator für Fibonacci-p-Codes,
(p+1) Einheiten logischer UND-Schaltungen und eine Einheit logischer ODER-Schaltungen enthält,
wobei der Informationseingang des Summandregisters mit dem 'nformationseingang des Multiplikatorregisters,
der zur Verschiebung um (p+ 1) Stellen dienende Steuereingang des Multiplikandregisters — mit dem zur
Verschiebung um (p+1) Stellen dienenden Steuereingang des Multiplikatorregisters, der Ausgang der
(n—1)-ten Stelle des Multiplikatorregisters — mit den
ersten Eingängen aller logischen UND-Schaltungen der /-ten Einheit logischer UND-Schaltung, der zweite
Eingang der /-ten logischen UND-Schaltung der Jt-ten
Einheit logischer UND-Schaltungen — mit dem Ausgang der (/+ Ar)-ten Stelle des Multiplikandregisters,
die Ausgänge der Aten logischen UND-Schaltungen sämtlicher logischen UND-Schaltungen — mit den
Eingängen der /-ten logischen ODER-Schaltung der Einheit logischer ODER-Schaltungen und der Ausgang
der Einheit logischer ODER-Schaltungen — mit dem Summandeneingang des Summators für Fibonacci-p-Codes
in Verbindung stehen, wobei / = 1,2... (p+1) ist
Es ist ratsam, daß bei der digitalen Informationsverarbeitungseinrichtung
die Recheneinheit eine Kontrolleinheit und zwei Minimalitätsermittlungseinheiten enthält
wobei der Summator für Fibonacci-p-Codes einen Kontrollausgang hat während die Ausgänge sämtlicher
Einheiten logischer UND-Schaltungen mit den Eingängen der Kontrolleinheit und die Eingänge der
Minimalitätsermittlungseinheiten — mit den Ausgängen
der Multiplikandregister und des Multiplikatorregisters
in Verbindung stehen.
Es ist zulässig, daß bei der digitalen Informationsverarbeitungseinrichtung
die Ein- und Ausgabeeinheit einen umsetzen ucs iC-Posiüonscoucs πι einen Fiböüäcci-p-Code,
dessen Eingang und Ausgang als Informationseingang bzw. Informationsausgang der Ein- und
Ausgabeeinheit dienen, und einen Umsetzer des Fibonacci-p-Codes in einen /r-Positionscode, dessen
Eingang und Ausgang als weitere Informationseingang Und Infofmatiorisaüsgahg der Ein- und Ausgäbeeinheit
dienen, enthält.
Es ist recht wahrscheinlich, daß bei dei digitalen Informationsvefarbeitungseinrichtung der Umsetzer
des &-Positionscode$ in einen Fibonacci-p-Cöde der
Ein- und Ausgabeeinheit zumindest einen Ar^Subtraktionsimpulszähier,
eine Nullermittlungsschaltung und einen Additionsimpulszähler im Fibonacci-p-Code enthält,
wobei der Recheneingang des £-Subtraktionsimpulszählers mit dem Recheneingeng des Additionsimpulszählers
im Fibonacci-p-Code und der Informationsausgang des A--Subtraktionszählers — mit dem Eingang
der Nullermittlungsschaltung in Verbindung stehen.
Es ist sehr bequem, daß bei der digitalen Informationsverarbeitungseinrichtung
die Ein- und Ausgabeeinheit zumindest ein Register, eine Einheit logischer UND-Schaltungen, eine Einheit logischer ODER-Schaltungen
und einen Summator für Fibonacci-p-Codes enthält, wobei der Informationsausgang der /-ten Stelle
des Registers mit dem ersten Eingang der /-ten logischen UND-Schaltung der Einheit logischer UND-Schaltungen
verbunden ist, während der Ausgang der /-ten logischen UND-Schaltung der Einheit logischer
UND-Schaltungen ■- mit einem der Eingänge derjenigen ODER-Schaltungen der Einheit logischer ODER-Schaltungen,
deren Nummern mit den Nummern der Stellen, die jeweüs einer Eins in der Darstellung der Zahl
/x,k' im minimalen Fibonacci-p-Code haben, übereinstimmen
(dabei ist Jt — die Basis des Zahlensystems,«, — der Wert der /-ten Stelle des im Registers befindlichen
Codes), und daß der Ausgang der Einheit logischer UND-Schaltungen mit dem Summandeneingang des
Summators für Fibonacci-p-Codes in Verbindung steht Sehr ratsam ist es, daß bei der digitalen Informationsverarbeitungseinrichtung
der zur Ein- und Ausgabeeinheit gehörende Umsetzer des Fibonacci-p-Codes in
einen fc-Positionscode eineii Jt-Additionsimpulszähler
im Fibonacci-p-Code und eine Nullermittlungsschaltung
enthält, wobei der Recheneingang des Subtraktionsimpulszählers im Fibonacci-p-Code mit dem Recheneingang
des k-Additionsimpulszähler und der Invrmationsausgang
des Subtraktionsimpulszählers im Fibonacci-p-Code mit dem Eingang der Nullermittlungsschaltung
in Verbindung stehen.
Es ist erfüllbar, daß bei der digitalen Informationsverarbeitungseinrichtung
die Ein- und Ausgabeeinheit
so einen Jt-Reversierimpulszähler, einen Reversierimpulszähler
im Fibonacci-p-Code und zwei Nullermittlungsschaltungen enthält wobei der Informationsausgang des
jt-Reversierimpulszählers mit dem Eingang der ersten
Nullermittlungsschaltung, der Informationsausgang des Reversierimpulszählers im Fibonacci-p-Code — mit
dem Eingang der zweiten Nullermittlungsschaltung, der Recheneingang des ür-Reversierimpulszählers — mit
dem Recheneingang des Reversierimpulszählers im Fibonacci-p-Code, der Subtraktionseingang des k-Reversierimpulszählers
— mit dem Additionseingang des Reversierimpulszählers im Fibonacci-p-Code und der
Additionseingang des Jt-Reversierimpulszählers — mit
dem Subtraktionseingang des Reversierimpulszählers im Fibonacci-p-Code verbunden sind.
Es ist logisch, daß bei der digitalen Informationsverarbeitüügseinrichtüng
der Summator für Flbonacci-p-Codes
einen n-steUigen Halbaddierer, ein Register des
ersten Summanden und ein Register des zweiter
Summanden enthält, wobei der Steuereingang des Registers des ersten Summanden mit dem Steuereingang
des Registers des zweiten Summanden, der Informationsausgang des Registers des ersten Summanden
— mit einem der Eingänge des Halbaddierers, der Informationsausgang des Registers des zweiten Summanden
— mit dem anderen Eingang des Halbaddierers verbunden sind.
Es ist recht logisch, daß bei der digitalen Informationsverarbeitungseinrichtung
der Summator für Fibonacci-p-Codes eine Nullermittlungsschaltung enthält,
deren Eingang mit dem Informationsausgang des Registers des zweiten Summanden verbunden ist
Es ist zweckmäßig, daß bei der digitalen Informationsverarbeitungseinrichtung
der Summator für Fibonacci-p-Codes eine Kontrolleinheit für den Halbaddie
rer enthält, wobei der Summeneingang der Kontrolleinheit des Halbaddierers mit dem Summenausgang des
Halbaddierers in Verbindung steht während der Übertrageingang der Kontrolleinheit des Halbaddierers
mit dem Übenragausgang des Haibadditrrers verbunden
ist
Darüber hinaus ist es recht zweckmäßig, dali bei der
digitalen Informationsverarbeitungseinrichtung der n-stellige Halbaddierer π Eintypenzellen enthält, jede
von welchen eine logische UND-Schaltung und eine logische ODER-Schaltung aufweist, wobei der erste
Eingang der logischen UND-Schaltung der /-ten Zelle des Halbaddierers mit dem ersten Eingang der
logischen ODER-Schaltung, der andere Eingang der logischen UND-Schaltung der /-ten Zelle des Halbaddierers
mit dem anderen Eingang der logischen ODER-Schaltung in Verbindung stehen.
Es ist auch zulässig, daß bei der digitalen Informationsverarbeitungseinrichtung
die Kontrolleinheit des Halbaddierers aus η Eintypenzellen ausgeführt ist, bei
welchen der Ausgang jeder Zelle an die Eingänge der logischen ODER-Schaltung gelegt sind, wobei jede /-te
Zelle eine logische UND-Schaltung und eine andere logische ODER-Schaltung, deren Ausgang mit einem
der Eingänge der logischen UND-Schaltung in Verbindung steht enthält.
Es ist wichtig, daß bei der digitalen Informationsver
arbeitungseinrichtung der Additionsimpulszähler im Fibonacci-p-Code π Zählzellen enthält, von welchen
jede einen Informationsausgang, einen Steuerausgang, einen Takteingang, einen Steuereingang und einen
Informationseingang hat. wobc: der Informationsein
O-SteiiereinjMnae
[ L-SIe gang der /-ten Zählzelle mit dem L-Informationsausgang
der (/-p^-ten Zählzelle, der Steuerausgang der /-ten Zählzelle — mit dem Steuereingang der (]—p)-ten
Zählzelle und dem Takteingang der (1+ l)-ten Zählzelle verbunden sind, während die L-Informationsausgänge
sämtlicher Zählzellen den Informationsausgang des Additionszählers bilden.
Es ist recht ratsam, daß bei der digitalen Informationsverarbeitungseinrichtung
die /-te Zählzelle des Additionsimpulszählers im Fibonacci-p-Code ein Flipflop,
eine logische Einheit und eine logische ODER-Schaltung enthält wobei der L-Ausgang des Flipflops
mit einem der Eingänge der logischen Einheit dessen Ausgang an einen der Eingänge der logischen
ODER-Schaltung angelegt ist, in Verbindung steht während der Ausgang der logischen ODER-Schaltung
mit dem Rücksetzeingang des Flipflops verbunden ist
Es ist ratsam, daß bei der digitalen Informationsverarbeitungseinrichtung
der Additionsimpulszähler im Fibonacci-p-Code π Zähkellen enthält von welchen jede /-te
einen L-iniorniaiioriiausgaiig, einen O-informaiiunsausgang,
einen Steuerausgang, einen Takteingang, einen Informationseingang und zwei Steuereingänge enthält
wobei einer von diesen mit dem Steuerausgang der (1—p)-len Zählzelle und der andere — mit dem
Steuerausgang der (l—\)-ten Zählzelle, der O-Informationsausgang
der /-ten Zählzelle — mit dem Informationseingang der (l-p)-ten Zählzelle verbunden sind,
während die L-lnformationsausgänge sämtlicher Zähl-
jo zellen den Informationsausgang des Additionszählers
bilden und die Takteingänge sämtlicher Zählzellen an den Recheneingang des Additionszählers angeschlossen
sind.
Es wird auch vorgeschlagen, daß bei der digitalen Informationsverarbeitungseirtichtung die /-te Zählzelle
des Additionszählers ein Flipflop und zwei logische UND-Schaltungen enthält, wobei der Ausgang einer
von diesen Schaltungen an den Rücksetzeingang des Flipflops, der Ausgang der anderen logischen UND-Schaltung
— an den Setzeingang des Flipflops und der L-Ausgang des Flipflops — an den anderen Eingang der
gleichen logischen UND-Schaltung gelegt sind.
L^ ist durchaus zulässig, daß bei der digitalen
Informationsverarbeitungseinrichtung der Additionsim-
4ϊ pulszähler im Fibonacci-p-Code π Zählzellen enthält,
jede von welchen einen L-Informationsausgang, einen O-Informationsausgang. einen Takteingang, einen Informationseingang
uereing.in.ae
hat. wobei der /-te von diesen mit dem L-Ausgang der
\l-i(p+ I)- l|-ten Zählzelle, der k-ie O-Steuereingang
der /-ten Zählzelle mit den L-Informationsausgang der
[l-k(p+ l)]-ten Zählzelle, die Takteingänge sämtlicher Zählzellen mit dem Recheneingang des Additionszählers,
der O-Informationsausgang des /-ten Zählzelle —
mit dem Informationseingang der /7-p)-ten Zählzelle verbunden sind, während die L-Informationsausgänge
sämtlicher Zählzellen einen mehrstelligen informationsausgang des Additionszählers bilden.
Es ist recht realisierbar, daß bei der digitalen Einrichtung jede Zählzelle ein Flipflop und zwei
logische UND-Schaltungen enthält, wobei einer der Eingänge einer dieser Schaltungen an den L-Ausgang
des Flipflops und der Ausgang — an den Setzeingang des Flipflops gelegt sind, und daß der Ausgang der
anderen logischen UND-Schaltung mit dem Rücksetz eingang des Flipflops verbunden ist.
Vorteilhaft ist, daß bei der digitalen Einrichtung der Subtraktionsimpulszähler in Fibonacci-p-Codes η Zählzellen,
eine logische Einheit und einen O-Generator enthält, und daß die /-te Zählzelle je einen O-Ausgang
und einen L-Ausgang einen Steuerausgang, zwei
en Informationseingänge, zwei Steuereingänge und einen
Takteingang hat, wobei der Steuürausgang der /-ten Zählzelle mit dem Takteingang der (7+l)-ten Zählzelle
Und mit einem der Steuereingätige der (7-p)-ten Zählzelle in Verbindung steht, der andere Steuereingang
jeder Zählzelle an den Ausgang der logischen Einheit gelegt ist, bei welcher einer ihrer Eingänge mit
.dem Takteingang der ersten Zelle und der andere Eingang — mit dem O-Informationsausgang der ersten
Zählzelle verbunden ist, während der L-Informationsausgang
der /-ten Zählzelle mit einem der Informationseingänge der (l—p)-Xe.n Zählzelle, einer der Informationseingänge
der /j-ten Zählzelle — mit dem Ausgang
des O-Generators und der zweite Informationseingang
der /-ten Zählzelle — mit dem O-Informationsausgang
der (l-p)-ten Zählzelle verbunden sind und die
L-Informationsausgänge sämtlicher Zählzellen den Informationsausgang des Subtraktionsr.ählers bilden.
Es ist zulässig, daß bei der digitalen Einrichtung die Zählzelle ein Flipflop, eine logische UND-Schaltung und
eine logische ODER-Schaltung enthält, wobei einer der
Eingänge der !ogischen UND-Schaltung an den O-Ausgang des Flipflops und ihr Ausgang — an einen
der Eingänge der logischen ODER-Schaltung, deren Ausgang mit dem Setzeingang des Flipflops in
Verbindung steht, gelegt sind.
Es ist durchaus zulässig, daß bei der digitalen Einrichtung der Reversierimpulszähler im Fibonacci- p-Code
π Zählzellen und eine logische Einheit enthält und die /-te Zählzelle zwei Informationsausgänge, einen
Steuerausgang, zwei Informationseingänge, zwei Steuereingänge, einen Steueradditionseingang, einen
Steuersubtraktionseingang, einen Takteingang hat, wobei der Steueradditionseingang jeder Zählzelle mit
dem Additionseingang des Reversierimpulszählers, der
Steuersubtraktionseingang jeder Zählzelle — mit dem Subtraktionseingang des Fteversierimpulszählers, der
Steuerausgang der /-ten Zählzelle — mit dem Takteingang der (7+l)-ten Zählzelle und einem der
Steuereingänge der (1—p/ten Zählzelle, der andere Steuereingang jeder Zählzelle — mit dem Ausgang der
logischen Einheit verbunden sind, während einer der Eingänge der erwähnten logischen Einheit mit dem
Takteingang der ersten Zählzelle, der andere Eingang — mit einem der Informationsausgänge der ersten
Zählzelle und einer der Informationsausgänge der /-ten Zählzeile — mit einem der Informationsausgänge der
(7-1)-ten Zählzelle und dem übrig gebliebenen Informationseingang der (7+p/ten Zählzelle in Verbindung
stehen, wobei die übrigen Informationsausgänge sämtlicher
Zählzellen den Informationsausgang des Revtrsierzählers
bilden und daß einer der Informationseingänge der n-ten Zählzelle an den Subtraktionseingang
des Reversierzählers gelegt ist.
Es ist recht günstig, daß bei der digitalen Einrichtung
die Ate Zählstelle ein Flipflop, fünf logische UND-Schaltungen,
zwei logische ODER-Schaltungen und einen Negator enthält, wobei die Ausgänge der ersten zwei
UND-Schaltungen jeweils an die Setz- und Rückset/-eingänge des Flipflops angeschlossen sind, je ein
Eingang dieser logischen UND-Schaltungen miteinan der und mit dem Ausgang der ersten logischen
ODF.R-Schaltung verbunden sind, während die anderen Eingänge eines Paars logischer UND Schaltungen mit
einem der F.ingänge des /weiten Paars logischer UND-Schaltungen, die anderen Eingänge des /weiten
Paars logischer UND Schaltungen mit den I.- und Ö Umgängen des Flipflops und ihre Ausgänge mit den
Eingängen der letzten logischen ODP.R Schaltung, mi
deren Ausgang an einen der Eingänge der fünften logischen UND-Schaltung gelegt ist, verbunden sind,
wobei einer der Eingänge dier erwähnten UND-Schaltung
an den Negator und der Ausgang diesfir UND-Schaltung an einen der Eingänge der logischen
ODER-Schaltung angeschlossen sind.
Es ist sehr bequem, daß bei der digitalen Einrichtung die logische Einheit des Reversierimpulszählers für
Fibonacci-p-Codes eine logische UND-Schaltung, einen
Negator und ein Verzögerungselement enthält, wobei die Eingänge des Verzögeningselementes und des
Negators an einen der Eingänge der logischen Einheit gelegt sind, während ihre Ausgänge mit zwei Eingängen
der logischen UND-Schaltung verbunden sind.
Die erfindungsgemäße Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform ermöglicht
die Umsetzung von Codekombinationen, die in beliebiger Form des Fibonacci-p-Codes dargestellt sind, in
einen Fibonacci-p-Code von minimaler Darstellungsform. Die Verwendung der Einrichtung zur Reduzierung
von Fibonacci-p-Codes auf die Minimalform in der digitalen InformationsverarbeitungseinrichtJng gestattet
die Realisierung der oben erwähnten arithmetischen Operationen in Fibonacci-p-Codes, was ihrerseits das
Problem der einheitlichen Codierung in den verschiedenen Baugruppen der digitalen Einrichtung löst, die
Sicherheit der Informationsverarbeitung durch Ausschließen der Codierung — Decodierung der Informa-
Einrichtung erhöht Der letztere Umstand verbessert die Betriebskennwerte der digitalen Informationsverarbeitungseinrichtung
hinsichtlich der Kontrolle und Diagnostik von Störungen.
Diese und die weiteren Vorteile der Erfindung soilen
aus der nachstehend folgenden Beschreibung ihrer Ausführungsbeispiele und den Zeichnungen verständlich
werden. Es zeigt
F i g. 1 das Blockschema einer Einrichtung zur Reduzierung von Fibonacci-p-Codes auf die Minimalform,
— gemäß der Erfindung,
Fig. 2 eine Variante des Strukturschemas einer Funktionszelle gemäß der Erfindung,
F i g. 3 eine weitere Variante des Strukturschemas einer Einrichtung gemäß der Erfindung, bei welcher
jede [ unktionszelle Abwicklungseingänge und einen Faltungsverbotseingang hat,
F i g. 4 eine weitere Ausführungsvariante des Strukturschemas einer Funktionszelle mit einer Abwicklungseinheit, gemäß der Erfindung.
F i g. 5 noch eine Ausführungsvariante des Strukturschemas einer Funktionszelle, die einen Abwicklungsverbotseingang
hat. gemäß der Erfindung,
Figo das Blockschema einer Einrichtung, gemäß der
Erfindung, die eine Einheit zur Ermittlung der Minimalität der Zahlendarstellung in Fibonacci-p Codes
enthält.
F i g. 7 eine Ausführungsvariante des Blockschemas einer Informationsverarbeitungseinrichtung gemäß der
Erfindung, die eine Minimalisierungseinheit enthält,
Fig 8 eine der Ausführungsvarianten des Strukturschemas
einer Recheneinheit und einen Ein- und Ausgabeeinheit, gemäß der Erfindung.
Fig. 9 eine weitere Ausführungsvariante des Struk
turschcmas einer Recheneinheit zur Ausführung der Multiplikation und einer Ein- und Ausgabeeinheit, die
Reversierimpulszählcr enthält, gemäß der Erfindung.
F ig IO eine Ausführungsvariante des Strukturschemas
eines Umsetzers des k Positionscodes in einen
Fibonacci-p-Code der Ein- und Ausgabeeinheit, gemäß
der Erfindung,
Fig. 11 eine weitere Ausführungsvariante der Recheneinheit, bei der das Multiplikandregister und das
Multiplikatorregister zur Verschiebung am (p+1) Stellen dienende Eingänge haben, gemäß der Erfindung,
Fig. 12 eine Ausführungsvariante des Struklurschemas
einer Recheneinheit, die gemäß der Erfindung zwei
Minimalitätsermittlungseinheiten enthält,
F i g. 13 noch eine Ausführungsvariante der Schaltung einer Recheneinheit mit Einheiten zur Ermittlung der
Minimalität der Zahlendarstellung im Fibonacci-p-Code,
Fig. 14 eine weitere Ausführungsvariante einer Recheneinheit mit einer Multiplikationseinheit,
Fig. 15 eine Ausführungsvariante der Schaltungen
einer Recheneinheit zur Realisierung der Division und einer Minimisierungseinheit, ι ο
Fig. 16 eine weitere Ausführungsvariante einer Recheneinheit zur Realisierung der Division, gemäß der
Erfindung,
Fig. 17 das Strukturschema einer Recheneinheit mit
einer Codevergleichsschaitung, gemäß der Erfindung,
F i g. 18 eine Ausführungsvariante der Schaltung einer
Multiplikationseinheit für Fibonacci-p-Zahlen, gemäß
der Erfindung,
F i g. 19 eine weitere Ausführungsvariante der Schaltung einer Multiplikationseinheit mit Minimalitätser-
der Erfindung,
Fig.20 eine Ausführungsvariante eines Akkumulators für Fibonacci-p-Codes mit einer Nuliermittlungsichaltung,
gemäß der Erfindung,
Fig.21 eine AusführungsvariaD'.e eines Halbaddierers,
gemäß der Erfindung,
F i g. 22 eine Ausführungsvariante des Strukturschemas einer Kontrolleinheit, gemäß der Erfindung,
F i g. 23 ein- Aiisführungsvariante eines Additionsim- jo
pulszählers in Fib^nacci-p-Codes, gemäß der Erfindung,
Fig. 24 eine weitere Ausführun.»svariante der Schaltung
eines Additionsimpulszählers in Fibonacci-p-Codes
für den Serienbetrieb, gemäß df Erfindung,
F i g. 25 noch eine Ausführungsvanante der Schaltung
eines Additionsimpulszählers, gemäß der Erfindung,
F i g. 26 eine Ausführungsvariante der Schaltung eines Subtraktionsimpuiszählers in Fibonacci-p-Codes. gemäß
der Erfindung,
F i g. 27 eine Ausführungsvariarite der Schaltung eines
Reversierimpulszählers in Fibonacci-p-Codes, gemäß der Erfindung.
In F i g. 1 ist eine Ausführungsvariante einer Einrichtung 1 zur Reduzierung von Fibonacci-p-Codes auf die
Minimalform gezeigt Dabei ist p= 1 und die in Fi g. 1 gezeigte Einrichtung realisiert die Reduzierung von
Fibonacci-p-Codes auf die Minimalform. Die Einrichtung enthält η Eintypenfunktionszellen 2, wobei n=5 ist
und die Stellenzahl des Fibonacci-p-Codes bedeutet Jede Funktionszelle 2 hat Faltungsinformationseingänge
3 und 4, Faltungssetzeingänge 5 und 6, einen Falturigssteuereingang 7. einen Informationsausgang
und einen Faltungsausgang. Der Faltungsausgang der /•ten Funktionszelle 2 (/= 3) ist mit dem Faltungssetzeingang
S der (/- I)-ten Funktionszelle 2 und dem anderen Faltungssetzeingang 6 der (/-p-l)-ten Funktionszelle
2, der Faltungsinformationseingang 4 der /-ten Funktionszelle 2 - mit dem Informationsausgang der
(/- l)-ten Funktionszelle 2 und der andere Faltungsin· formationsausgang 3 der /ten Funktionszelle 2 — mit
dem Informationsausgang der (/—/? — l)-ten Funktionsteile
2 verbunden. Die Informatiönsausgänge sämtlicher
Funktionszellen 2 bilden einen gemeinsamen Informationsausgang der Einrichtung 1, der einen mehrstelligen
Ausgang mit einer Steilenzahl η darstellt. Die Faltungsinformationseingänge 3 und 4 dienen zum
Lesen der Information an den Informationsausgängen der /-ten und (J-^p- l)-ten Funktionszellen 2. Die
Faltungseingänge sämtlicher Funktionszellen 2 sind an eine gemeinsame Schiene gelegt, die als Faltungssteuereingang
der Einrichtung 1 zur Reduzierung von Fibonacci-p-Codes auf die Minimalform dient, auf
welchen ein Steuersignal gegeben wird, wenn der in den Funktionszellen gespeicherte Fibonacci-p-Code auf die
Minimalform reduziert werden solL
Die Einrichtung hat einen Informationseinganp 8 zum
Einbringen der Information über die in dem Fibonaccip-Code
dargestellte ZahL Die Informationsausgänge sämtlicher Funktionszellen 2 bilden einen Informationsausgang
der Reduzierungseinrichtung 1, der einen mehrstelligen Ausgang darstellt
F i g 2 zeigt eine Ausführungsform der /-ten Funktkmszelle
2, die ein Flipflop 9, eine Schalteinheit 10 und eine als logische UND-Schaltung ausgeführte Faltungseinheit 11 enthält Der eine Eingang 12 der logischen
UND-Schaltung ist an den 0-Ausgang des Flipflops 9 gelegt während die Faltungsinformationsausgänge 3
und 4 und der Steuereingang 7 der /-ten Funktionszelle 2 eic übrigen Eingänge der UND-Schaltung bilden. Die
Faltungseinheit 11 formiert ein Faltungssignal dann, wenn im Flipflop ein L steht an die Informationseingänge
3 und 4 ein L-Signal und an den Faltungssteuereingang der Einheit 11 ein Steuersigna! von dem
FaI'ungssteuereingarig der Einrichtung 1 angelegt wird.
Der Ausgang der Faltungseinheit 11 wirkt als Falungsausgang der Funktionszelle 2. Die Schalteinheit
10 enthält eine erste logische ODER-Schaltung 13, die zum Anlegen eines Faltungssignals dient das das
Flipflop in O-Zustand bringt und an den Eingängen der logischen ODER-Schaltung 13 eintrifft, weiche als
Faltungssetzeingänge 5 und 6 der Faltungszelle 2 gelten, und eine weitere logische ODER-Schaltung 14 zum
Einspeichern der Information in das Flipflop 9 der /-ten Funktionszelle 2, die am Informationseingang 8, der als
Eingang der logischen Schaltung 14 gilt eintrifft Der andere Eingang 15 der logischen Schaltung 14 dient zum
Einspeichern der vom Ausgang der "?ltungseinheit 11
der /-ten Funktionszelle 2 eintreffenden Information in das Flipflop 9, da der Eingang 15 der logischen
ODER-Schaltung mit dem Ausgang der logischen UND-Schaltung, die als Faltungseinheit 11 dient,
verbunden ist. Die Ausgänge der logischen ODER-Schaltungen 13 und 14 sind jeweils an den Rücksetzeingang
16 und den Setzeingang 17 des Flipflops 9 angeschlossen. Der L-Ausgang 18 des Flipflops 9 dient
als Informationsausgang der Funktionszelle 2.
F i g. 3 zeigt eine weitere Ausführungsform der Reduzierungseirrichtung I in Form von η Eintypfunk
tionszellen 2, bei der die /te Funktionszelle 2 Faltungsverbotseingänge 19. deren Zahl ρ- Ι beträgt,
enthält, wobei für -.lie Ausführung gemäß F i g. 3 p= 2
und n=r ist. Der Faltungsverbotseingang 19 der
(/- l)-ten Funklionszelle 2 ist an den Faltungsverbots ausgang der (/+ l)-ten Funktionszelle 2 angeschlossen,
der /um Anlegen eines Faltungsverbotssignals an die (/+ l)-te Funktionszelle 2, das beim Auftreten eines
Faltungssignals am Faltungsausgang der (/-l)-ten Funktionszelle 2, der mit den Setzeingängen 5 und 6 der
entsprechenden Funktionszellen 2 verbunden ist, entsteht. Jede Funktionszelle 2 hat auch einen
Abwicklungssteuereingang 20. Die Steuereingänge 20 sämtlicher Funktionszellen 2 sind an eine gemeinsame
Schiene, die als Abwicklungssteuereingang der Einrichtung 1 zur Reduzierung des Fibonacci-p-Codes auf die
Minimalform dient, gelegt Jede Funktionszelle 2 hat Abwieklungsinformationseingänge 21, deren Zahl p+2
beträgt, Abwicklungssetzeingänge 22, deren Zahl p+ 1
beträgt, und einen Abwicklungsausgang. Der erste von
den Informationseingängen 21 der /-ten Funktionszelle 2 ist an den Zusatzinforrnationsausgang der (/—p)-ten
Funktionszelle gelegt, von weichern auf den erwähnten
Informationseingang 21 ein Signal gegeben wird, das davon zeugt, daß sich das Flipflop 9 (Fig.2) dieser
Funktionszelle 2 im Nullzustand befindet. Die anderen zwei Informatir-iiseingänge 21 (Fig. 3) der /-ten
Funktionszelle 2 sind jeweils mit den Zusatzinformationsausgängen (/—ρ— 1) der Funktionszelle 2 und der
(/—p— 2)-ten Funktionszelle 2 verbunden, während der
restliche Informationseingang 21 der /-ten Funktionszelle 2 mit dem Zusatzinformationsausgang der (/+ l)-ten
Funktionszelle 2 in Verbindung steht Der Abwicklungsausgang der /-ten Funktionszelle 2 ist an einen der
Abwicklungssetseingänge 22 der Funktionszelle 2 von der (/—p)-ten bis zur (/—p— 2)-ten gelegt Die
Abwicklungssetzeingänge 22 dienen zum Setzen des Flipflops 9 (F i g. 2) der entsprechenden Funktionszelle.
F i g. 4 zeigt eine Ausführungsforrn einer Funktions
zelle 2 der Einrichtung gemäß F i g. 3. Die Funkiionszel-Ie
2 hat eine Abwicklungseinheit 23, die in Form einer logischen UND-Schaltung mit ρ+ 4 Eingängen ausgeführt
ist Einer der Eingänge der logischen UN D-Schaltung ist mit dem L-Ausgang 18 des Flipflops 9
verbunden, der andere Eingang dient als Abwirklungssteuereingang 20 der Funktionszelle 2, während die
übrigen (p+2) Eingänge als Abwicklungsinforrrationseingänge 21 der Funktionszelle 2 dienen. Der Ausgang
der logischen UND-Schaltung dient als Ausgang der Abwicklungseinheit 23, an dem ein L-Signal dann
anliegt, wenn solche Signale an allen Eingängen der Abwicklungseinheit 23 anliegen. Die Faltungseinheit ist
in diesem Falle als logische UND-Schaltung 24 und als a an den Ausgang der logischen UND-Schaltung 24
angeschlossener Negator 25 ausgeführt, und der Ausgang des Negators 25 gilt als Faltungsverbotsausgang
der Funktionszelle 2, an dem ein Faltungsverbotssignal für die Faltungseinheiten 11 der Funktionszellen 2
von der (/-l)-ten bis zur (/-p)-ten einschließlich formiert wird. Der Ausgang der Abwicklungseinheit ist
an den Eingang 26 der logischen ODER-Schaltung 13 der Schalteinheit 10 gelegt und dient zum Anlegen eines
L-Signals an den Rücksetzeingang 16 des Flipflops 9. a
Die Abwickiungsset2eingänge 22 der Funktionszelle 2 dienen ils Eingänge der anderen logischen ODER-Schaltung
14.
Fig. 5 zeigt eine Funktionszelle 2 der Einrichtung 1
zur Reduzierung des fibonacci-p-Codes auf die Minimalform, wobei die /-te Funktionszelle 2 ρ -2
Verbotseingunge 27 haben.
Hier hat jede Funktionszelle 2 bei p- 3 einen
Abwicklungsverbotseingang 27, der als Eingang der logischen UND-Schaltung 28 der Abwicklungseinheit ü
23 auftritt Die Abwicklungseinheit 23 enthält auch einen Negator 29, deisen Eingang mit dem Ausgang der
logischen UND-Schaltung 28 in Verbindung steht, während der Ausgang als Abwicklungsverbotsausgang
der Funktionszeile 2 dient. Hierbei ist der Abwicklungs-Verbotsausgang der /-ten Funktionszelle an die Abwickiungsyerbotseingänge
der Funktionszellen 2 von der (/-2)-ten bis zur (/-p-2)-ten (in Fig.5 nicht gezeigt)
angeschlossen und dient zum Anlegen an die erwähnten Abwicklungsverbotscingänge 27 eines Abwicklungsverbotssignals,
das ein invertiertes Abwicklungssignal am Ausgang der logischen UNO'Schaltung 28 darstellt.
F i g. 6 zeigt eine Einrichtung 1 zur Reduzierung von
Fibonacci-p-Codes auf die Minimalform, die eine Einheit 30 zur Ermittlung der Minimalität dei
Darstellungsform von Zahlen im Fibonacci-p-Code, die zur Formierung eines Minimalitätssignals, das von der
Beendigung der Reduzierung des Fibonacci-p-Codes auf die Minimalform zeugt, dient Die Einheit 30 enthält
eine logische ODER-Schaltung mit π Eingängen und η
Zellen 33. Einer der Eingänge 34 der /-ten Zelle 33 ist an den Informationsausgang der /-ten Funktionszelle 2
gelegt während die übrigen p-Eingänge 35 der Zelle 33
an die Informationsausgänge der Funktionszellen 2 von der (/—l)-ten bis zur (/—p)-ten einschließlich zwecks
Kontrolle des Zustandes dieser Funktionszellen 2 gelegt sind. Jede Zelle 33 enthält eine UND-Schaltung 36,
deren Ausgang als Ausgang der Zelle 33 dient und an den /-ten Eingang 32 der logischen ODER-Schaltung 31
gelegt ist Außerdem dient ein Eingaug der logischen UND-Schaltung 36 als Eingang 34 der Zelle 33, während
der andere Fingang mit dem Ausgang 37 der logischen ODER-Schaltung 38. deren Eingänge .Is Eingänge 35
der Zelle 33 dienen, in Verbindung steht Der Ausgang der logischen ODER-Schaltung 31 dient als Ausgang
der Minimalitätsermittlungseinheit 30. von welcher das Minimalitätssigna! auf den Eingang der Steuereinhen (in
F i g. 6 nirht gezeigt) gegeben wird.
Das Flipflop 9 (F i g. 4) verfügt über einen Recheneingang,
der als Inversinnseingang 39 der Funktionszelle 2 dient und an dem das L-Inversionssignal vom Flipflop 9
eintrifft. Die Inversionseingänge 39 der Funktionszellen von der ersten bis zur (n-p)-ten sind an eine
gemeinsame Schiene gelegt und bilden den Inversionseingang der Reduzierungseinrichtung, der an die
Steuereinheit (in F i g. 4 nicht gezeigt) angeschlossen ist.
Ähnliche Änderungen können an der Einrichtung 1 gemäß F i g. 5 vorgenommen werden.
F i g. 7 zeigt eine digitale Informationseinrichtung, die
eine Ein- und Ausgabeeinheit 40 enthält welche einen Informationseingang 41 und einen Informaticnsaus-jang
42 enthält, wobei diese als mehrstellige Eingang und Ausgang zur parallelen Ein- und Ausgabe von
mehl .teiligen Informationen in Form eines beliebigen A-Positionscodes dienen. Die Einheit 40 dient zur
Umsetzung des Ar-Positionscodes in ein Fitonacci-p-Code
und umgekehrt. Der andere Informationsausgang der Einheit 40 steht mit dem Infonnationseingang 43 der
Recheneinheit 44, der ein mehrstelliger Eingang ist, in Verbindung. Der Informationsausgang der Recheneinheit
44 ist an den Informationseingang 45 der Einheit 40 gelegt und ist auch ein mehrstelliger Ausgang. Der
Informationseingang 43 der Recheneinheit 44 und der Informationseingang 45 der Einheit 40 sind für den
Austausch der Information in Form eines parallelen mehrstelligen Fibonacci-p-Codes bestimmt. Die Gruppe
von Steuerausgängen der Recheneinheit 44 ist an die Gruppe 46 von F'ngängen der Steuercir^eit 47
angeschlossen. Die andere Gruppe 48 von Eingängen der Steuereinheit 47 ist an die Gruppe von Steuerausgängen
der Ein- und Ausgabeeinheit 40 gelegt während zwei Gruppen von »usgängen der Einheit 47 mn der
Gruppe 49 vcn Steuereingängen der Einheit 40 und der Gruppe 50 von Steuereingängen der Recheneinheit 44
in Verbindung stehen. Die digitale Informiitionsverarbeitungseinrichtung
enthält auch eine Minimisierungseinheit, die zumindest zwei Einrichtungen zur Reduzierung
von Fibonacci-p-Codes auf die Minimalform hat, die vorstehend (F i g. 1,3,5) beschrieben sind.
Die Minimisierungseinheit 51 hat eine Gruppe 52 von Inforniationseingängen, jeder von weichen den Infor-
mationseingang 8 (Fig. 1, 3, 5) einer separaten Einrichtung zur Reduzierung von Fibonacci-p-Codes
auf die Minimalform darstellt, der ein mehrstelliger Eingang ist, gebildet durch die Informationseingänge
der Funktionszellen 2.
Die Zahl der Einrichtungen 1 zur Reduzierung von Fibonacci-p-Codes auf die Minimalform, die die von der
Recheneinheit 44 (Fig.8) eintreffende Information verarbeiten, und somit die Zahl der Informationseingänge
in der Gruppe 52, wird durch die Funktion, die von der Recheneinheit 44 erfüllt wird, und den Parameter
»p« des Fibonacci-p-Codes bestimmt.
Jeder Informationseingang der Gruppe 52 ist an einen der Ausgänge der Recheneinheit 44 gelegt, der einen
mehrstelligen Ausgang darstellt und zur Ausgabe der Zwischeninformation aus der Recheneinheit 44 in die
Minimisierungseinheit 51 zwecks Reduzierung auf die minimale Darstellungsform im Fibonaci-p-Code bestimmt
ist
Jeder Eingang der Gruppe 53 von Zusatzinformationseingängen
der Recheneinheit 44 ist an den Informationsausgang einer der Reduzierungseinrichtungen
1 (Fig. 1, 3), der einen mehrstelligen Ausgang darstellt, angeschlossen.
Die Gruppe 53 (Fig. 7) von Zusatzinformationseingängen
dient zur Ein- und Ausgabe der minimisierten Zwischeninformation aus der Einheit 51 in die
Recheneinheit 44. Die Gruppe 54 von Steuereingängen der Minimisierungseinheit 51 ist an die Gruppe vr>Zusatzausgängen
der Steuereinheit 47 gelegt. woi,,l..u
die Gruppe von Steuerausgängen der Einheit 51 mit der Gruppe 55 von Zusatzeingängen der Einheit 47 in
Verbindung steht Die Gruppe von Steuereingängen der Minimisierungseinheit 51 umfaßt die Faltungssteuereingänge
7 (F i g. 3), die Abwicklungssteuereingänge 23 und die Inversionseingänge 30 (F i g. 4) der Reduzierungseinrichtung 1. Die Gruppe von Steuerausgängen der
Einheit 51 ist durch die Ausgänge der Minimalitätsermittlungseinheit 40 (F i g. 6) gebildet und dient zur
Sicherung eines asynchronen Betriebes.
Die Minimisierungseinheit 51 hat auch eine Gruppe von mehrstelligen Zusatzinformationsausgängen, die an
die Gruppe 56 von Zusatzinformationseingängen der Einheit 40 angeschlossen ist. und eine Gruppe 57 von
Zusatzinformationseingängen, die mit der Gruppe von Zusatzinformationsausgängen der Einheit 40 in Verbindung
steht Vorliegend enthält die Minimisierungseinheit 51 zusätzlich Reduzierungseinrichtungen 1 gemäß
Fig. 1. 3, 5, 7, deren Zahl durch den Parameter »p«
bestimmt wird, wobei jeder Informationsausgang der Einheit 51 den Informationsausgang der zusätzlich
eingeführten Reduzierungseinrichtungen bildet, während jeder zusätzliche Informationseingang der Einheit
51 den Informationseingang einer der zusätzlich eingeführten Reduzierungseinrichtungen 1 bildet Die
Gruppe 57 von zusätzlichen Informationseingängen 57 und die Gruppe von zusätzlichen Informationsausgängen
der Einheit 51 dient zur Aufnahme der Zwischeninformation in Fibonacci-p-Codes aus der Ein- und
Ausgabeeinheit 40 zwecks nachfolgender Reduzierung derselben auf die minimale Darstellungsform und
Ausgabe der minimisierten Zwischeninformation aus der Einheit 51 in die Einheit 40.
F i g. 8 zeigt die Funktionsschemas der Recheneinheit 44 und der Ein- und Ausgabeeinheit 40, die die
Operationen im Fibonacci-p-Code realisieren. Die Einnnd
Ausgabeeinheit 40 enthält einen Ar-Subtraktionsimpulszähler
58, einen Additionsimpulszähler 59 in Fibonacci-p-Codes und eine Nullermittlungsschaltung
60, die einen Umsetzer 61 des Ar-Codes in einen Fibonacci-p-Code bilden. Der Informationseingang 41
der Ein- und Ausgabeeinheit 40 ist der Informationseingang des Ar-Subtraktionszählers 58, der erste Eingang
49i der Gruppe 49 von Steuereingängen steht mit dem Recheneingang des Ar-Subtraktionszählers 58 und dem
Recheneingang des Additionszählers 59 in Verbindung.
Der Ausgang des Additionszählers 59 tritt als
ίο Informationsausgang der Ein- und Ausgabeeinheit auf,
der mit dem Informationseingang 43 der Recheneinheit 44 in Verbindung steht, während der Ausgang des
Ar-Subtraktionszählers 58 an den Eingang der Nullermittlungsschaltung 60 angeschlossen ist an deren
Ausgang ein Signal formiert wird, das von dem Nullzustand des Är-Subtraktionszählers 58 zeugt, was ein
Merkmal für die Beendigung der Umsetzung des früher in dem Ar-Subtraktionszähler 58 gespeicherten Ar-Codes
in einen Fibonacci-/>-Code ist. Der Ausgang der
Schaltung 60 dient als Steuerausgang, der an den Eingang 48i der Gruppe 48 von Eingängen der
Steuereinheit 47 angeschlossen ist Die Ein- und Ausgabeeinheit 40 enthält auch einen Umsetzer 62 des
Fibonacci-p-Codes in einen Ar-Positionscode, der einen
Subtraktionsimpulszähler 63 in Fibonacci-p-Codes, eine Nullermittlungsschaltung 64 und einen Ar-Additionszähler
65 umfaßt. Der Informationseingang 45 der Einheit 40 ist der Informationseingang des Subtraktionsimpulszählers,
dessen Ausgang mit dem Eingang der
jo Nullermittlungsschaltung 64 in Verbindung steht,
während der Ausgang der Schaltung 64 den Ausgang der Gruppe von Steuereingänsen, die an den Eingang
482 der Gruppe 48 von Steuereingängen der Steuereinheiten
47 angeschlossen sind, bildet Der Eingang 49? der
Gruppe 49 von Steuereingängen der Einheit 40 ist an den Recheneingang des Ar-Additionszählers 65 und den
Recheneingang des Subtraktionszählers 63 gelegt Der Ausgang des Ar-Additionszählers 65 ist der Informationsausgang
42 der Ein- und Ausgabeeinheit 40.
Der Informationseingang 43 der Recheneinheit 44 ist mit den Informationseingängen des Multiplikandregis^rs
66 und des Multiplikatorregisters 67, die zur Auiiiahme und Verschiebung der Information in
Fibonacci-p-Codes bestimmt sind und bei welchen die zur Verschiebung um eine Stelle dienenden Steuereingänge
an den Eingang 51, der Gruppe 50 von Steuereingängen angeschlossen sind, verbunden. Der
Ausgang des Multiplikandregisters 66 steht mit dem Summandeingang 68 des Summators 69 in Verbindung.
Der Eingang für den Zwischenbetrag und der Eingang für den Zwischenübertrag des Summators 6!* bilden
jeweils die Eingänge 53t und 532 der Gruppe 53
zusätzlicher Informationseingänge der Recheneinheit 44. Die Ausgänge für den Zwischenbetrag und den
Zwischenübertrag des Summators 69 sind die Zusatzausgänge der Recheneinheit 44, die jeweils mit den
Eingängen 52t und 522 der Gruppe 52 von Informationseingängen verbunden sind. Der Informationsausgang
der Recheneinheit 44, der an den Informationseingang 45 der Einheit gelegt ist dient als Informationsausgang
des Summators 69, während der Ausgang der Endstelle des Multiplikatorregisters 67 den einzigen Ausgang
bildet der an den einzigen Eingang der Gruppe 46 von Eingängen der Steuereinheit gelegt ist Der Eingang 5O2
der Gruppe 50 von Steuereingängen der Recheneinheit 44 bildet den Steuereingang des Summators 69, der zur
-Speicherung der Teilprodukte und Formierung des Endresultats der Multiplikation dient
Fig.9 zeigt das Funktionsschema der folgenden Ausführungsvarianten der Hin- und Ausgabeeinheit 40
und der Recheneinheit 44. Hier fungieren in der Einheit 40 der /r-Reveruonszähler 70, der Reversionszähler 71
im Fibonacci-p-Gode und die Nullermittlungsschaltungen 60 und 64 als Umsetzer 61 und 62 (Fig.8) des
Ar-Positionscodes in einen Fibonacci-p-Code oder umkehrt, je nach den Steuersignalen, die von der
Steuereinheit auf die Steuereingänge der Reversionszähler 70 und 71, bei welchen die Recheneingänge an die
Eingänge 49| der Gruppe 4'9 von Steuereingängen der Einheit 40 angeschlossen sind, gegeben werden. Der
Subtraktionssteuereingang des Reversionszählers 71 und der Additionssteuereingang des Reversionszählers
70 sind an den Steuereingang 492 der Gruppe 49 der Einheit 40 gelegt, während der Additionssteuereingang
des Reversionszählers 71 und der Subtraktionssteuereingang des Reversionszählers 70 mit dem Eingang 49j
der Gruppe 49 von Steuereingängen der Einheit 40 in Verbindung stehen. Der Informationseingang des
Ar-Reversionszählers 70 gilt als Informationseingang 41
der Einheit 40, während der Informationsausgang des Ar-Reversionszählers 70 mit dem Eingang der Nullermittlungsschaltung
60 gekoppelt ist und als Informationsausgang 42 der Ein- und Ausgabeeinheit gilt. Der
Informationseingang 45 der Einheit 40 dient als Informationseingang des Reversionszählers 71 im
Fibonacci-p-Code. dessen Ausgang mit dem Eingang der Nullermittlungsschaltung 64 in Verbindung steht
und als Informationsausgang der Einheit 40, der an den Infrrmationseingang 43 der Recheneinheit 44 gelegt ist.
gilt Die Ausgänge der Nullermittlungsschaltingen treten als Ausgänge der Gruppe von Steuerausgängen
der Einheit 40 auf, die jeweils an die Eingänge 48i und 482 der Gruppe 48 von Eingängen der Steuereinheit 47
gelegt sind. Die Recheneinheit 44 enthält ein Multiphkandregister,
einen Summator 69 für Fibonacci-p-Codes und eine Multiplikationseinheit für Fibonacci-p-Zahlen,
die gemeinsam die Multiplikation von Zahlen in Fibonaccip-Codes ermöglichen. Der Informationseingang
43 s:eht mit dem Informationseingang des Multiplikat&rregisters 67 und dem Informationseingang
der Multiplikationseinheit 73 für Fibonacci-p-Zahlen. deren Ausgang an den Summandeneingang 68 des
Summators 69 gelegt ist, in Verbindung, wobei der Informationsausgang des erwähnten Summators als
Informationsausgang der Recheneinheit 44, der an den Informationseingang 45 der Einheit 45 angelegt ist, gilt
Die Eingänge 5Oi und 3O3 der Gruppe 50 von
Steuereingängen der Recheneinheit 44 dienen jeweils als Steuereingänge des Summators 69 und der
Multiplikationseinheit 72, während der Eingang 5O2 der
gleichen Gruppe 50 an den Steuereingang des Registers 67 und den anderen Steuereingang der Multiplikationseinheit
72 gelegt ist Der Ausgang der niedrigsten Stelle des Registers 67 ist der einzige Ausgang der Gruppe
von Steuerausgängen der Recheneinheit 44, der an den
Eingang 46 der Einheit 47 angeschlossen ist. Die Eingänge für den Zwischenhetrag und den Zwischenübertrag
der Einheit 72 dienen jeweils als Eingänge 53i und 532 der Gruppe 53 zusätzlicher Informationseingänge
der Recheneinheit 44, während die Eingänge für den Zwischenbetrag und den Zwischenübertrag des Summators
69 jeweils als Eingänge 53ä und 53* der Gruppe 53
zusätzlicher Infonnationseingänge dienen. Die Ausgänge
für den Zwischenbetrag und den Zwischenübertrag der Einheit 72 dienen als Ausgänge der Gruppe von
Ausgängen der Recheneinheit 44, die jeweils an die Eingänge 52t und 522 der Gruppe 52 von Informationseingängen der Minimisierungseinheit 51 angeschlossen
sind, während die Ausgänge für den Zwischenbetrag und den Zwischenübertrag des Summators 69 die
weiteren Ausgänge der gleichen Gruppe von Ausgängen der Recheneinheit 44, die jeweils an die Eingänge
533 und 522 der Gruppe 52 von Informalionseingängen
der Einheit 51 angeschlossen sind, bilden.
Fig. 10 zeigt das Funktionsschema eines Umsetzers
61 des Ar-Codes in einen Fibonacci-p-Code der Ein- und Ausgabeeinheit, bei dem der Informationseingang 41
der Ein- und Ausgabeeinheit 40 als Informationseingang
des Registers 73 dient, wobei das erwähnte Register m Ausgänge hat, die an einen der Eingänge jeder logischen
UND-Schaltung vom 74i-ten bis zum 74m-ten der
Einheit 74 logischer UND-Schaltungen gelegt sind. Dabei ist m die Stellenzahl des Ausgangs-Ar-Codes. Der
andere Eingang jeder logischen Schaltung 74, dient als Eingang 49, .ι der Gruppe 49 von Steuereingängen der
Ein- und Ausgabeeinheit 40. Die Einheit 75 logischer ODER-Schaltungen 40 enthält π logische ODER-Schaltungen
(in F i g. 2 nicht gezeigt), wobei π die Stellenzahl des Fibonacci p-Codes ist. Der Ausgang der logischen
Schaltung 74, ist an einen der Eingänge der m-ten logischen ODER-Schaltung angeschlossen, deren Nummer
mit der Nummer der Stelle, die eine Eins in der Darstellung der Zahl α,Ατ1 im Fibonacci-p-Code hat,
übereinstimmt. Dabei ist α der Wert der /-ten Stelle, Ardie Basis des Zahlensystems. Die Einheiten 74 und 75
der logischen Schaltungen sind für die Umsetzung der /-ten Stelle des in dem Register 73 gespeicherten
Ausgangs-Ar-Codes in einen Fibonacci-p-Code beim Eintreffen eines Steuersignals an den Eingängen 49/+1
der Gruppe 49 von Steuereingängen bestimmt Der Ausgang 76 der Einheit 75 logischer ODER-Schaltungen
75, der ein mehrstelliger Ausgang ist, steht mit dem mehrstelligen Eingang eines Summators 77 in Verbindung,
wobei bei dem erwähnten Summator der Steuereingang als Eingang 49i der Gruppe 49 von
Steuereingängen der Einheit 40 und die Eingänge für den Zwischenbetrag und den Zwischenübertrag jeweils
als Eingänge 56i und 562 der Gruppe 56 von" Eingängen
der Ein- und Ausgabeeinheit 40 dienen. Die Ausgänge 78 und 79 für den Zwischenbetrag und den Zwischenübertrag
sind Ausgänge einer Gruppe von Ausgängen der Ein- und Ausgabeeinheit 40, die jeweils an die
Eingänge 57, und 572 der Gruppe 57 (Fig. 2) zusätzlicher
Informationseingänge der Minimisierungseinheit 51 angeschlossen sind. Der Informationsausgang 80
(Fig. tO) des Summators 77 dient als Informationsausgang der Einheit 40, der an den Informationseingang 43
(F i g. 1) der Recheneinheit 44 angeschlossen ist
Der Summator 77 ist für die Speicherung der von den Eingängen der ODER-Schaltungen der Einheit 75
eintreffenden Fibonacci-p-Codes zwecks Gewinnung eines endgültigen Resultats der Umsetzung des Ar-Codes
in einen Fibonacci-p-Code bestimmt
F i g. 11 zeigt eine der Ausführungsformen der
Recheneinheit 44, die im wesentlichen der Recheneinheit 44 gemäß Fig. 10 ähnlich ist Der Unterschied
besteht lediglich darin, daß die in F i g. 11 wiedergegebene
Recheneinheit 44 einen Eingang 5Oj aufweist der in der Gruppe 50 von Steuereingängen enthalten ist und
mit den zur Verschiebung um (p-f 1) Stellen dienenden
Steuereingängen der Register 66 und 67 in Verbindung steht Dadurch ist es möglich, die für die Multiplikation
zweier Zahlen im Fibonacci-p-Code benötigte Zeit durch Verminderung der Verschiebungszeit zu reduzie-
fen. Dies wird dadurch en eicht, daß die Codeverschiebung
gleich um p+1 Stellen geschieht, wenn die vorangehende Stelle des Multiplikators eine Eins hütte.
Fig. 12 zeigt eine weitere Ausführungsform der Recheneinheit 44, die zum Unterschied von der
Ausführungsform gemäß Fig.8 drei Steuerausgänge
hat, die in die Gruppe von Steuereingängen, welche mit der Gruppe 4β (Fig. 10) von Eingängen der Steuereinheit
in Verbindung steht, eingeschlossen sind. Einer dieser Steuerausgänge dient als Kontrollausgang 81
(Fig. 12) des Summators69, der andere Steuerausgang
gilt als Ausgang 82 der Minimaütätsermiltlungseinheit
340 gemäß Fig.6, dessen Eingang mit dem Informationsausgang
des Regisiers 66 in Verbindung steht, während der nächste Steuerausgang der Recheneinheit
44 als Ausgang 83 einer weiteren Minimalitätsermittkingseinheit
30, deren Eingang an den Informationsausgang des Registers 67 angeschlossen ist, dient. Die
beiden Minimalitätsermittlungseinheiten 30 liefern Fehiersignale
in die Steuereinheit 47 (F i g. 8) in denjenigen Fällen, wo die Art der in Registern 66 (F i g. 12) und 67
gespeicherten Zahlen der minimalen Darstellungsform im Fibonacci-/>-Code nicht entsprechen. An dem
Kontrollausgang 81 des Summators 69 erscheint ein Fehlersignal im Falle eines fehlerhaften Funktionierens
des Summators 69. Auf ähnliche Weise kann die Schaltung der Recheneinheit 44 gemäß Fi g. 13 ergänzt
werden.
Fig. 13 zeigt eine Ausführungsform der Rechenein
heit 44 für die Multiplikation, die ein Multiplikandregi-Jter
66, ein Multiplikatorregister 67. eine!· Summator 69, Einheiten 84ι-84ρ+ι logischer UND-Schaltungen und
eine Einheit 85 logischer ODER-Schaltungen enthält. Der Informationseingang 43 der Recheneinheit 44 steht
mit den Informationseingängen der Register 66 und 67 in Verbindung, wobei die zur Verschiebung um (p+1)
Stellen dienenden Steuereingänge der erwähnten Register miteinander verbunden sind und als Steuerausgang
5Oi der Gruppe 50 von Steuereingängen der Recheneinheit 44 dienen. Der Informationsausgang des
Registers 66 ist ein mehrstelliger Ausgang, der an die mehrstelligen Eingänge sämtlicher Einheiten 84 logischer
UND-Schaltungen gelegt ist, wobei die Zahl der Eingänge des mehrstelligen Eingangs jeder beliebigen
Einheit 84/ der Zahl der logischen UND-Schaltungen dieser Einheit entspricht und jeder /-te Eingang des
mehrstelligen Eingangs als Eingang der /-ten logischen UND-Schaltung dient.
Darüber hinaus ist der gleiche Eingang der /-ten logischen UND-Schaltung der /-ten Einheit 84y an den
(1+ l)-ten Ausgang des mehrstelligen Informationsausgangs des Registers 66 gelegt Der Ausgang der
(n-/)-ten Stelle des Registers 67 ist an die anderen
Eingänge sämtlicher logischer UND-Schaltungen der /■ten Einheit 84; gelegt Die mehrstelligen Ausgänge der
Einheiten 84 logischer UND-Schaltungen sind mit den Eingängen 86 der Einheit 85 logischer ODER-Schaltungen
verbunden, wobei die Ausgänge der Aten logischen UND-Schaltungen sämtlicher Einheiten 84 mit den
(p+ 1)-Eingängen der /-ten logischen ODER-Schaltung
der Einheit 85 (in F i g. 13 nicht gezeigt) verbunden sind. Die Einheiten 84 und 85 logischer UND-Schaltungen
und ODER-Schaltungen sind für die gleichzeitige Multiplizierung aller Multiplikandstellen mit der
6>+l)-ten Stelle des Multiplikators bestimmt Der
mehrstellige Ausgang der Einheit 85 ist an den
Summandeingang 68 des Summators 69, der zur Speicherung der Teflprodukte bestimmt ist, angeschlossen.
Der Speicherungsvorgang wird auf ein Signal realisiert, das a<n Steuereingang 5O2, welches als
Steuereingang des Summators 69 dient, eintrifft.
Der Summator· 69 hat einen Kontrollausgang 81, der als Ausgang der Gruppe von Steuerausgängen der
Recheneinheit 44 dient. Außerdem sind die Ausgänge der Register 66 und 67 an die entsprechenden
Minimalitätsermittlungseinheiten 30 gelegt, wobei die Ausgänge der letzteren auch als Ausgänge der Gruppe
to von Steuerausgängen der Recheneinheit 44 gelten. Zusätzlich enthält die Schaltung eine Kontrolleinheit 87,
deren Eingänge an die mehrstelligen Ausgänge der Einheiten 84 gelegt sind, während sein Ausgang 88 auch
als Ausgang der Gruppe von Steuerausgängen der Recheneinheit 44 dient, was die Kontrolle der
Teilprodukte gewährleistet, die sich in der Erzeugung eines Fehlersignals, wenn am Ausgang mehr als einer
Einheit 84 ein von Null unterschiedlicher Code anliegt, äußert.
Fig. 14 zeigt eine weitere Ausführungsform der Recheneinheit 44, die im wesentlichen der Recheneinheit
44 gemäß F i g. 9 ähnlich ist. Jedoch haben bei der Recheneinheit gemäß F i g. 14 der Summator 69 und die
Multiplikationseinheit 72 für Fibonacci-p-Codes jeweils
Kontrollausgänge 81 und 89, die als Ausgänge der Grippen von Steuerausgängen der Recheneinheit 44,
die an die Gruppe 46 (F i g. 8) von Eingängen der Einheit 47 g-elegt ist, dienen, wodurch die Möglichkeit geboten
wire1, auch den Ablauf der Multiplikation mit Fibonaccip-Zahlen
in der Einheit 72 und den Ablauf der Speicherung der Teilprodukte in dem Summator 69 zu
kontrollieren. Außerdem enthält die Recheneinheit 44 eine Minimalitätsermittlungseinheit 30, deren Eingang
an den Informationsausgang des Multiplikatorregisters 67 angeschlossen ist, während der Ausgang 83 der
Einheit 30 als Ausgang der Gruppe von Steuerausgängen der Recheneinheit 45 dient, was die Kontrolle der
Speicherung und Verschiebung des Codes im Register 67 ermöglicht.
F i g. 15 zeigt das Funktionsschema einer Recheneinheit 44, die die Division von Zahlen in Fibonacci-p-Codes
realisiert Der Informationseingang 43 dtr Recheneinheit 44 ist mit dem Informationseingang des
Divisionsregisters 90 und einem der Informationseingänge des Dividendregisters 91 verbunden. Der
Informationsausgang des Registers 90 steht mit dem Eingang der Multiplikationseinheit für Fibonacci-p-Zahlen
in Verbindung. Die Ausgänge für den Zwischenbetrag und den Zwischenübertrag der Multiplikationseinheit
72, die ais Ausgänge der Gruppe zusätzlicher Informationsausgänge der Recheneinheit die jeweils
mit den Eingängen 52i und 522 der Gruppe 52 von
Informationseingängen der Minimisierungseinheit 51 in Verbindung stehen, gelten, sind jeweils an die
Informationseingänge der Reduzierungseinrichtungen /ι und h angeschlossen, während der Informationsausgang
der Einheit 72, der einen mehrstelligen Ausgang darstellt an den Eingang 533, der als Informationseingang
der Reduzierungseinrichtung I3 gemäß F i g. 5 zur
Umsetzung des bei der Subtraktion benötigten direkten Codes dient, gelegt ist Außerdem sind ρ höherwertige
Stellen des mehrstelligen Informationsausganges der Einheit 72 an die Eingänge der logischen ODER-Schaltung
92 angeschlossen. Der Eingang 53* und der Eingang 535 sind Eingänge für den Zwischenbetrag und den
Zwischenübcrtrsg der Multiplikationseinheit 72, die an
die Informationsausgänge der Reduzierungseinrichtungen h und Ii gelegt sind. Der Ausgang der logischen
ODER-Schaltung 92 dient als Ausgang der Gruppe von Steuerausgängen der Einheit 51, die mit der Gruppe 56
zusätzlicher Hingänge der Einheit 48 (F i g. 7) verbunden St. Der Ausgang der Einrichtung Ij, die den direkten
Fibonacci-p-Code in einen inversen Code umsetzt, ist an
den Eingang 533 der Recheneinheit gelegt, wobei dieser
Eingang als Eingang eines der Summanden des Summators 69 dient, bei welchem die Eingänge für den
Zwischenbetrag und den Zwischenübertrag, die jeweils als Eingänge 531 und 532 der Recheneinheit 44 dienen, an
die Informationsausgänge der Einrichtung U und 1? der Einheit 51 angeschlossen sind, während die /Xusgänge
für den Zwischenbetrag und den Zwischenübertrag des Summators 69 an die Eingänge 52s und 524 der Einheit 51
und weiter an i!i« Informationseingänge der Reduzierungseingänge
der Reduzierungseinrichtungen U und h gelegt sind. Die Abwicklungseingänge 21 und die
Faltungseingänge 7 sämtlicher Reduzierungseinrichlungen Ii... Is sind miteinander verbunden und dienen als
Eingänge 54| und 54? der Gruppe 54 von Steuereingängen
der Mini^isierungseinheit 51. Der Inversionseingang 39 der Einrichtung 1) dient als Eingang 543 der
gleichen Gruppe 54 von Steuereingängen der Einheit 51. Der Informationsausgang des Summators 69 ist mit dem
informationseingang des zusätzlichen Registers 93, dessen Informationsausgang mit dem anderen Informationseingang
des Multiplikandregisters in Verbindung steht, verbunden, wobei der Ausgang des erwähnten
Multiplikandregisters 91 mit dem Eingang 68 für den anderen Summanden des Summaiors 69 verbunden ist.
Der Übertragausgang der höherwertigen Stelle des Summators 69 ist mit dem Informationseingang des
Quotientenregisters 94 verbunden. Der Informationsausgang des Quotientenregisters 94 dient als Informationsausgang
der Recheneinheit 44, der mit dem Informationseingang 45 (Fig. 1) der Ein- und Ausgabeeinheit
verbunden ist. Der Eingang 5Oi (Fig. 15) der
Gruppe 50 von Steuereingängen der Recheneinheit 44 ist mit den Steuereingängen des Divisionsregisters 90,
des Dividendregisters 91, des Quotientenregisters 94 und des Zusatzregisters 93 verbunden. Einer der
Steuereingänge der Multiplikationseinheit 72 für Fibonacci-p-Zahlen
dient als Eingang 5Oj und der andere Steuereingang als Eingang 5O3 der Gruppe 50 von
Steuereingängen der Recheneinheit 44. Der Steuerein gang des Summators 69 gilt als Eingang 5O4 der Gruppe
50 von Steuereingängen der Recheneinheit 44
Fig. 16 zeigt eine weitere Ausführungsform des Funktionsschemas der Recheneinheit zur Division von
Zahlen in Fibonacci-p-Codes. Im Vergleich mit der Ausführungsform gemäß Fig. 15 fehlen bei dieser
Recheneinheit 44der Dividendregister 91 (Fig. 15) und
der Zusatzregister 93. Jedoch ist eine Codevergleichsschaltung 95 eingeführt, die das an ihrem Eingang 96
von dem zusätzlichen Informationsausgang der Einheit 72 eintreffende und dem Produkt aus dem Divisor mit
der Fibonacci-p-Zahl entsprechende Signal mit dem am
Informationsausgang des Summators 69 erscheinenden Signal, das Divisionsreste der Division des von dem
Informationseingang 43 am Summandeneingang 68 des Summators 69 eintreffenden Dividenden und des im
Register 90 gespeicherten Divisors darstellt, vergleicht Der Ausgang der Vergleichsschaltung 95 für Fibonaccip-Codes
ist an den Eingang des Quotientenregisters 94 und den Ausgang der Gruppe von Steuerausgängen der
Steuereinheit 47, der mit dem Eingang 5O4 (Fig.6) der
Gruppe 50 von Steuereingängen der Recheneinheit 44 verbunden ist, ein Steuersignal für den Summator 69
formiert wird.
Fig. ϊ7 zeigt noch eine Ausführungsform der
Recheneinheit zur Realisierung der Divisioi.sfunktion.
Die Recheneinheit 44 enthält zwei Minimalitätsermittlungseinheiten
30, deren Eingänge an die Infofmationsausgänge des Divisorregisters und des Quotientenregisters
94 gelegt sind, während die Ausgänge 97 und 98 der Einheiten 30 als Ausgänge der Gruppen von
Steuerausgängen der Recheneinheil 44 dienen, was die Kontrolle der Codespeicherung in den Registern 90 und
94 ermöglicht. Die Multiplikationseinheit 72 für Fifjonacci-p-Zahlen und der Summator 69 haben
Kontrollausgänge 89 und 81, die als Ausgänge der Gruppe von Steuerausgängen der Recheneinheit 44,
welche an die Eingänge der Gruppe 46 (Fig.7) von Eingängen der Einheit 47 angeschlossen sind, dienen.
Die Kontrollausgänge 81 und 89 ermöglichen die Erkennung von Funktionsfehlern des Summators 69 und
der Multiplikationseinheit 72.
Fig. 18 zeigt eine Ausführungsform der Multiplikationseinheit
72 für Fibonacci-p-Zahlen, die p+ 1 in Reihe geschaltete Register 99t .. 99p*i enthalten, die zur
Aufnahme von (p+\) Produkten, die sich bei der Multiplikation eine1" Zahl im Fibonacci-p-Code mit
Fibonacci-p-Zahlen ergeben, bestimmt sind. Die Informationseingänge
100 der Register 99i ... 99p+i sind
miteinander verbunden und gelten als Informationseingang der Einheit 72. Die Steuereingänge 101 sämtlicher
Register 99 sind miteinander verbunden und gelten als Steuereingänge der Einheit 72, welcher an den Eingang
5O2 (Fig. 17) der Recheneinheit 44 gelegt ist Der Informationsausgang des Registers 99i ist an den
Informationseingang 102 und 103 des Summators 104 für Fibonacci-p-Codes angeschlossen und gilt auch als
zusätzlicher Informationsausgang der Einheit 72, während der Informationsausgang des Registers 99ptt mit
dem Eingang 105 des ι vveiten Summanden des Summators 104, der auch als Informationseingang des
Registers 106 dient, in Verbindung steht Der andere Informationseingang des Registers 106 und der andere
Informationseingang des Registers 103 diemr als Eingänge für den Zwischenbetrag und den Zwischenübertrag
der Einheit 72, die mit den Eingängen 534 und
535 (F i g. 7) der Recheneinheit 44 verbunden sind.
Die Steuereingänge der Register 103 und 105 (Fig. 18) sind miteinander verbunden und an den
anderen Steuereingang der Einheit 72, der als Eingang 5Ο3 der Gruppe 50 von Steuereingängen der Recheneinheit
44 gilt angeschlossen. Die Ausgänge der Register 103 und 106 sind an die Eingänge des Halbaddierers 107,
dessen Ausgänge für Betrag und Übertrag als Ausgänge für den Zwischenbetrag und den Zwischenübe-*rag der
Einheit 72 dienen, gelegt. Außerdem ist der Ausgang des Registers 103 an den anderen Informationseingang des
Registers 99i angelegt und gilt als Informationsausgang der Einheit 72.
Die Schaltung der Multiplikationseinheit gemäß Fig. 19 wiederholt die Variante gemäß Fig. 18. Der
Unterschied besteht darin, daß bei der Multiplikationseinheit 72 {Fig. 19) (p+1) Minimalitätsermittlungseinheiten
30 vorhanden sind, deren Eingänge an die Informationsausgänge der Register 99| ... 99P+,
Ιίο^ΙιοηβΐτιΚβΐ* ΔΑ γ!Ϊ<» τηΐ* Hem Ρϊησαηα- Δϋ. CU ΐ η 7*\ Hot- »η~η..»1.1 ~ I -Al « I Λ -a— A K-, :* J~_
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Gruppe von Eingängen der Steuereinheit in Verbindung
steht, gelegt, wobei am Ausgang der erwähnten Eingängen der logischen ODER-Schaltung 108 in
Verbindung stehen. Ein weiterer Unterschied besteht
dann, daß der Summator 104 eine Kontrolleinheit 109
für den Halbaddierer 107 enthält, deren Eingänge an die Ausgänge für den Betrag und den Übertrag des
Halbaddierers 107 gelegt sind, während der Ausgang als Kontrollausgang 110 des Summators 104 dient, an dem
ein Fehlersignaf im Falle einer Funktionsstörung des
Halbaddierers 107 formiert wird. Der Kontrollausgang
110 ist an den restlichen Eingang der logischen ODER-Schaltung 108, deren Ausgang als Kontrollausgang
89 der Multiplikationseinheit 72 dient, angeschlossen. Den vorstehend beschriebenen Summator 104 kann
man auch als Summator 69 (F i g. 17) der Recheneinheit 44 benutzen. In diesem Falle dient der Kontrollausgang
111 (F i g. 19) als Kontrollausgang 81 des Summators 69.
Zum Unterschied von der Variante des Akkumulators
gemäß F i g. 18 enthält die Variante gemäß F i g. 23 eine Nullem-ulungsschaltung 111, die an den Ausgang des
Registers 106 angelegt ist und die Wirkungsgeschwindigkeit des Summators 104 erhöht, indem sie einen
asynchronen Betrieb durch Ermittlung des Zeitpunktes der Beendigung der Obertragfortpflanzung sichert
Das Funktionsschema des Halbaddierers 107, der bei den Summatoren 69 (Fig. 17, 19 ... 21) und bei den
Summatoren 104 (F i g. 21,22,23) Verwendung findet, ist
in Fig. 21 gezeigt und umfaßt »π« Zellen 112 des Halbaddierers, die untereinander nicht verbunden sind
(hierbei ist π die Stellenzahl des Fibonacci-p-Codes). Die Ausgänge 113, ... 1132 ... 113„ aller Zellen 112 bilden
einen mehrstelligen Ausgang für den Betrag des Halbaddierers 107, der als Ausgang für den Zwischenbetrag
der Multiplikationseinheit 72 (Fig. 19) gilt. Die Ausgänge 114, ... 114,... 114„der Zellen 112 (F i g. 21)
bilden einen mehrstelligen Ausgang für den Übertrag des Halbaddierers 107. der als Ausgang für den
Zwischenübertrag der Multiplikationseinheit (Fig. 19) gilt. Die Eingänge 115. ... 115,... 115, dller Zellen 112
bilden einen mehrstelligen Eingang für den ersten Summanden des Halbaddierers 107. der mit dem
Ausgang des Registers 103 in Verbindung steht, während die Ausgänge 116· .. 116,... 1 16„ aller Zellen
112 einen Eingang für den zweiten Summ.m«'·π des
Halbaddierers 107 bildet, der auch ein m 'irstelliger
Ausgang ist. Jede Zelle 112 enthalt cmc logische ODER-Schaltung 117. die zur Formierung eines Signals
für den Betrag und eine logische UND-Schaltung 118 zur Formierung eines Signals für den Übertrag, bei
welcher je ein Eingang miteinander in einem gemeinsamer.
Punkt, der als Eingang 115 gilt, verbunden sind,
wobei die anderen Eingänge auch miteinander verbun den sind und einen Eingang 116 bilden, während die
Eingänge 116· ... 116, aller Zellen 112 einen mehrstelli
gen Eingang für den zweiten Summanden des Halbaddierers 107 (F'g 22). der an den Ausgang de«.
Registers 106 gelegt ist, bilden. Die Ausginge der
logischen Schaltungen 117 und 118 dienen jeweils als Ausgänge 113 und 114 Diese Schaltung des Halbaddie
reis 107 realisiert die Addition von gleichnamigen Stellen in Fibonacci-p-Codes.
Fig. 22 7eigt das Funktionsschema der Kontrolleinheit
109, die bei dem Summator 104 (Fig. 19) benutzt
wird, und eine logische ODER-Schaltung 119 (Fig.22)
sowie η Kontrollzellen 120, jede von welchen eine logische UND-Schaltung 121 und eine logische ODER-Schaltung
122 umfaßt, enthalt. Einer der Eingänge der logischen UND-Schallung 121 ist mit dem Ausgang der
logischen ODER-Schaltung 122 verbunden, während der andere Eingang der logischen UND-Schaltung 121
als Eingang 123 der /-ten Kontrollzelle dient. Die Eingänge 123 fr= 1,2 ... n)bilden einen mehrstelligen
Eingang der Kontrolleinheit 109, der an den Ausgang für den Übertrag des Halbaddierers 107 (Fig. 19),
welcher als Ausgang für den Zwischenübertrag der Einheit 72 dient, angeschlossen ist, wobei der Eingang
123 (Fig. 22) an den Ausgang 114, (Fig.21) des
mehrstelligen Ausganges für den Übertrag des Halbaddierers 107 gelegt ist 2p Eingänge der logischen
ODER-Schaltung 122 (F i g. 22) bilden einen mehrstelligen Eingang der Kontrolleinheit 109, der mit dem
mehrstelligen Ausgang für den Betrag des Halbaddierers 107 (F i g. 19), der als Ausgang für den Zwischenbetrag
der Einheit 72 dient, in Verbindung steht Hierbei sind die Eingänge vom 1-ten bis zum p-ten des
mehrstelligen Eingangs der Einheit 109 (F i g. 25) jeweils mit rechts von 113, (F i g. 4) liegenden ρ Ausgängen des
mehrstelligen Ausganges für den Betrag des Halbaddierers 107 verbunden, während die übrigen Eingänge des
mehrstelligen Einganges der Kontrolleinheit 109 (F i g. 22) mit links von 113, liegenden ρ Ausgängen des
mehrstelligen Ausgangs des Halbaddierers 107 verbunden sind. Der Ausgang der logischen Schaltung 121, der
als Ausgang 124 der /-ten Zelle 120 dient, ist an den Aten Eingang der logischen ODER-Schaltung 119, deren
Ausgang als Ausgang 110 der Kontrolleinheit 109 dient
gelegt
F i g. 23 zeigt das Funktionsschema eines parallel arbeitenden Additionsimpulszählers im Fibonacci-p-Code.
der bei dem Umsetzer des /r-Codes in einen Fibonacci-p-Code der Ein- und Ausgabeeinheit 40
(F i g. 8) benutzt wird. Der Additionszähler enthält η Zählzellen 125. Hier ist /7=5. Jede Zählzelle 125 enthält
ein Flipflop 126, eine logische UND-Schaltung 127 zur Analyse des Zustandes der [/- Ic ■ (ρ+ l)]-ten Zählzelle
125 (wobei p= 1 ist) und eine weitere logische UND-Schaltung 128 zur Analyse des Zustandes der
[/- i(p+ 1)]- 1-ten Zählzelle 125.
Der Rücksetzeingang 129 und der Setzeingang 130 des Flipflops 126 sind jeweils an die Ausgänge der
■in logischen Schaltung 127 und der logischen Schaltung
128 gelegt. Der L-Ausgang des Flipflops ist an einen der
Eingänge der logischen Schaltung 127 gelegt und dient als L-Informationsausgang 131 der Zählzelle 125,
während die übrigen Eingänge der logischen Schaltung
4-, 127. deren Zahl gleich
ist, als O-Steuereingänge der Zählzelle 125 dienen. Der
Eingang 132 der logischen UND-Schaltung 128 dient air. Informationseingang der Zählzelle 125. während die
übrigen
/ 2
I tsngänge
der logischen Schaltung 128 als Steuereingänge der Zählzelle 125 dienen, wobei der /te Steuereingang der
ho /-ten Zählzelle 125 mit dem L-Informationsausgang 131
der[/-/(p+1)- lj-ten Zählzelle 125 verbunden ist. Der
Nullausgang des Flipflops gilt als O-Informationsaus·
gang der Aten Zählzelle 125, der an den Informalionseingang 132 der f/-l)-ten Zählzelle 125 angeschlossen
ist. Die Recheneingänge der Flipflops 126, die als Takteingänge 133 der Zählzellen 125 dienen, sind
miteinander in einem gemeinsamen Punkt verbunden und bilden den Recheneingang des Additionszählers.
Der k-le O-Steuereingang der /-ten Zählzelle 125 ist mit
dem L-Informationsausgang 131 der [7— k(p+l)]-ten
Zählzelle 125 verbunden. Die L-Informationsausgänge
131 sämtlicher Zählzellen 125 bilden den Informationsausgang
des Additionszählers 59 (Fig. 10), der einen mehrstelligen Ausgang bildet
Fig.24 zeigt eine weitere Ausführungsform des Additionszählers 59, der π Zählzellen 125 (n=5) enthält,
wobei jede von diesen, ähnlich wie bei der Ausführungsform gemäß Fig. 26, ein Flipflop 126 enthält, bei
welchem der Rücksetzeingang 129 und der Setzeingang
130 jeweils mit den Ausgängen der logischen UND-Schaltung 127 und der logischen UND-Schaltung 128
verbunden sind Außerdem gilt der Ausgang der logischen Schaltung 127 als Steuerausgang der Zählzelle is
125. Der L-Ausgang des Flipflops 126 ist an den einen Eingang der logischen UND-Schaltung 127 gelegt, und
dient als L-Informationsausgang 131 der Zahlzelle, während der andere Eingang der logischen Schaltung
127 als Steuereingang der /-ten Zählzelle, der mit dem Steuerausgang der (l—P— l)-ten Zählzelle 125. d. h. mit
dem Ausgang der logischen Schaltung 127 der (I—p— l)-ten Zählzelle in Verbindung steht, dient Die
logischen Schaltungen 127 und 128 dienen zur Analyse des Zustandes der Flipflops 126 der entsprechenden
Zählzellen und zur Formierung eines Rücksetzsignals und eines Setzsignals, eine Eingang der logischen
Schaltung 128 dient als zweiter Steuereingang der /-ten Zählzelle 125, der an den Steuerausgang der (I- l)-ten
Zählzelle 125 gelegt ist Der andere Eingang der logischen Schaltung 128 dient als Informationseingang
132 der /-ten Zählzelle 125, der mit dem O-Ausgang des
Flipflops 126 der (7+p>ten Zählzelle 125 in Verbindung
sfehv Die Recheneingänge der Flipflops 126 sämtlicher
Zählzellen 125 wirken als Takteingänge 133 der Zählzellen 125 und stehen mit dem Recheneingang des
Zählers in Verbindung. Die L-Informationsausgänge
131 sämtlicher Zählzellen 125 bilden einen mehrstelligen Ausgang des Additionszählers.
Die nächste Ausführungsform des Additionszählers gemäß Fig. 25 enthält η Zählzellen 125. jede von
welchen ein Flipflop 126 einschließt, dessen L-Ausgang mit dem Eingang der logischen Einheit 134 verbunden
ist und als L-Informationsausgang 131 der Zählzelle 125 dient. Der andere Eingang der logischen Einheit 134, der
als Informationseingang der /-ten Zählzelle 125 dient, ist mit dem Informationsausgang 131 der (l~p)-tcn
Zählzelle 125 verbunden. Der Ausgang der logischen Einheit 134 ist an den Eingang der logischen
ODER-Schaltung 135 gelegt und dient als Steueraus so
gang der /-ten Zählzelle 125. der mit dem Steuereingang derf/-p>ten Zählzelle 125 fr?= I) und dem Takteingang
133 der f/+1)-ten Zählzelle 125 verbunden ist. Der Ausgang der logischen Schaltung 135 ist an den
Rücksetzeingang 129 des Flipflops 126. bei wHchem der «
Setzeingang als Takteingang 133 der Zählzelle dient, gelegt. Der Takteingang 133 der ersten Zahbellc 125
dient als Zähleingang des Additionszählers, während die
L-Informationsausgänge 131 sämtlicher 7ählzellcn 121J
einen mehrstelligen Informationsausgang des Addi bn
tionszählers bilden.
Fig.26 zeigt das Funktionsschema eines Additionsimpulszählers
in Fibonacci-p-Codes, der bei dem Umsetzer von Fibonacci-p-Codes in einen λ-Code der
Ein- und Ausgabeeinheit benutzt und aus η Zählzellen 125, einem Nullgenerator 136, der einem der logischen
Null entsprechendes Signal auf den Eingang 132 der Λ-ten Zählzelle 125 gibt, und einer logischen Einheit 137
zur Formierung eines Rückstellimpulses für die Flipflops 126 sämtlicher Zählzellen 125 besteht Einer
der Eingänge der logischen Einheit 137 ist mit dem Takteingang 133 der ersten Zählzelle 125 verbunden
und bildet den Recheneingang des Subtraktionszählers, während ihr Ausgang 138 über eine logische ODER-Schaltung
139 jeder Zählzelle 125 an den Setzeingang 129 des Flipflops 126 jeder Zählzeüe 125 angeschlossen
ist
Der Eingang der logischen Einheit 137, der mit dem Takteingang 133 der ersten logischen Zählzelle 125 in
Verbindung steht, ist an die Eingänge einer Verzögerungsleitung 140 und eines Nagators 141 gelegt, wobei
die Ausgänge derselben an die beiden Eingänge einer logischen UND-Schaltung 142, deren Ausgang als
Ausgang 138 der logischen Einheit 137 dient, angeschlossen sind. Der Informationseingang 132 jeder
Zählzelle 125 bildet einen Eingang ihrer .ogischen UND-Schaltung 143, deren zweiter Eingang den
anderen Informationseingang 144 der Zählzelle 125 bildet während der restliche Eingang mit dem
0-Ausgang des Flipflops 126, der als 0-Informationsausgang
der /-ten Zählzelle dient und an den Informationseingang 144 der (l+p)-len Zählzelle 125 gelegt ist in
Verbindung steht Darüber hinaus ist der 0-Informationsausgang der ersten Zählzelle 125 an den restlichen
Eingang der logischen UND-Schaltung der logischen Einheit 137 angekoppelt Der Informationseingang 132
der /-ten Zählzelle 125 ist an den L-Informationsausgang der (1+ l)-ten Zählzelle 125, der als L-Ausgang des
Flipflops 126 dient, angeschlossen, wobei Ιφ η ist Der
Ausgang der logischen Schaltung 143 liegt am Eingang der logischen Schaltung 139 und dient als Steuerausgang
der /-ten Zählzelle 125, der mit dem Takteingang 133 der (7+l)-ten Zählzelle 125 und dem Steuereingang der
(7-pMen Zählzelle 125, der den restlichen Eingang der
logischen ODER-Schaltung 139 der (7-p>ten Zählzelle
125 darstellt, in Verbindung steht
F i g. 27 zeigt das Funktionsschema eines Reversierimpulszählers
71 in Fibonacci-p-Codes, der in der Ein- und Ausgabeeinheit 40 zur Umsetzung des k-Codes in
einen Fibonacci-p-Code und umgekehrt verwendet wird. Die Schaltung enthält π (η=A) Zählzellen 125 und
eine logische Einheit 137, die der logischen Einheit gemäß F i g 26 ähnlich ist. Jede Zählzelle 125 enthält ein
Flipflop 126. bei dem der Rücksetzeingang 129 und der Setzeingang 130 jeweils an die Ausgänge der logischen
UND-Schaltungen 127 und 128 gelegt sind, während der L- und 0-Ausgang des F'ipflops 126 jeweils an die
Eingänge 14f> und 147 der logischen UND-Schaltungen 148 und 149, deren Ausgänge mit den Eingängen der
logiv hen ODER-Schaltung 150 in Verbindung stehen,
angeschlossen i',.. Der Ausgang dieser logischen Schaltung 150 dient als Informationsausgang der /ten
Zählzelle 125. der mit dem Informationseingang 1 32 der (I 1) ten Zähbelle verbunden ist. Dieser Ausgang der
logischen Schaltung 150 ist an einen der Fingänge der
logischen IiND Schaltung 151 angeschlossen, deren
anderer Eingang den anderen Eingang der /ten Zählrellc 121J. der mit dem ersten Informationseingang
132 der (I ρ - 1) ten Zahlzelle 125 in Verbindung steht,
bildet. Der restliche Eingang der logischen Schaltung 151 ist über einen Negator 152 an den ersten
Informationseingang 132 der gleichen Zählzelle 125 gelegt, während der Ausgang der logischen Schaltung
151 mit dem Eingang der zweiten logischen ODER-Schaltung 153 in Verbindung steht und als Steuerausgang
der /-ten Zählzelle 125, der an den Takteingang 133
der (1+ l)-ten Zählzelle 125 und an den Steuereingang
der (I- pj-ten Zählzelle 125 angeschlossen ist, dient Der
nächste' Eingang der logischen Schaltung 152 gilt als Steuereingang der Men Zählzelle 125, während der
restliche Eingang der logischen Schaltung 153 jeder Zählzelle 125 mit dem Ausgang 138 der logischen
Einheit 137 verbunden ist Der Ausgang der logischen Schaltung 153 ist an die ersten Eingänge der logischen
Schaltungen 127 und 128 angelegt wobei die anderen Eingänge dieser Schaltungen mit den restlichen
Eingängen der logischen Schaltungen 148 und 149 verbunden sind und als Additions- und Subtraktionssteuereingänge
154 und 155 der Zählzelle 125 dienen, wobei der Additionssteuereingang 154 jeder Zählzelle
125 mit dem Additionseingang des Reversierzählers 71 verbunden ist während der Subtraktionssteuereingang
155 jeder Zählzelle 125 an den Subtraktionseingang des Reversierzählers gelegt ist Der Takteingang 133 jeder
Zählzelle 125 dient als Zähleingang des Flipflops 126.
Die Einrichtung 1 zur Reduzierung von Fibonacci-p-Codes
auf die M inimalform arbeitet wie folgt
In F i g. i und 2 sind die Schaltungen einer Einrichtung
1 und einer Funktionszelle 2 für p= 1 und /J=5, wobei π
die Stellenzahl des Fibonacci-1-Codes ist gezeigt welche die Reduzierung auf die Minimalform, z. B. der
Zahl 5, realisiert die im Fibonacci-1 -Code, der sich von dem Minimalcode unterscheidet f^lgenderweise dargestellt
ist
Stellenwert
5 3 2
5 3 2
Fibonacci-l-Code
realisiert wird. Infolgedessen nimmt die Ausgangskombination OLOLL die Form LOOOO an, was der minimalen
Darstellungsform der Zahl 5 im Fibonacci-l-Code entspricht Die Dauer des Steuersignals an Steuereingang
7 muß größer als die für die Durchführung aller möglicher Faltungen notwendige Zeit sein. Nach
Beendigung des Faltungssteuersignals wird die Information an den Informationsausgängen aller Funktionszellen
2 parallel abgelesen.
Die Faltungsoperation für Zahlen im Fibonacci-/>Code
bei p=2 wird auf vorstehend beschriebene Art in den Einrichtungen 1 gemäß Fig.3 und 4 realisiert
Fig.3 zeigt eine Einrichtung zur Reduzierung des Fibonacci-p-Codes auf die Minimalform, die auch die
Abwicklungsoperation realisiert In denjenigen Fällen, wo die Durchführung aller möglicher Faltungen nicht
die Minimalform der Darstellung der Zahl im Fibonaccip-Code
sichert realisiert die Einrichtung 1 gemäß Fig.3 abwechselnd die Operationen Faltung und
Abwicklung.
Nachstehend sei die Reduzierung einer Zahl im ribonacci-p-Code auf die Minimaiform am Beispiel der
Zahl 8, die im Fibonacci-Code bei ρ=2 die Form
—
Die Binärformation gelangt parallel zu den Informationseingängen
8 der Funktionszellen 2 und wird über die logische ODER-Schaltung 14 (Fig.2) in die
Flipflops 9, die sich vor dem Eintreffen eines Informationssignals an den Informationseingängen 8 im
Nullzustand befinden, eingespeichert. Beim Eintreffe^ eines L-Steuersignals am Faltungssteuereingang 7
(Fig. 1), der an den Faltungssteuereingang jeder Funktionszelle angeschlossen ist, gelangt dieses L-Signal
zu einem der Eingänge der Faltungseinheit 11. Gleichzeitig führt die Faltungseinheit 11, die mit den
Flipflops 9 der /-ten, f/-1)-ten und |7-2)-ten Zellen
verbunden ist eine Analyse des Zustandes der Flipflops 9 dieser Funktionszellen 2 zwecks Bestimmung der
Durchführungsmöglichkeit der Faltungsoperation durch. In diesem Falle ist die Faltungsbedingung für die
3. Stelle, d.h. für 1=3, erfüllt Am Ausgang der Faltungseinheit 11 der dritten Funktionszelle 2 erscheint
ein L-Signal, das die ODER-Schaltung 14 durchläuft und
ein L in das Flipflop 9 der dritten Funktionszelle 2 einschreibt. Das gleiche L-Signal gelangt vom Faltungsausgang
der 3. Funktionszelle 1 (Fig. 1) zu den Faltungssetzeingängen 5 und 6 der zweiten und ersten
Funktionszelle 2, sq daß dieses L-Signal die ODER-Schaltungen
113 (Fig,2) der zweiten und ersten Funktionszellen 2 (F i g. 7) passiert und in die Flipflops 9
dieser Funktionszellen 1 Nullen 0 einschreibt Damit ist die erste Faltung beendet !Im Ergebnis der Faltung
nimmt die Zahl OLOLL die Form OLLOO an, so daß die Bedingung für die Faltung in die fünfte Funktionszelle 2
entstanden ist was auf oben beschriebene Weise Stellenwert
6 4 3 2
1 1
Fibonacci-p-Code 0 LO LLLO
hat betrachtet
Beim Anlegen eines Faltungssteuersignals an den Steuereingang der Einrichtung 2 realisiert diese die
Operation Faltung. Hierbei ist die Durchführung zweier Faltungen
OiOiHO
möglich, so daß an den Ausgängen der Faltungseinheiten 11 der siebten und fünften Funktionszellen 2 ein
Faltungssignal L erscheint Weiterhin passiert dieses Signal L die Nagatoren 25 der fünften und siebten
Funktionszellen 2 und erscheint als Faltungsverbotssignal, das ein invertiertes Faltungssignal darstellt an den
Verbotsfaltungsausgängen der fünften und siebten Funktionszellen 2. Das Faltungsverbotssignal gelangt
von der siebten Funktionszelle 2 zum Faltungsverbotseingang 19 der (I — 2)-ten Funktionszelle 2, d.h. der
F"nktionszelle 2. Der Faltungsverbotseingang 19 bildet einen der Eingänge der logischen UND-Schaltung 24
(F i g. 4), so daß das Faltungsverbotssignal, d. h. das Nullsignal, die logische UND-Schaltung 24 der fünften
Stelle nicht stattfindet. Der erhaltene Code ist aber nicht die minimale Darstellungsform der Zahl 8 im Fibonaccip-Code,
deshalb muß man bei dem erhaltenen Code eine Abwicklung der /-ten Stelle zu den Stellen von der
(7-/j/-ten bis zur (l-2p}-lcn vornehmen. Hier ist /=2,
folglich wird die Abwicklung nur zur (7-2)Hen Stelle,
& h. zur 1, Stelle vorgenommen.
Nach Beendigung des Faltungssteuersignals wird auf den Steuereingang 21 (F i g. 3) ein Abwicklungssteuersignal gegeben, dessen Dauer größer als die für die
Durchführung aller möglicher Abwicklungen benötigte Zeit ist.
Die Abwicklung von der dritten Stelle zur ersten ist
dann möglich, wenn an den Abwicklungsinformationseingängen 21 und an dem Abwicklungssteuereingang 20
der dritten Funktionszelle, die als Eingänge der als UND-Schaltung ausgeführten Abwicklungseinheit 23
dienen, L-Signale anliegen, dann erscheint am Ausgang
der Einheit 23 ein Abwicklungssignal, das über die logische ODER-Schaltung J3 zum Rücksetzeingang 16
des Flipflops 9 der dritten Fuiiktionszelle 2 gelangt und das Flipflop in ci3n Nullzustand umsteuert Gleichzeitig
gelangt über die ODER-Schaltung 14 das Abwicklungssignal zum Setzeingang des Flipflops 9 der ersten
Funktionszelle 2 und steuert ihr Flipflop 9 in den L-Zustand um. Nach Beendigung dieser Abwicklung
nimmt der Code die Form
LOOOOIZ.
L1_LJ
an, so daß die Bedingungen für die Abwicklung von der liebten Stelle zur fünften, vierten und dritten Stelle
erfüllt sind Diese Abwicklung erfolgt auf ähnliche Weise wie die vorangegebene. Der Code n.inmt die
Form 0 0 L L L L L an, die nicht die minimale Darstellungsform der Zahl ist Durch Anlegen eines
Faltungssteuersignals an den Steuereingang 7 realisiert die Einrichtung im Laufe einer der Dauer dieses
Steuersignals gleichen Zeit auf vorstehend beschriebene Art alle möglichen Faltungen, so daß der Code der Zahl
8 die minimale Darstellungsform annimmt, urd zwar
L0 0L00 0.
Die Einrichtung 1 zur Reduzierung von Fibonacci-p-Codes
auf die Minimalform gemäß Fig.5 funktioniert auf oben beschriebene Weise. Die Eigenart besteht
darin, daß bei dieser Einrichtung jede Funktionszelle 2 einen zusätzlichen Abwicklungsverbotsausgang hat, der
an die Abwicklungsverbotseingänge 27 der Funktionszellen 2 von der f/-2)-ten bis zur (1-p+1) einschließlich
angeschlossen ist. Dies schließt die Möglichkeit einer gleichzeitigen Durchführung zweier Abwicklungen
in einer Zelle aus, was beispielsweise bei p=3 der Fall ist, wenn die Abwicklung des Codes
LOLOOOOOO, der die Zahl 11 im Fibonacci-p-Code
bei ρ=3 darstellt, durchgeführt wird. Bei diesem Code
sind die Abwicklungsbedingungen für die neunte und siebte Stelle erfüllt:
I. 0 /„ 0 0 0 0 0 0
I TTTT
I LL
Gleichzewig mit dem Abwicklungssignal am Ausgang der logischen Schaltung 28 der neunten Funktionszelle 2
erscheint am Abwicklungsverbotsausgang 23 dieser Zelle ein Abwicklungssignal, das ein invertiertes
Abwicklungsverbotssignal darstellt, welches beim Eintreffen am Eingang der logischen UND-Schaltung 28
der siebten Funktionszelle die Abwicklung der siebten Stelle verbietet.
Fig.6 zeigt eine Einheit 30 zur Ermittlung der Minimalitätsdarstellungsform im Fibonacci-p-Code.
Der Zustand der Aten Funktionszelle 2 und der Funktionszellen Von der (7-l)-ten bis zur (l-p)-ien
wird von der logischen UND-Schaltung 36 und der logischen ODER Schaltung 38 der Aten Zelle 33
analysiert Liegt am Ausgang der Aten Funktionszelle 2 und am Ausgang einer itur Funktionszellen 2 von der
(I-1)-ten bis zur (7-p>ten ein L-Signal an, so erscheint
am Ausgang der Zelle 33 ein L-Signal, das über die logische ODER-Schaltung 31 zum Ausgang der
Minimalitätsermittlungseinheit gelangt und davon zeugt, daß in dem betreffenden Moment der analysierte
Code der minimalen Darstellungsform im Fibonacci-p-Code entspricht Die beschriebenen Faltungs- und
Abwicklungsvorgänge werden abwechselnd so lange durchgeführt bis am Ausgang der Einheit ein 0-Signal
ίο erscheint das davon zeugt daß der in den Funktionszellen
eingeschriebene Code in minimaler Form des Fibonacci-p-Codes dargestellt ist Die Einführung der
Minimalitätsermittlungseinheit 30 gestattet es, den Beendigungszeitpunkt der Reduzierung einer im Fibonacci-p-Code
dargestellten Zahl auf die Minimalform zu ermitteln. Dies verkürzt die mittlere Reduzierungszeit
und erhöht damit die Wirkungsgeschwindigkeit der Reduzierungseinrichtung.
Die Einrichtung 1 gemäß F i g. 4 realisiert, wie schon
erwähnt die Operationen Faltung und Abwicklung.
Dank dem vorhandenen Inversionsr' gang 39 ist die Einrichtung 1 befähigt den in d.n Flipflops 9
gespeicherten Code zu invertieren. Die Invertierung Findet beim Anlegen eines Signals an den Inversionseingang
39 sämtlicher Funktionszellen 2 statt welche* die Flipflops 9 in den entgegengesetzten Zustand umsteuert.
Diese Operation ist zur Umsetzung des direkten Fibonacci-p-Codes in einen inversen Fibonacci-p-Code
erforderlich. Betrachten wir die Umwandlung der Fibonacci-p-Codes 00 LOOOO (p=2). Die Inversion
wird mit den Stellen von der ersten bis zur (n-p)-ten.
d. h. bis zur fünften Stelle durchgeführt Infolge der Invertierung nimmt der in den Flipflops 9 eingeschriebene
Fibonacci-p-Code die Form 0 0 0 L, L L L an, die sich von der minimalen Darstellungsform unterscheidet.
Durch Anlegen eines Signals an den Faltungssteuereingang 7 werden sämtliche Faltungen des Fibonacci-p-Codes
durchgeführt, so daß der Fibonacci-p-Code die Form OLOOLOO annimmt, die die Minima^orm
•»ο darstellt. Als Beweis dafür, daß der erhaltene Fibonaccip-Code
OLOOLOO der inverse Code des Ausgangscodes . 0 L 0 0 0 0 ist, dient der Umstand, daß die Summe
dieser Codes, deren Form LOOLOOO einen maximalen Fibonacci-p-Code darstellt, der sich in Minimalform
4i durch die gegebene Stellenzahl n=7 darstellen läßt
In denjenigen Fällen, wo in einer der höherwertigen
Stellen (gegebenenfalls p=2) eine »1« vorhanden ist. hat man vor der Invertierung eine Abwicklung
durchzuführen, um die »1« aus diesen Stellen auszuschließen.
Hat die in den Flipflops 9 eingeschriebene Zahl »6« im Fibonacci p-Code die Form LOOOOOO Cp= 2), so
nimmt sie nach der Durchführung aller Abwicklungen die For:r 0 0 L L 0 0 L an, wonach man durch Anlegen
eines Signals an den Inversionseingang ^9 den Fibonacci-p-Cüde 0 0 L L 0 0 0 L invertiert Infolge der
Invertierung erhält man den Fibonacci-p-Code 0 0 00 L LO, der nicht die minimale Darstellungsform
der Ausgangszabl ist. Weiterhin wird gemäß dem vorstehend beschrit-oenen eine Faltung der zweiten und
dritten Stellen zur vierten Stelle durch Anlegen eines Faltungssteuersignals an den Faltungseingang 7 durchgeführt,
so daß der Fibonacci-p-Code die Form 0 0 0 L 0 0 0 annimmt, die den inversen Code der
Ausgangszahl »6« darstellt.
Die digitale Infonhatioiisverarbeitungseinrichtung
funktioniert wie folgt. Die Ausgangsdaten, die in Form von elektrischen, dem mehrstelligen Jt-Code entspre-
chenden Signalen dargestellt sind, gelangen zum tnformationseingang 41 der Ein- und Ausgabeeinheit 40.
Der mehrstellige JbCode wird in den ^Subtraktionszähler
58, der auf eine der bekannten Arten ausgeführt ist, eingeschrieben. Am Recheneingang des /r-Subtraktionszählers
58 sowie am Recheneingang des Additionszählers 59, die an den Steuereingang 49 der Ein- und
Ausgabeeinheit angeschlossen sind, treffen vom Ausgang
der Steuereinheit 47 Steuerimpulse ein, deren Folgefrequenz aus den Ansprechbedingungen des
Flipflops der niedrigsten Stelle des /r-Subtraktionszählers
58 und des Flipflops 126 der ersten Zählzelle 125 des Additionszählers 59 gewählt ist. Das Anlegen von
Steuerimpulsen an die Recheneingänge des ^-Sublraktionszählers
und des Additionszählers 59 findet so lange statt, bis der Subtraktionszähler 58 den Nullzustand
annimmt. Den Zeitpunkt, zu dem der Jt-Subtraktionszähler
den Nullzustand annimmt, wird durch die Nullermittlungsschaltung 60 fixiert, die ein Signal
erzeugt, das das Anlegen der Steuerimpulse an den Steuereingang 49 unterbricht. Der Additionszähler 59
für Fibonacci-p-Codes zählt gleichzeitig mit der Subtraktion im jt-Subtraktionszähler 58 die Steuerimpulse
aus. Zum Zeitpunkt, wo das Anlegen der Steuerimpulse aufhört, wird in dem Additionszähler 59
der Fibonacci-p-Code fixiert, der dem A'-Ausgangspositionscode
entspricht
Wird als Additionszähler 59 die Ausführungsform gemäß F i g. 23 verwendet, so geschieht das Auszählen
der Steuerimpulse wie folgt (bei p— 1):
Nummer der Zähbelle (Stelle)
12 3 4 5
12 3 4 5
Stellenwert
Die Flipflops sämtlicher Zählzellen 125 befinden sich im Ausgangszustand (Nullzustand), was der Cod''1 ombination
0 0 0 0 0 entspricht Der Steuerimpuls wird auf die Takteingänge 133 sämtlicher Zählzellen 125, die an
den Recheneingang des Additionszählers 59 gelegt sind, gegeben. Von dem O-Informationsausgang der zweiten
Zählzelle 125 wird ein L-Signal auf den einzigen Eingang der logischen UND-Schaltung der ersten
Zählzelle 125 gegeben und gelangt zum Setzeingang des Flipflops 126 der ersten Zählzelle 125. An die Rücksetz-
und Setzeingänge der Flipflops aller anderen Zählzellen
125 werden 0-Signale (hier und weiter wird als »0«-Signal ein Signal, das dem Niveau einer logischen
Null entspricht, bezeichnet) angelegt da am L-Informationsausgang
131 jeder der Zählzellen 125 ein 0-SignaI anliegt Beim Eintreffen des ersten Steuerimpulses am
Recheneingang des Additionszählers 59 wird das Flipflop 126 der ersten Zählzelie 125 in den L-Zustand
gebracht während der Zustand aller anderen Flipflops
126 unverändert bleibt Die Codekombination nimmt die Form L 0 0 0 0 an, so daß von dem L-Informationsausgang
131 der ersten Zählzelle 125 an einen der Eingänge der logischen UND-Schaltung 128 der
zweiten Zählzelle 125 ein L-Signal angelegt wird. An den anderen Eingang der gleichen logischen Schaltung
128 wird ein L-Signal von dem O-Informationsausgang der dritten Zählzelle 125 angelegt was Bedingungen für
die Umsteuerung des Flipflops 126 der zweiten Zählzelle 125 in den L-Zustand beim Eintreffen des
nächsten Steuerimpulses am Recheneingang des Additionszählers 59 der zweiten Zählzelle 125 schafft. In der
ersten Zählzelle wird das Flipflop 126 in den O-Zustand gebracht, da das L-Signal von seinem L-Ausgang über
s die logische UND-Schaltung 127 zum Rücksetzeingang 129 gelangt und das Flipflop 126 der ersten Zählzelle
125 zum Übergang in den Nullzustand vorbereitet, deshalb wird nach Beendigung des zweiten Steuerim*
pulses in dem Additionszähler 59 der Code OLOOO
ίο fixiert. Das weitere Auszählen erfolgt auf ähnliche
Weise.
In dem Additionszähler 59 gemäß Fig.24 läuft der
In dem Additionszähler 59 gemäß Fig.24 läuft der
Zählvorgang nahezu identisch ab. In der ersten Zählzelle 125 durchläuft das von dem O-Informationsausgang
der zweiten Zählzelle 125 eintreffende L-Signal die logische UND-Schaltung und bereitet das Flipflop
126 der ersten Zählzelle 125 zum Übergang in den L-Zustand vor. während in den übrigen Zählzellen 125
am zweiten Eingang der logischen Schaltung ein Nullsignal vom Steuerausgang der vorangehenden
Zählzelle 125 eintrifft, deshalb wird beim Eintreffen des ersten Steuerimpulses an den Takteingängen 133
sämtlicher Zählzellen 125 in dem Additionszähler 59 der Code LOOOO eingeschrieben. Das Einschreiben der
zweiten Eins erfolgt auf ähnliche Weise. Betrachten wir nun das Hinzufügen einer Eins zum Code OLOLO, der
in dem Additionszähler 59 enthalten ist In der ersten Zählzftlle 125 liegen an den Rücksetz- und Setzeingängen
129 und 130 des Flipflops 126 0-Signale an, da das
Flipflop 126 dieser Zählzelle 125 sich im 0-Zustand befindet und vom O-Informationsausgang der nächstfolgenden
Zählzelle 125 trifft ein 0-Signal ein. Am Rücksetzeingang 129 des Flipflops 126 trifft ein L-Signal
ein, da dieses Flipflop 126 sich im L-Zustand befindet In der dritten Zählzelle 125 wer Jen an die Rücksetz- und
Setzeingänge 129 und 130 des Flipflops 126 0-Signale angelegt weil dieses Flipflop 126 sich im 0-Zustand
befindet und von dem O-Informationsausgang der vierten Rechenzelle 125 ein 0-Signal eintrifft Am
•to Rücksetzeingang 129 des Flipflops 126 der vierten
Zählzelle 125 trifft ein L-Signal vom Ausgang der logischen UND-Schaltung 127 dieser Zählzelle 125 ein.
weil ihr Flipflop 126 sich im L-Zustand befindet und von dem Steuerausgang der zweiten Zählzelle 125 ein
L-Signal auf den anderen Eingang der logischen UND-Schaltung der vierten Zählzelle 125 gegeben wird
Das L-Signal vom Ausgang der logischen UND-Schaltung 127 der vierten Zählzelle 125 durchläuft die
logische UND-Schaltung 128 der fünften Zählzelle 125 und bereitet ihr Flipflop 126 zum Umsteuern in den
L-Zustand vor. Beim Anlegen eines Steuerimpulses wird der Additionszähler 59 vom Zustand OLOLo in den
Zustand 0 0 0 0 L gebracht Der Vorteil dieser Ausführung des Additionszählers 59 gegenüber der oben
beschriebenen Ausführung besteht darin, daß die logischen UND-Schaltungen 127 und 128 nur zwei
Eingänge erfordern, während bei den logischen Schaltungen 127 und 128 gemäß F i g. 23
llzJL Γ
J P + l L
+ 2 Eingänge
benötigt werden, wobei /die Nummer der Zählzelle 125
bedeutet Jedoch ist die Wirkungsgeschwindigkeit der Schaltung gemäß Fig.24 etwas geringer als die der
Schaltung gemäß F i g. 23, weil die letztere Variante das parallele Arbeitsprinzip realisiert
Der Additionszähler 59 gemäß F i g. 25 funktioniert
wie folgt. Beim Eintreffen eines Steuerimpulses am Takteingang 133 der ersten Zählzelle 125 wird das
Flipflop in den L-Zustand eingestellt Nach Beendigung des Steuerimpulses durchläuft das aus dem L-Ausgang
des Flipflops 126 kommende L-Signal die logische s Einheit 134 und die logische UND-Schaltung 135 und
stellt in den Nullzustand das Flipflop 126 der ersten Zählzelle ein. Gleichzeitig wird ein L-Signal vom
Ausgang der logischen Einheit 134 der ersten Zählzelle 125 auf den Rücksetzeingang 130 des Flipflops 126 der
zweiten Zählzelle 125 gegeben und stellt dieses in den L-Zustand ein. Mit dem Eintreffen eines weiteren
Steuerimpulses wird das Flipflop 126 der ersten Zählzelle in L-Zustand gebracht. Nach Beendigung
dieses Impulses werden die »L« der ersten und zweiten Zählzellen durch ein »L« der dritten Zählzelle 125
ersetzt, da die logische Einheit 134 der zweiten Zählzelle
125 ein L-Signal formiert, das über die logische Schaltung 135 zum Rücksetzeingang 129 des Flipflops
126 der ersten und zweiten Zähizeiien i23 und zu
gleichzeitig zum Setzeingang des Flipflops 126 der dritten Zelle 125 gelangt. Der in den Additionszähler 59
beim Eintreffen eines Steuerimpulses eingeschriebene Fibonacci-p-Code unterscheidet sich von der minimalen
Darstellungsform. Die Reduzierung des Codes auf die minimale Form erfolgt asynchron, ohne Anlegen von
Steuerimpulsen. Hier sind auch keine Flipflops mit einem Recheneingang, die bei den bekannten Zählern
benutzt werden, benötigt.
Die Information im Fibonacci-p-Code vom Ausgang des Additionszählers 59 (F i g. 8) gelangt zum Informatio..jeingang
43 der Recheneinheit 44, dann zu den Informationseingängen des Multiplikandregisters 66
und des Multiplikationsregislers 67 und wird in diese
eingeschrieben. Die in F i g. 8 gezeigte Ausführungsform der Recheneinheit 44 ermöglicht die Multiplikation von
Bruchzahlen in Fibonacci-p-Codes auf folgende Weise. Gleichzeitig mit dem Eintreffen des Ausgangs-Fibonacci-/>-Codes
an den Informationseingängen der Register
66 und 67 wird aus der Einheit 47 auf die Steuereingänge
dieser Register 66 und 67, die an den Steuereingang 50·
gelegt sind, ein Steuersignal gegeben, das den Ausgangs-Fibonacci-p-Code in eines der Register 66
bzw. 67 einschreibt (ist der Ausgangs-Fibonacci-p-Code ein Multiplikand — so erfolgt das Einschreiben in das
Register 66, ist er dagegen ein Multiplikator, so wird er in das Register 67 eingeschrieben). Beginnt man die
Multiplikation mit den niederwertigen Stellen, so dient als Ausgang der Endstelle des Registers 67 der Ausgang
der niedrigsten Stelle. Wird dagegen die Multiplikation mit den höherwertigen Stellen ausgeführt, so dient als
Endstelle des Registers 67 der Ausgang der höchsten Stelle. Beide Multiplikationsarien werden identisch
ausgeführt, nur erfolgt im ersten Falle die Verschiebung des Multiplikanden in Richtung der höherwertigen
Stellen und die des Multiplikators in Richtung der niederwertigen Stellen verschoben, während im zweiten
Falle die Verschiebung umgekehrt geschieht
Betrachten wir die erste Multiplikationsart
Mit dem nächstfolgenden Steuersignal von der Einheit 47 wird die nächste Codekombination in das Register 67 eingeschrieben.
Liegt am Ausgang der niedrigsten Stelle des Registers
Betrachten wir die erste Multiplikationsart
Mit dem nächstfolgenden Steuersignal von der Einheit 47 wird die nächste Codekombination in das Register 67 eingeschrieben.
Liegt am Ausgang der niedrigsten Stelle des Registers
67 ein L-Signal an (d. h-, in der niedrigsten Stelle ist eine
Eins eingeschrieben), so ruft dieses L-Signal beim Eintreffen in der Steuereinheit 47 ein Steuersignal am
Eingang 0O2 und damit am Sieuereingaiig des Summators
69 hervor. Hierbei findet eine Addition des in dem Summator 69 gespeicherten Codes mit derri Code, das
an seinem Eingang 68 für den zweiten Summanden vom Register 66 eintrifft. Der Additionsvorgang in dem
Summator 69 besteht in der Formierung von Codekombinationen, die den Zwischenbetrag und den Zwischenübertrag
darstellen. Diese Codekombinationen gelangen zur Minimisierungseinheit 51, wo eine Reduzierung
des eingetroffenen Fibonacci-p-Codes auf die Minimalform in den beiden oben beschriebenen Reduzierungseinrichtungen 1 (Fig. 1, 3, 5) stattfindet Die Reduzierung
von Fibonacci-p-Codes auf die Minimalform erfolgt unter der Wirkung von Faltungs- und Äbwick-Iungssteuersignalen,
die aus der Steuereinheit 47 (Fig.8) auf die Eingänge der Gruppe 54 von
Steuereingängen, die als Faltungs- und Abwicklungssteuereingängen 7 und 21 (Fig. 1, 3, 5) der Reduzierungseinrichtungen
1 dienen, gegeben werden.
Bei der Realisierung des synchronen Betriebes mit Hilfe von Einrichtungen 1 gemäß Fig. 1. 3, 5 wird die
Zahi der Steuersignale maximu! gcwäiiii, wie dies die
Reduzierung des Fibonacci-p-Codes von gegebener Stellenzahl auf die Minimalform erfordert Bei dem
asynchronen Betrieb, der mit Hilfe der Reduzierungseinrichtung gemäß F i g. 6 realisiert wird, werden von
den Ausgängen der Minimalitätsermittlungseinheiten30
auf die Einheit 47 (F i g. 8) Signale gegeben, die von dem Abschluß der Reduzierung des Fibonacci-p-Codes auf
die Minimalform zeugt, und die Steuereinheit 47 hört auf Faltungs- und Abwicklungssteuersignale zu formieren.
Von dem Ausgang der Minimisierungseinheit 51 gelangen die auf die Minimalform reduzierten Codekombinationen
zu den zusätzlichen Informationseingängen 532 und 53i und dann zu den Eingängen für den
Zwischenbetrag und den Zwischenübertrag des Summators 69. Nach Ablauf des Additionsvorganges findet eine
Verschiebung der in den Registern 66 und 67 eingeschriebenen Codekombinationen um eine Stelle
auf ein Signal von der Steuereinheit 47 statt Ist weiterhin in der niedrigsten Stelle des Registers 67 eine
»Eins« eingeschrieben, so wird der oben beschriebene Vorgang wiederholt lsi in der niedrigsten Stelle des
Registers 67 eine »Null« eingeschrieben, so wird ein Nullsignal vom Ausgang der niederwertigen Stelle des
Registers 67 auf die Steuereinheit 47 gegeben und die letztere erzeugt ein Signal für die Verschiebung um eine
Stelle, das zu den Steuereingängen der Register 66 und 67 gelangt Die Multiplikation wird so lange fortgesetzt,
bis in das Multiplikandregister 67 die Multiplikation mit allen Stellen des Multiplikanden durchgeführt worden
ist wobei in dem Summator 69 das Produkt aus dem Multiplikanden und dem Multiplikator fixiert wird, das
dann von dem Informationsausgang des Summators 69, her als Informationsausgang der Recheneinheit 44 dient
zum Informationseingang 45 der Ein- und Ausgabeeinheit 40 gelangt Sodann wird diese Codekombination in
den Subtraktionszähler 63 im Fibonacci-p-Code eingeschrieben.
Der Steuerimpuls von der Steuereinheit 47 gelangt zum Eingang 49^ der als Recheneingang des
Subtraktionszählers 63 und des Additionszählers 65 dient Das Eintreffen der Steuerimpulse von der Einheit
47 und folglich das Umsetzen des Fibonacci-p-Codes findet so lange statt, bis in allen Zählzellen 125 (F i g. 26)
des Subtraktionszählers 63 alle »Nullen« eingeschrieben sind, was zur Formierung eines »Nullsignals« in der
Nullermittlungsschaltung 64 führt, das zum Eingang 482
der Einheit 47 gelangt und das Anlegen der Steuerimpulse an den Eingang 492 der Einheit 4G einstellt Hierbei
wird in dem Ar-Additionszähler das Resultat der
Umsetzung des Fibonacc -p-Codes in einen K-Code
fixiert, der zum Informationsausgang 42 der Einheit 40 in Form einer Kombination von elektrischen Signalen
gelangt.
Die Subtraktion von Impulsen in Fibonacci-p-Codes erfolgt im Subtraktionszähler 63 gemäß Fig.26. Im
Ausgangszustand befinden sich die Flipflops 126 sämtlicher Zählzellen 129 im Nullzustand. Nach dem
Eintreffen des ersten Steuerimpulses formiert die logische Einheit 137 dank der Verzögerungsleitung 140
nach der Rückflanke dieses Steuerimpulses ein L-Signal, das die Flipflops 126 sämtlicher Zählzellen 125 in den
L-Zustand einstellt.
Beim Eintreffen des zweiten Steuerimpulses auf den Recheneingang des Subtraktionszählers 63 wird das
Flipflop 126 der ersten Zählzelle 125 in den O-Zustand gebracht Nach Beendigung dieses Steuerimpulses wird
ein L-Signal vom Nullausgang des Flipflops 126 an den Eingang der logischen UND-Schaltung 143 der ersten
τταιιιοιιιΐ
Eingang dieser UND-Schaltung 143 ein L-Signal vom L-Informationsausgang 131 der zweiten Zählzelle 125,
der mit dem L-Ausgang des Flipflops 126 der zweiten Zählzelle 125 in Verbindung steht, angelegt wird. Am
Ausgang der logischen UND-Schaltung 143 der Zählzelle 125 erscheint ein L-Signal der beim Eintreffen
im Takteingang 133 der zweiten Zählzelle 125 das Flipflop 126 dieser Zelle in den 0-Zustand bringt, und
nach Durchlaufen der ODER-Schaltung 139 der ersten Zählzelle 125 das FlipHop 126 dieser Zählzelle 125 in
den L-Zustand kippt Der Zustand sämtlicher Zählzellen 125 des Subtraktionszählers 63 entspricht der Codekombination
LOLLL Der nächstfolgende Steuerimpuls stellt das Flipflop 126 der ersten Zählzelle 125 in
den Nullzustand ein und versetzt den Subtraktionszähler 63 in einen unstabilen Zustand, der der Codekombination
0 0 L L L entspricht Nach Beendigung dieses Steuerimpulses wird der Subtraktionszähler 63 automatisch
in den stabilen Zustand LLOLL durch Formierung eines L-Signals am Ausgang der logischen
Schaltung 143 der Zähizelle 125 und dank dem Anliegen
von L-Signalen am Nullausgang des Flipflops 126 der zweiten Zähizelle 12fi, am anderen Informationseingang
144 der zweiten Zählzelle 125 und am Informationseingang 132 der gleichen Zählzelle 125 gebracht Am
Ausgang dieser logischen Schaltung 143 erscheint ein L-Signal, welches das Flipflop 126 der dritten Zähizelle
125 in den 0-Zustand und die Flipflops 126 der ersten und zweiten Zähkellen 125 in den L-Zustand bringt
Bei der digitalen Informationsverarbeitungseinrichtung gemäß F i g. 9 trifft die Information in Form eines
ir-Codes am Informationseingang 41, der als Informationseingang des reversierbaren Jt-Zählers 70 dient, ein.
Gleichzeitig trifft an dem Steuereingang 49i der Einheit 40, der mit dem Subtraktionseingang des reversierbaren
Zählers 70 und dem Additionseingang des reversierbaren Zählers 71 in Verbindung steht ein Steuersignal ein,
dessen Dauer der für die Umsetzung des ir-Codes in einen Fibonacci-p-Code benötigten Zeit gleich ist Auf
den Steuereingang 493 und weiter auf die Recheneingänge
der Reversierzähler 70 und 71 werden Steuerimpulse so lange gegeben, bis der Zustand des reversierbaren
Jt-Zählers auf O-Zustand geändert ist Hierbei erzeugt
die Nullermittlungsschaltung 60 ein »NuIl«-SignaL das auf den Eingang 49g der Einheit 47 gegeben wird und das
Anlegen von Steuerimpulsen an den Eingang 493
einseilt Der Reversierzahler 71 fixiert einen Fibonaccip-Code,
der dem Ausgangs-p-Code entspricht und der dann auf den Informationseingang 43 der Recheneinheit
44 gegeben wird Auf Steuersignale, die an dem Eingang 5O2 der Recheneinheit 44 eintreffen, wird der dem
Multiplikand entsprechende Fibonacci-p-Code in die Multiplikationseinheit 72 für Fibonacci-p-Zahlen eingeschrieben,
während der dem Multiplikator entsprechende Fibonacci-p-Code in das Register 67 eingeschrieben
wird. Der Multiplikationsvorgang wird in der Recheneinheit 44 mit der Multiplikation des Multiplikanden in
der Einheit 72 mit der ersten Zahl der Fibonacci-Reihe, d. h., mit »1« begonnen. Ist in der niedrigsten Stelle des
Registers 67 mit dem Stellenwert »1« eine Eins eingeschrieben, so wird von ihrem Ausgang ein L-Signal
in die Einheit 47 gegeben, durch das in der letzteren ihre eigene Additionssteuersignale erzeugt werden. Diese
Additionssteuersignale werden auf den Steuereingang des Summators 69 gegeben, der die Addition de'
Fibonacci-p-Codes des an seinem Eingang 68 aus der Einheit 72 eintreffenden Summanden mit dem in dem
siert. Auf ein am Eingang 5O2 der Recheneinheit 44
eintreffendes Steuersignal erfolgt eine Verschiebung des Fibonacci-p-Codes um eine Stelle nach den
nUderwertigen Stellen hin. Gleichzeitig führt die Einheit 72 eine Multiplikation des Multiplikanden mit
det nächstfolgenden Zahl der Fibonacci-Reihe durch. Liegt an dem Ausgang der niedrigsten Stelle des
Registers 67 ein O-Signal an, so wird die oben beschriebene Operation Verschiebung und Multiplikation
durchgeführt Die Multiplikation mit Fibonacci-Zahlen in der Einheit 72 besteht aus einer Reihe von
seriellen Additionen mit Formierung des Zwischenbetrages und des Zwischenübertrages, die man sodann auf
die Minimalform auf oben beschriebene Art reduziert
Die Multiplikation zweier Zahlen geht so lange vor sich, bis mit allen Stellen des im Register 67
eingeschriebenen Multiplikators multipliziert worden ist Das Multiplikationsresultat wird in dem Summator
69 formiert, von dem es zum Informationseingang 45 der Ein- und Ausgabeeinheit 40 gelangt und wird dann
in den Reversierimpulszähler 71 eingeschrieben. Von der Steuereinheit 47 wird ein Steuersignal auf den
Eingang 492 der Einheit 40, der mit dem Additionseingang des reversierbaren Ar-Zählers 70 und dem
Subtraktionseingang des reversierbaren Zählers 71 in Verbindung steht gegeben, so daß beim Anlegen von
Impulsen an die Recheneingänge des reversierbaren Jt-Zählers und des reversierbaren Zählers 71 für Signale
in Fibonacci-p-Codes der erstere eine Addition der
so Steuerimpulse und der letztere eine Subtraktion von Einsen aus dem in diesem eingeschriebenen Fibonaccip-Code
durchführt. Dieser Vorgang dauert so lange an, bis der Reversierzähler 71 den Nullzustand angenommen
hat, war zur Formierung eines »Nulk-Signals durch
die Nullermittlungsschaltung 60 führt, welches auf den Eingang 482 der Einheit 47 gegeben wird und das
Anlegen der Steuerimpulse einstellt In dem reservierbaren Jt-Zähler 70 wird ein Jt-Code fixiert, der dem
Multiplikationsergebnis im Fibonacci-p-Code entspricht
Die vorhandenen Reversierzähler 70 und 71 gestatten es, den Geräteaufwand für die Realisierung der Ein- und
Ausgabeeinheit 40 zu vermindern, während die beschriebene Ausführungsvariante der Recheneinheit 44
die Multiplikation von Ganzzahlen ermöglicht
Die Arbeitsweise des Reversierzählers 71 sei mit
Bezugnahme auf die oben beschriebenen Schemas des Subtraktionszählers 63 (Fi g. 19) und des Additionszäh-
Stellenwert
4 2 I
4 2 I
bei ρ = 1
Binärcode
Das Steuersignal trifft am Eingang 492 ein und am
Ausgang der Schaltung 74i erscheint ein L-Signal. Aus Ausgang 76 wird ein Fibonacci-p-Code formiert, der wie
folgt geschrieben wird:
10
15
30
lers 59 if ig. 25) erläutert.
Im Additionsbetrieb wird das tirste Steuersignal auf
den Additionseingang des Reversionszählers 71 (Fig.27), dar mit dem Additionseingang 154 jeder
Zählzelle 125 in Verbindung steht, gegeben. Hierbei wird der Anschluß des Ausganges der logischen
ODER-Schaltung 153 über die logische Schaltung 127 an den Rücksetzeingang 129 der Flipflops 126 aller
Zählzellen sowie der Anschluß des L-Ausganges der Flipflops 126 an einen der Eingänge der logischen
UND-Schaltung 131 über die logische UND-Schaltung 140 und die logische ODER-Schaltung 150 gesichert.
Das Zählen von Impulsen im Additionsbelrieb wird
wie in dem Additionszähler 59 gemäß F i g. 27 realisiert. Zur Sicherung der Subtraktion von Impulsen in
Fibonacci-p-Codes wird das Steuersignal auf den Subtraktionseingang des Reversierzählers 71, der mit
den Subtraktionseingängen 155 sämtlicher Zählzellen 125 in Verbindung steht, gegeben. Hierbei wird der
tung 153. die die Funktion der logischen Schaltung 139 erfüllt, an den Setzeingang der Flipflops 126 sämtlicher
Zählzellen 125 über die logische UND-Schaltung 128 sowie der Anlegen des O-Ausganges des Flipflops 126 an
einen der Eingänge der logischen UND-Schaltung 151. die die Funktion der logischen UND-Schaltung 143
erfüllt, über die logische UND-Schaltung 149 und die icgische ODER-Schaltung 150 gewährleistet. In diesem
Betrieb funktioniert der Reversierzahler 71 genau so wie der vorsi hend beschriebene Subtraktionszähler 63.
Fig. 7 zeigt noch eine Variante d>is Strukturschemas
der Informationsverarbeitungseinrichtung, bei der die Umsetzung des /r-Positionscodes in einen Fibonacci-p-Code,
die in dem Umsetzer 61 realisiert wird, die Formierung des Zwischenbetrages und des Zwischen
Übertrages in dem Summator 77, die auf die Minimalform reduziert werden müssen, was durch Hinzufügen
von zusätzlichen Einrichtungen 1 und Einführen von Kopplungen zwischen der Einheit 40 und der Einheit 51
erreicht wird, bedingt Die am Eingang 41 der Einheit 40 eintreffende Information in Form eines Jt-Positionscodes
wird in das Register 73 eingeschrieben. Jede Stelle des Registers wird durch Signale, die abwechselnd aus
der Steuereinheit 47 an den Eingängen 492-49m+, der
Einheit 40, die als Eingänge der UND-Schaltungen 74i-74m gelten, eintreffen, abgefragt Beim Anliegen
von L-Signaler an beiden Eingängen jeder UND-Schaltung 74i... 74m erscheint an ihrem Ausgang ein L-Signal,
das auf den Eingang der entsprechenden logischen ODER-Schaltung der Einheit 75 gelangt, so daß am
Ausgang 76 der Einheit 75 logischer ODER-Schaltungen ein Fibonacci-p-Code formiert wird, der dem
Stellenwert des Registers 73, der zum betreffenden Zeitpunkt abgefragt wird, entspricht Betrachten wir ein
Beispiel für die Umsetzung des Binärcodes der Zahl »7«,
die wie folgt geschrieben wird:
Stellenwert
5 3 2
Fibonacci-p-Code
Auf ein Signal, das aus der Einheit 47 am Eingang 43t, der als Steuereingang des Summators 77 dient, eintrifft,
wird eine Addition der ersten Codeoperation mit der im Summator 77 eingeschriebenen Codekombination
0 0 0 0 durchgeführt, so daß man die erste Codekombiiiätion 0 0 0 L des Summators 77 erhält
Die Abfrage der zweiten Stelle des Registers 73 führt zum Erscheinen am Ausgang 76 eines Fibonacci-p-Codcs,
der die Form
Stellenwert
5 3 2 1
Fibonacci-p-Code
25 hat.
Weiterhin wird auf ein Steuersignal aus der Einheit 47 eine Addition der ersten Codekombination 0 0 0 L, die
im Summator 77 gespeichert ist, und der zweiten Codekombination 0 0 L 0 durchgeführt. Dies führt zu
einem Zwischenbetrag 0 0 L L, den man in der Einheit 51 auf die Minimalform OLOO reduziert Nach Abfrage
der dritten Stelle des Registers 73, die den Wert 4 hat, erhält man am Ausgang 76 der Einheit 75 ein
Fibonacci-p-Code, der wie folgt geschrieben wird.
-Stellenwert
5 3
5 3
Fibonacci-p-Code
Die Addition der dritten Codekombination mH dem
im Summator 77 gespeicherten Ergebnis der voningehenden
Addition ergibt den Code LOLO, der die Minimalform der Zahl 7 darstellt
Die vorgeschlagene Ausführung des Umsetzers 61 gestattet es, die Wirkungsgeschwindigkeit durch »stellenweise«
Umsetzung des Ausgangs-Jt-Codes gegenüber der vorstehend beschriebenen Ausführung zu
erhöhen.
Ähnlich wie die oben beschriebene Recheneinheit gemäß Fig. 10 funktioniert die Recheneinheit gemäß
Fig. 11. Der Unterschied besteht darin, daß beim Anliegen eines L-Signals am Ausgang der nieav-rwertigen
Stelle des Registers 67 nach Abschluß der Addition eine Verschiebung nicht um eine Stelle, sondern um
p+1 Stellen durchgeführt wird. Die Möglichkeit einer
solchen Verschiebung geht aus der minimalen Darstellungsform der Zahl im Fibonacci-p-Code hervor, in dem
einer Eins zumindest »p« Nullen folgen. Die Verschiebung um p+1 Stellen wird in den Registern 67 und 66
unter der Wirkung des am Eingang 5Ο3 der Recheneinheit
44 von der Einheit 47 eintreffenden Steuersignals realisiert Diese zusätzliche Verschiebung gestattet die
Verkürzung der Dauer der Operation Multiplikation im Fibonacci-p-Code.
Die Ausführung der Recheneinheit 44 gemäß F i g. 12 gestattet es, die Speicherung und Verschiebung der
Codes in den Registern 67 und 66 durch Formierung von Signalen in den Einheiten 30, die von der Abweichung
von der minimalen Darstellungsform der Fibonacci-/?-
Codes beim Versagen von Schaltungselementen zeugen. Von den Ausgängen 82 und 83 dieser Einheiten 30
gelangt das Signal auf die Eingänge der Gruppe 46 von Eingängen der Steuereinheit 47 und stellt die Arbeit der
Recheneinheit 44 ein. Außerdem wird bei dieser in Ausführung der Recheneinheit 44 eine Funktionskontrolle
des Summators 69 durch die Kontrolleinheit 109, die mit der Steuereinheit 47 in Verbindung steht,
realisiert
Die Recheneinheit 44 gemäß Fig. 13 funktioniert auf
ähnlicht Weise, wie die Recheneinheit gemäß F i g. 8. Jedoch gelangt hier die Information im Fibonacci-p-Code
vom Ausgang des Multiplikandregisters 66 nicht unmittelbar auf den Eingang 68 des Summators 69
sondern über eine der Einheiten S4i... 84ρ+, logischer
UND-Schaltungen, und über die Einheit 85 logischer ODER-Schaltungen. Die Einheit 84i führt eine Multiplikation
des im Register 66 eingeschriebenen Multiplikanden mit der Stelle des im Register 67 eingeschriebenen
Multiplikators ein. Ist zum Beispiel der Wert der ersten Stelle des Multiplikanden und des Multiplikators gleich
1, so erscheint am Ausgang der Einheit 84| ein Multiplikandcode, der über die Einheit 85 logischer
ODER-Schaltungen auf den Eingang 68 des Summators 69 gegeben wird. Ist der Wert der /-ten Stelle des so
Multiplikators bzw. des Multiplikanden bzw. des einen und des anderen gleich 0, so liegt am Ausgang der
Einheit 84, ein Nullcode an. Aus dem Kriterium der minimalen Darstellungsform des Fibonacci-p-Codes
folgt, daß der Fibonacci-p-Code des Multiplikanden am a
Ausgang nur einer der Einheiten 84» deren Gesamtzahl p+1 ist. anliegen kann. Dadurch erfolgt die Verschiebung
der Fibonacci-p-Codes in den Registern 66 und 67 gleich um p+1 Stellen, was die Erhöhung der
Wirkungsgeschwindigkeit der Schaltung ermöglicht.
Die vorstehend beschriebene Bedingung ' 1 das
Anliegen des Fibonacci-p-Codes am Ausgang nur einer Einheit 84 ermöglicht die Kontrolle der MultipliKation
durch die Kontrolleinheit 87. die auf jede bekannte Art realisiert werden kann. Erscheint der Fibonacci-p-Code 4>
am Ausgang mehr als einer Einheit 84. so formiert die Einheit 87 ein Fehlersignal, das zur Steuereinheit 47
gelangt und die Arbeit der Recheneinheit 44 einstellt Hier wird die Kontrolle der Verschiebung und
Speicherung der Information in den Registe-n67 und 66 w
sowie der Arbeitsablauf des Summators 69 wie bei der vorstehend beschriebenen Ausführung der Recheneinheit
44 realisiert.
Die Kontrolle der Multiplikation von ganzen Zahlen wird durch Einführen einer Kontrolleinheit 109 in den 5ϊ
Summator 69 und durch Einführen von Kontrolleinhei ten in Form von Einheiten 30 in die Multiplikationseinheit
72 für Fibonacci-p-Zahlen. deren Funktion nachstehend
beschrieben ist. ermöglicht
Die Recheneinheit 44, die die beschriebenen Varianten der Kontrolleinheiten benutzt, ist in Fig, 14
wiedergegeben. Darüber hinaus wird hier die Speicherung und Verschiebung der Codes im Register 67 von
der Miriimalitälsermittlungseinheil 30 kontrolliert. Im
Falle einer Störung bzw. eines Versagens der Elemente der Schaltung erscheinen am Ausgang 81 des Summators
69, am Kofitrollausgang 89 der Einheit 72 und am Ausgang 83 der Einheit 30 Fehlersignale, die zur
Steuereinheit gelangen, welche die Funktion der Recheneinheit 44 einstellt.
Das Funktionsschema der Recheneinheit 44 gemäß F i g. 15 sichert die Division von Zahlen in Fibonacci-p-Codes,
die wie folgt realisiert wird. Die Information in Form von Codekombinationen des Dividenden und des
Divisors trifft abwechselnd am Informationseingang 43 der Recheneinheit 44 und somit an den Informationseingängen
des Dividendregisters 91 und Divisorregisters 90 ein und wird in diesen Registern 91 und 90 fixiert Auf
ein Steuersignal, das am Eingang 50 aus der Einheit 47 eintrifft, wird die Codekombination des Divisors vom
Ausgang des Registers 90 in die Einheit 72 eingeschrieben, in der die Multiplikation mit den Fibonacci-p-Zahlen,
die von der Bildung eines Zwischenbetrages und eines Zwischenübertrages, deren Codekombinationen
auf die Minimalform in den Reduzierungseinrichtungen 11 und Ij gebracht werden, begleitet wird. Jedes Resultat
der Multiplikation des Divisors mit der Fibonacci-pz^aiu, uargCStOut in ινιΐηΐΓΠαιιΟί Hi, WiFu VGm ImGi lnä-
tionsausgang der Einheit 72 auf den Eingang der Einrichtung I3 gegeben, die beim Eintreffen von
Signalen an den Eingängen 54|—543 von der Steuereinheit
47 die Umsetzung des Produktes aus dem Divisor und der Fibonacci-p-Zahl im direkten Fibonacci-p-Code
in einen inversen Fibonacci-p-Code auf oben beschriebene Art realisiert Der inverse Fibonacci-p-Code
gelangt vom Ausgang der Einrichtung I3 auf den Eingang 53t. der durch den Eingang für den ersten
Summanden des Summators 69, der die Addition des inversen Fibonacci-p-Codes mit dem am Eingang 68 für
den zweiten Summanden vom Ausgang des Multiplikandregisters 1 eintreffenden Fibonacci-p-Code auf
oben beschriebene Art realisiert. Die Operation Addition des direkten und inversen Fibonacci-p-Codes
ersetzt die Operation Subtraktion, die zum Vergleichen der Codekombination des Dividenden mit dem Produkt
aus dem Divisor und der in der Einheit 72 eingeschriebenen Fibonacci-p-Zahl erforderlich ist Die im Summator
69 erhaltene Codekombination wird in dem Zusatzregister 93 auf ein Signal, das von der Steuereinheit am
Eingang 5Oi der Recheneinheit 44 eintrifft, fixiert. Ist der
Wert der höchsten Stelle der erhaltenen Codekombination gleich 1, was davon zeugt daß der Dividend das
Produkt aus dem Divisor und der Fibonacci-p-Zahl übersteigt, so wird ir dem Quotientenregister 94 eine 0
eingeschrieben. Nach dem Eintreffen des nächstfolgencen
Steuersignals am Eingang 50i und der Steuerimpulssene
am Eingang IiO? wird der nächste Takt der
Multiplikation des Divisors mit der nächsten Zahl der Fibonacci·Reihe durchgeführt und der Vergleich des
Multiplikanden und des erhaltenen Produktes wieder holt. Die Multiplikation und der Vergleich wird so lange
wiederholt, bis das Produkt aus dem Multiplikator und der Fibonacci-p-Zahl den Wert des Multiplikanden
übersteigt, hierbei wird in der höchsten Stelle des Summators 69 eine Null eingeschrieben. In diesem Falle
wird in die Stelle des Quotientenregisters 94, d\e dem
vorangehenden Multiplikation- und Vergleichstakt
entspricht, eine Eins eingeschrieben. Gleichzeitig wird die Differenz zwischen dem Multiplikanden und dem
Produkt aus dem Divisor Und der Fibonacci-p-Zahl, die
man im vorangehenden Multiplikations- und Vergleichs*
takt erhalten und irrt Zusatzfegister 93 eingespeichert
hat, in das Register 91 auf ein Signal, das von der Steuereinheit 47 am Eingang 50| der Recheneinheit 44
eintrifftj umgeschrieben. Diese Codekombination stellt
einen Divisionsrest dar. Dann wird auf ein Signal von
der Steuereinheit 47, die an den Eingängen 5O3 und 5O2
eintreffen, die aus dem Divisorregister 90 eintreffende Codekombination des Divisors eingeschrieben und mit
den Fibonacci-p-Zahlen multipliziert. Die Multiplikations-
und Vergleichstakte werden wiederholt, aber den Vergleich des Produktes führt man mit dem Divisionsrest durch, der im Register 91 gespeichert ist. Die
Bildung von Resten, die in das Register 91 eingeschrieben werden, und Quotienten, die in das Register 91
eingeschrieben werden, setzt man so lange fort, bis man
die Werte aller π Stellen des Quotienten erhalten hat,
wobei man die Zahl von »n« in Abhängigkeit von der erforderlichen Genauigkeit wählt. Die Codekombination
des Quotienten gelangt vom Ausgang des Quotientenregisters 94 auf den Informationseingang 45
der Ein- und Ausgabeeinheit 40.
Die Funktion der Recheneinheit 44 gemäß F i g. 16 ist im Wesentlichen der Funktion der vorstehend beschriebenen
Ausführung ähnlich. Der Unterschied besteht darin, daß man bei der Ausführung gemäß F1 g. Ib den
Dividend über den Summandeingang 68 in den Summator 69 einschreibt, während der Vergleich des
Dividenden und nachher der Reste, die man bei der Division durch den im Register 90 gespeicherten
Divisor erhält, von der auf bekannte Art realisierten Codevergleichsschaltung durchgeführt wird. Wie bei
der vorstehend beschriebenen Ausführung wird im Falle, wenn das Produkt aus dem Divisor und der
Fibonacci-p-Zahl größer als der Dividend (Rest) ist, im Summator 69 ein Rest formiert In die Stelle des
Registers 94, die dem vorangehenden Vergleichs- und Muhiplikationstakt entspricht, wird eine Eins eingeschrieben.
Die Formierung eines Rests erfolgt durch Addition des Dividenden (bzw. des Restes) mit dem inversen
Fibonacci-p-Code des im vorherigen Multiplikationsund
Vergleichstakt erhaltenen Produktes aus Dividend und Fibonacci-p-Zahl. Dieses Produkt wird von dem
zusätzlichen Informationsausgang der Einheit 72 in die Minimisierungseinheit 51 zur Umsetzung in einen
inversen Code gegeben. Die Realisierung dieser Variante erfordert einen geringeren Geräteaufwand.
Die Sicherheit der Informationsverarbeitung wird dadurch erhöht, daß man in die Recheneinheit 44
(Fig. 17) Minimalisierungsermittlungseinheiten 30 einführt,
die ein Fehlersignal bei Störungen der minimalen Darstellungsform der Fibonacci-p-Codes. die durch
Versagen von Elementen der Register 90 und 94 verursacht werden, formieren. Außerdem sind in die
Einheit 72 und den Summator 69 Kontrolleinheiten 109 (F 1 g 22) eingeführt, die ein Fehlersignal bei Funktionsstörungen
an diesen binrichiungen formieren. Die
Fehlersignale gelangen von dem Ausgang 89 (Fig. 17) der Einheit 72. vom Ausgang 81 des Summaiors 69 und
von dem Ausgängen 97 und 98 der Einheiten 30 zur Steuereinheit 47, die die Recheneinheit 44 abschallet.
Die oben erwähnte Multiplikationseinheit 72 (F 1 g. 18) funktioniert wie folgt. Die mit der Fibonacci-p-Zahl
zu multiplizierende Codekombination gelangt auf den Informationseingang der Einheit 72, der einen der
Infonriatiönseingänge 100 der Register 99i..<99p+i
bildet Auf ein Steuersignal, das an den Steuereingängen 101 sämtlicher Register 99|... 99p+i eintrifft, wird die
Ausgangscodekombination aus dem Register 90 in die Register 99|,,,99p+i und die Nullcodekombination in
die Register 99p+i eingeschrieben. Auf ein Nullsignal,
das an den Steüefeingäfigen der Register 103 und 106
eintreffen, werden die Nullcodekombination in das
Register 106 und die Ausgangscodekombination in das Register 103 umgeschrieben und diese Codekombination
im Halbaddierer 107 addiert Im Ergebnis der Addition werden Codekombinationen für den Zwischenbetrag
und den Zwischenübertrag gebildet, die von den Ausgängen der Einheit 72 zur Minimisierungseinheit
51 gelangen. Diese auf die Minimalform reduzierten Codekombinationen gelangen wieder auf
die Informationseingänge der Register 103 und 106 des Summators 104 und werden in diese auf ein Steuersignal
von der Einheit 47 eingeschrieben. Die Zahl der sich wiederholenden Zyklen der Reduzierung der Fibonaccip-Codes
auf die Minimalform und deren Addition wird
größtmöglich und gleich
p+l
ausgewählt, wobei π die
Stellenzahl des Fibonacci-p-Codes ist
Die mittlere Zahl der sich wiederholenden Zyklen vermindert man durch Einführen einer Nullermittlungsschaltung
111, die ein Signal für die Beendigung der Addition bei Nullgleichheit der im Register 106
eingeschriebenen Codekombination des Zwischenübertrages formiert Das Endresultat der Addition wird am
Ausgang des Registers 103 abgelesen. Das gleiche Endresultat der Addition wird in das Register 99i
eingeschrieben. Gleichzeitig wird die Information aus jedem vorangehenden Register 99i in jedes nachfolgende
Register 99,+1 auf ein Steuersignal, das an den
Steuereingängen 101 von der Einheit 47 eintrifft, umgeschrieben.
Nachstehend sei ein konkretes Beispiel für die Multiplikation der Zahl »4« mit Fibonacci-p-Zahlen für
ρ = 2 betrachtet. Das Ergebnis ist in der Tabelle zusammengefaßt
Fibonacci- | Zustand des | 992 | Registers | 994 | Ergebnis der |
p-Zahl | 4 | 0 | Multiplikation | ||
99, | 4 | 99, | 4 | ||
4 | 4 | 4 | 4 | ||
1 | A | 8 | 4 | 4 | 4 |
2 | 8 | 12 | 4 | 4 | 8 |
} | 12 | 16 | 4 | 8 | 12 |
4 | 16 | 20 | 8 | 12 | 16 |
5 | 20 | 28 | 12 | 16 | 20 |
7 | 28 | 40 | 16 | 20 | 28 |
10 | 40 | 20 | 40 | ||
14 | 56 | 28 | 56 | ||
In der Einheit 72 wird während der Multiplikation eine Kontrolle der Einschreibung und Speicherung der
Codes in den Registern 99 vorgenommen. Dies erfolgt mit Hilfe der Einheiten 30, die ein Fehlersignal bei
Störung der minimalen Darstellungsform der Fibonaccip-Codes erzeugen, welches zum Kontrollausgang 89
über die logische ODER-Schaltung 108 gelangt. Darüber hinaus wird die Bildung des Zwischenbetrages
Und des Zwischenübertrages in dem Summator 104 mit Hilfe def IContföileinheit 109 von deren Ausgang auch
ein Fehlersignal auf den Eingang der logischen UND-Schaltung 108 gegeben wird, überwacht Aus dem
Kriterium der minimalen Darstellungsform folgt, daß wenn bei der Addition von Zahlen ein LrÜbertragungssignal
am Übertragungsausgang 114 der /-ten Zelle 112
des Halbaddierers 107 erscheint, so erscheinen an den
Betragsausgängen 113 von ρ Zellen 112, die rechts Von
65 66
der Men Zelle 112 liegen, und von ρ Zellen, die links von einziges L-Signal vom Betragsausgang 113 der oben
der i-ten Zelle 112 liegen unbedingt O-Signale. Das erwähnten Zellen 112 des Halbaddierers 107 ein, so
Nichteinhaltea dieser Bedingung zeugt von einer gelangt dieses L-Signal nach Passieren der logischen
fehlerhaften Funktion des Halbaddierers 107. Die ODER-Schaltung 122 und der logischen UND-Schal-
Fehlererkennung wird von der Kontrolleinheit 109 wie 5 tung 121 zum Ausgang 124 der Kontrollzelle 120 und
folgt realisiert. Das L-Übertragssignal gelangt vom weiter über die logische ODER-Schaltung 119 zum
Ausgang 114 auf den Eingang 123 der /-ten Kontrollzel- Ausgang 108 der Kontrolleinheit 109.
Ie 120. Trifft gleichzeitig mit diesem L-Signal nur ein
Ie 120. Trifft gleichzeitig mit diesem L-Signal nur ein
Hierzu 16 Blatt Zeichnungen
Claims (3)
1. Einrichtung zur Reduzierung von Fibonacci-p-Codes
auf die Minimalform, dadurch gekennzeichnet,
daß sie π Funlctionszellen (2) enthält,
jede von welchen zumindest zwei Faltungsinformationseingänge (3) und (4), zwei Faltungssetzeingänge
(5) und (6), einen Faltungssteuereingang (7), einen Informationseingang (8), einen Informationsausgang
und einen Faltungsausgang besitzt, wobei der Faltungsausgang der /-ten Funktionszelle (2) mit
einem der Faltungssetzeingänge (5) der (I— l)-ten Funktionszelle (2) und mit einem der Faltungssetzeingänge
(6) der (1—1)-ten Funktionszelle (2), der
eine Faltungsinformationseingang (3) der /-ten Funktionszelle (2) — mit dem Informationsausgang
der (I— l)-ten Funktionszelle (2) und der andere Faltungsinformationseingang der /-ten Finktionszel-Ie
(2) — mit dem Informationsausgang der (I— p/ten
Funktionszehe (2) und mit einem der Faltungsinfortnationseingänge (3) der (7-ί)-ιετ Funktionszeiie
verbunden sind, während die Faltungssteuereingänge sämtlicher Funktionszellen (2) an einen gemeinsamen
Punkt, der als Faltungssteuereingang (7) der Einrichtung (1) zur Reduzierung von Fibonacci-p-Codes
auf die Minimalform gilt angeschlossen sind, und die Gesamtheit »n« der Informationseingänge
(8) und der Informationsausgänge aller Funktions-Eellen
(2) jeweils einen mehrstelligen Informationseingang und einen mehrstelligen Informationsaus
gang der geseilten Einrichtung (1) bilden, wobei ρ =
1,2,3 ... π — die Stellenzahl d<*c Fibanacci-p-Codes
und / = 1,2... π ist.
2. Einrichtung nach Anspruch ' dadurch gekenn-Eeichnet,
daß jede Funktionszelle (2) ein Flipflop (9). eine Schalteinheit (10), die zumindest vier Eingänge
und zwei Ausgänge hat, und eine Faltungseinheit (11), die zumindest vier Eingänge und einen Ausgang
hat und ein Signal formiert, das über die Schalteinheit
(10) auf die Flipflops (9) der /ten. (I- l)-ten und (7-p-l)-ten Funktionszelle (2) einwirkt und die
Flipflops (9) dieser Funktionszellen (2) in den anderen Zustand kippt, enthält, wobei der L-Ausgang
(18) des Flipflops (9) als Informationsausgang tier Funktionszeile (2) dient, der O-Ausgang des
Flipflops (9) mit einem der Eingänge (12) der Faltungseinheit (11) verbunden ist. dessen nächstfolgende
zwei Eingänge als Faltungsinformationsein gänge (3) und (4) der Funktionszelle (2) dienen, to
Während der restliche Eingang der Faltungseinheit (11) als Faltungssteuereingang der Funktionszelle (2)
wirkt, der Ausgang der Faltungseinheit, der als Faltungsausgang der Funktionszelle (2) dient, mit
dem ersten Eingang der Schalteinheit (10) in Verbindung steht, deren zweiter und dritter Eingang
Ills Faltungssetzeingänge (5) und (6) der Funktions
teile (2) dienen, während der restliche Eingang als Informationseingang (8) der Funktionszelle (2) dient,
end daß der eine Eingang der Schalteinheit (10) mit ^em Setzeingang (!7) des Flipflops (9) und der
•ndere Ausgang der Schalteinheit (10) — mit dem RÜcksetzeingang des Flipflops (9) in Verbindung
stehen.
3. Einrichtung nach Ansprüchen 1 Und 2, dadurch
gekennzeichnet, daß jede Ate Funktionszelle (2) auch einen zusätzlichen Informationsausgang, einen FaI-tungsvefbotsäüsgäng,
einen Abwicklungsätisgäng, (p-1) Faltungsverbotseingänge (19), einen Abwicklungssteuereingang
(20), (p+2) Abwicklungsinformationseingänge (21), (p+\) Abwicklungssetzeingänge
(22) hat, wobei der Faltungsverbotsausgang der /-ten Funktionszelle (2) mit dem Aten Faltungsverbotseingang
(19) der (1-i— l)-ten Funktionszelle (2), der Abwicklungsausgang der /-ten Funktionszelle
(2) — mit dem /ten Abwicklungssetzeingang der (J-p— y+l)-ten Funktionszelle (2) in Verbindung
stehen, die Abwicklungssteuereingänge sämtlicher Funktionszellen (2) in einem gemeinsamen Punkt
vereinigt sind und den Abwicklungssteuereingang der Reduzierungseinrichtung (1) bilden, der (p+2)-te
Abwicklungsinformationseingang (21) der /-ten Funktionszeiie — mit dem Zusatzinformationsausgang
der (I+1 )-ten Funktionszelle (2) und der 5-te
Abwicklungsinformationseingang (21) der /-ten Funktionszelle (2) — mit dem Zusatzinformationsausgang
der (1—p—s+2)-ten Funktionszelle (2)
verbunden sind, wobei / = 1, 2 ... p+1; j = 1, 2 ...
/7+l,s= l,3...p+2ist.
4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß jede /-te Funktionszelle (2) eine
Abwicklungseinheit (23) enthält, die zumindest (p+4) Eingänge und einen Ausgang hat und ein
Signal formiert, das über Schalteinheiten (10) auf das Flipflop (9) der /-ten Funktionszelle (2) und auf die
Flipflops (9) der Funktionszelle (2) von der /-p>ten bis zur (I — 2p)-ten einschließlich einwirkt und diese
in den inversen Zustand kippt, und daß die Faltungseinheit (11) auch (p— 1) Faltungsverbotseingänge,
die als Faltungsverbotseingänge (19) der Funktionszelle (2) dienen, und einen Faltungsverbotsausgang,
der als Faltungsverbotsausgang der Funktionszelle (2) dient, hat, während die Schalteinheit
(10) (p+2) Zusatzeingänge besitzt, wobei einer der Eingänge der Abwicklungseinheit (23) mit dem
L-Ausgang (18) des Flipflops (19) verbunden ist, der andere Eingang der Abwicklungseinheit als Abwicklungssteuereinheit
(20) der FunktiLfi-.zelle (2) und die restlichen (p + 2) Eingänge der Abwicklungseinheit
(23) als Informationsausgänge (21) der Funktionszelle
(2) dienen, während der Ausgang der Abwicklungseinheit (23). der als Abwicklungsausgang der
Funktionszeiie dient, mit einem der Zusatzeingänge der Schalteinheit (10), deren übrige (p+ 1) Zusatzeingänge
als Abwicklungssetzeingänge (22) der Funktionszelle (2) dienen, verbunden ist und daß der
0-Ausgang des Flipflops (9) als Zusatzinformationsausgang der Funktionszelle wirkt.
5. Einrichtung nach Ansprüchen 3, 4, dadurch
gekennzeichne t, daß jede Ate Funktionszelle (2) auch (p-2) Abwickli-ngsverbotseingänge (27) und einen
Abwicklungsverbotsausgarig besitzt, wobei der Abwicklungsverbotsaiisgang
der /-ten Funktionszelle (2) an den fc-ten Abwicklungsverbotseingang (27) der
(I- A — l)-ten Funktionszelle (2) angeschlossen ist. hierbei ist * = 1.2 .. .(p- 1).
6. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Faltungseinheit (11) als logische
UND-Schaltung ausgeführt ist.
7. Einrichtung nach Anspruch 6 in Verbindung mit den Ansprüchen 3,4,5, dadurch gekennzeichnet, daß
die Faltungseinheit (11) eines Negator (25) enthält, während die logische UND-Schaltung (24) (p—l)
Zusatzeingänge hat, die als Faltungsverbotsausgänge (19) der Faltungseinheit (11) dienen, und daß der
Ausgang des Negators (25) als Faltungsvefbötsaus'
gang der Faltungseinheit (11) auftritt, während der
Eingang des Negators (25) mit dem Ausgang der logischen UND-Schaltung (24) in Verbindung steht.
8. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Schalteinheit (10) zwei logische
ODER-Schaltungen (13) und (14) mit je zwei Eingängen enthält, wobei der Ausgang der einen
logischen ODER-Schaltung (13), der als Ausgang der Schalteinheit (10) dient, mit dem Rücksetzeingang
(16) des FlipHops (9) verbunden ist, während ihre
Eingänge als Abwicklungssetzeingänge (22) der Funktionszelle (2) dienen, der Ausgang der anderen
logischen ODER-Schaltung (14) als Ausgang der Schalteinheit (10) dient und mit dem Setzeingang
(17) des Flipflops (9) verbunden ist, während einer ihrer Eingänge als Informationseingang (8) der /-ten
Funktionszelle dient und der andere Eingang mit dem Ausgang der Faltungseinheit (11) der Funktionszelle
(2) in Verbindung steht
9. Einrichtung nach Anspruch 8 in Verbindung mit den Ansprüchen 5,4,7, dadurch gekennzeichnet, daß
die erste logische ODER-Schaitung (13) der
Schalteinheit (10) einen Zusatzeingang, der mit dem Ausgang der Abwicklungseinheit (23) in Verbindung
Steht, enthält, während die andere logische ODER- ;->
Schaltung (14) (p+\) Zusatzeingänge, die als Abwicklungssetzeingänge (22) der Funktionszelle (2)
dienen, hat
10. Einrichtung nach Ansprüchen 3 und 4, dadurch
gekennzeichnet daß die Abwicklungseinheit (23) ais logische UND-Schaltung mit zumindest (p + 4)
Eingängen ausgeführt ist
11. Einrichtung nach Anspruch 5 in Verbindung mit dem Anspruch 10, dadurch gekennzeichnet, daß
die Abwicklungseinrichtung (23) einen Negator (29) y, enthält während die logische UND-Schaltung (28)
(p+2) Zusatzeingänge, die als Abwicklungsverbots
eingänge (27) der Abwicklungseinheit (23) dienen. hat, wobei der Ausgang des Negators (29) als
Abwicklungsverbotsausgang der Funktionszelle (2) 4n dient und der Eingang des Negators (29) mit dem
Ausgang der logischen UND-Schaltung (28) der Abwicklungseinheit (23) verbunden ist.
12. Einrichtung nach Ansprüchen 3 und 5, dadurch
gekennzeichnet daß sie eine Einheit (30) zur Ermittlung der Minimalität der Zahlendarstellungsform im fibonacci-p-Code hat, die zur Formierung
eines Minimalitätssignals für die Zahl im Fibonacci- p-Code dient und zumindest eine logische ODER
Schaltung (31) mit η Eingängen (32) und η sii
Eintypenzellen (33), jecre von welchen als logische UND-Schaltung (36) und logische ODER-Schaltung
(38) ausgeführt ist, wobei der Informationsausgang der /-ten Funktionszelle an einen der Eingänge der
logischen UND-Schaltung (36) der /-ten Zellen (33) 5*
der Minimalitätsermittlungseinheit (30) angeschlosien
ist, während der andere Eingang der erwähnten logischen UND-Schaltung an den Ausgang der
logischen ODER-Schaltung (38) der Zelle (33) der Minimalitätsermittlungseinheit gelegt ist die ρ βο
Eingänge (37) hat, welche mit den Informationseingängen
der Funktionszellen (2) von der (I — l)-ten bis zur (l-p^ien einschließlich in Verbindung stehen,
der Ausgang der UND-Schaltung (36) jeder Aten Zelle (33) der Minimalitätsermittlungseinheit (30) an
den /-ten Hingang- (32) der logischen ODER-Schaltung
(31) der M'inimalitätsermittlungseinheit (30),
deren Ausgang als Minimalitätssignalausgang der
Reduzierungseinrichtung (1) gilt, angeschlossen ist
13. Einrichtung nach Ansprüchen 3...5, dadurch gekennzeichnet daß die /-te Funktionszelle (2) einen
Invertierungseingang, der als Zähleingang des Flipflops (9) dieser Funktionszelle (2) dient hat
wobei die Invertierungseingänge (39) der Funktionszellen (2) von der ersten bis zur (n-p)-ten in einem
gemeinsamen Punkt, in dem ein Invertierungseingang der Einrichtung (1) zur Reduzierung von
Fibonacci-p-Codes auf die Minimalform gebildet wird, vereinigt sind.
14. Digitale Informationsverarbeitungseinrichtung, die eine Recheneinheit mit einem mehrstelligen
Informationseingang, einem Informationsausgang und einer Gruppe von Steuereingängen eine
Steuereinheit mit zumindest zwei Gruppen von Ausgängen, eine Ein- und Ausgabeeinheit mit zwei
mehrstelligen Informationseingängen, zwei mehrstelligen Informationsausgängen sowie eine Gruppe
von Stciereingängen enthält wobei einer der Informationseingänge der Ein- un.' Ausgabeeinheit
als !niürmaiiünseingang der digitaltii 'uforrnatiGnsverarbeitungseinrichtung
dient der andere Informationseingang der Ein- und Ausgabeeinheit mit dem
Informationsausgang der Recheneinheit in Veroindung .teht. einer der Informationsausgänge der Ein-
und Ausgabeeinheit als Informationsausgang der digitalen Informationsverarbeitungseinrichtungen
dient und mit dem Informationseingang der Recheneinheit verbunden ist, eine Gruppe von
Ausgängen der Steuereinheit — mit der Gruppe 50 von Steuereingängen der Recheneinheit und die
andere Gruppe von Ausgängen der Steuereinheit — mit der Gruppe von Steuereingängen der Ein· und
Ausgabeeinheit in Verbindung stehen, dadurch gekennzeichnet, daß sie eine Minimisierungseinheit
(51) für Fibonacci-p-Codes enthält die eine Gruppe
(52) von mehrstelligen Informationseingängen, eine
Gruppe von mehrstelligen Informationsausgaben,
eine Gruppe (54) von Steuereingängen hat und zumindest zwei Einrichtungen (1) zur Reduzierung
vjn Fibonacci-p-Codes auf die Minimalfonn, die
gemäß Anspruch 1 ausgeführt sind, einschließt, wobei jeder Informationseingang und jeder Informationsausgang
der Minimisierungseinheit (51) jeweils an den Informationseingang und den Informationsausgang einer der Reduzierungseinrichtungen
(1) angeschlossen ist während die Recheneinheit (44) und die Ein- und Ausgabeeinheit
(40) die Realisierung von Funktionen in Fibonacci-p-Codes ermöglichen, und daß die Recheneinheit (44)
eine Gruppe von zusätzlichen mehrstelligen Informationseingängen (5λ) und eine Gruppe von
zusätzlichen mehrstelligen Informationsausgängen hat, die Steuereinheit (47) eine zusätzliche Gruppe
von Ausgängen jmfaßt, wobei die Gm:^e von
zusätzlichen Informationsausgängen dc-r Recheneinheit
(44) mit der Gruppe (52) von Informationseingängen der Minimisierungseinheit (51) für Fibonacci-p-Codes,
die Gruppe von Informationsausgängen der Mininiisierungseinheit (51) für Fibonacci-p-CQ-des
— mit der Gruppe (53) von zusätzlichen informationseingängen der Recheneinheit (44), die
Gruppe (54) von Steuereingängen der Minimisierungseinheit (51) für Fibonacci-p-Codes — mit der
zusätzlichen Gruppe von Ausgängen der Steuereinheit (47) verbunden sind.
15. Digitale Informationsverarbeitungseinrichtung
nach Anspruch 14, dadurch gekennzeichnet, daß die
Ein- und Ausgabeeinheit (40) eine Gruppe (56) von zusätzlichen mehrstelligen Informationseingängen,
eine Gruppe von zusätzlichen mehrstelligen Informationsausgängen hat, während ein Minimalisierungseinheit(51)
für Fibonacci-p-Code eine zusätzliche Gruppe (57) von mehrstelligen Informationseingängen
und eine zusätzliche Gruppe von mehrstelligen Informationsausgängen und zusätzlich zumindest
zwei Reduzierungseinrichtungen (1) einschließt, und die Gruppe von zusätzlichen Informationsausgängen
der Ein- und Ausgabeeinheit (40) mit der zusätzlichen Gruppe (57) von Informationseingängen
der Minimalisierungseinheit (51) für Fibonaccip-Codes
und die Gruppe (56) von zusätzlichen Informationseingängen der Ein- und Ausgabeeinheit
(40) mit der zusätzlichen Gruppe von Informationsausgängen der Minimisierungseinheit (51) für Fiboriacci-p-Codes
in Verbindung stehen, wobei jeder zusätzliche Informationseingang (57i) und jeder
zusätzliche Informationsausgang der Minimisierungseinheit jeweils als Informationseingang und
Informationsausgang einer der zusätzlichen Reduzierungseinrichtungen (1) wirkt.
16. Digitale Informationsverarbeitungseinrichtung nach Anspruch 14 oder 15, dadurch gekennzeichnet,
daß die Gruppe von Steuerausgängen der Recheneinheit (44) mit der Gruppe (46) von Eingängen der
Steuereinheit (47) in Verbindung steht.
17. Digitale Einrichtung nach Anspruch Id, dadurch gekennzeichnet daß die Gruppe von
Steuerausgängen der Ein- und Ausgabeeinheit mit der anderen Gruppe (4S) von Eingängen der
Steuereinheit (47) verbunden ist.
18. Digitale Einrichtung nach Anspruch 14 bis 17, dadurch gekennzeichnet, daß die Gruppe von
Steuereingängen der Minimisierungseinheit (51) für Fibonacci-p-Codes mit der zusätzlichen Gruppe (55)
von Eingängen der Steuereinheit (47) in Verbindung steht
19. Digitale Einrichtung nach Anspruch 16 in Verbindung mit den Ansprüchen 14, 15, 17, 18.
dadurch gekennzeichnet, daß die Recheneinheit (44) ein Dividendregister (91), ein Divisorregister (90), ein
Quotientenregister (94), ein Zusatzregister (93), eine Multiplikationseinheit (72) für Fibonacci-p-Zahlen
und einen Summator (69) für Fibonacci-p-Codes enthält wobei der Informationseingang des Divisorregisters
(90) mit den Informationseingang des Dividendregisters (91) verbunden ist und als
Informationseingang (43) der Recheneinheit (44) dient während der Informationsausgang des Quotientenregisters
(94) als Informationsausgang der Recheneinheit (44), auftritt die Eingängen für den
Zwischenbetrag und den Zwischenübertrag der Multiplikationseinheit (72) jeweils den ersten und
zweiten Eingang der Gruppe (53) zusätzlicher Informationseingänge der Recheneinheit (44), die
Eingänge für den Zwischenbetrag, den Zwischenübertrag und einer der Summandeneingänge (68) des
Summators (69) für Fibonacci-p-Codes jeweils den dritten, vierten und fünften Eingang der Gruppe (53)
zusätzlicher Informationseingänge der Recheneinheit (44), die Ausgänge für den Zwischenbetrag den
Zwischenübertrag und der Informationsausgang der Multiplikationseinheit (72) jeweils den ersten,
zweiten und dritten Ausgang der Gruppe zusätzlicher Informationsausgänge der Recheneinheit (44),
die Ausgänge für den Zwischenbetrag und den Zwischenübertrag des Summators (69) jeweils den
vierten und fünften Ausgang der Gruppe zusätzlicher Informationsausgänge der Recheneinheit (44)
bilden, wobei der Informationsausgang des Divisorregisters (90) mit dem Informationseingang der
Multiplikationseinheit (72), der Informationsausgang des Summators (69) — mit dem Informationsausgang
des Zusatzregisters (93), dessen Informations-
ausgang an dem zweiten Informationseingang des
Dividendregisters (91) angeschlossen ist, in Verbindung stehen, und daß der Informationsausgang des
Registers (91) mit dem Eingang für den zweiten Summanden des Summators (69), der Ausgang der
höherwertigen Stelle des Summators (69) — mit dem Informationseingang des Quotientenregisters (94)
verbunden sind, wobei der Steuereingang des bivisorregisters (90) — mit dem Steuereingang des
Dividendregisters (91), des Quotientenregisters (94), des Zusatzregisters (93) verbunden ist und den
ersten Eingang der Gruppe (50) von Steuereingängen der Recheneinheit (44) bildet der erste und
zweite Steuereingang der Multiplikationseinheit (72) jeweils den zweiten und dritten Eingang der Gruppe
(50) von Steuereingängen (50) der Recheneinheit (44), der Steuereingang des Summators (69) den
vierten Eingang der Gruppe (50) von Steuereingängen der Recheneinheit (44) bilden.
20. Digitale Einrichtung nach Anspruch 16 und 19, dadurch gekennzeichnet daß die Recheneinheit (44) vier Minimalitätsermittlungseinheiten (30) besitzt während die Multiplikationseinheit (72) für Fibonacci-p-Zahlen und der Summalor (69) für Fibonacci-p-Codes Kontrollausgänge (29) und (81) haben, wobei die Informationsausgänge des Dividendregisters (91), des Divisorregisters (90), des Quotientenregisters (94) und des Zusatzregisters (93) mit den Eingängen der entsprechenden Minimalitätsermittlungseinheit (30) verbunden sind, wobei die Ausgänge (82), (83), (97), (98) der Minimalitäzsermittlungseinheiten (30) und die Kontrollausgänge (89) und (81) der Multiplikationseinheit (72) und des Summators (69) als Ausgänge der Gruppen von Steuerausgängen der Recheneinheit (44) auftreten.
20. Digitale Einrichtung nach Anspruch 16 und 19, dadurch gekennzeichnet daß die Recheneinheit (44) vier Minimalitätsermittlungseinheiten (30) besitzt während die Multiplikationseinheit (72) für Fibonacci-p-Zahlen und der Summalor (69) für Fibonacci-p-Codes Kontrollausgänge (29) und (81) haben, wobei die Informationsausgänge des Dividendregisters (91), des Divisorregisters (90), des Quotientenregisters (94) und des Zusatzregisters (93) mit den Eingängen der entsprechenden Minimalitätsermittlungseinheit (30) verbunden sind, wobei die Ausgänge (82), (83), (97), (98) der Minimalitäzsermittlungseinheiten (30) und die Kontrollausgänge (89) und (81) der Multiplikationseinheit (72) und des Summators (69) als Ausgänge der Gruppen von Steuerausgängen der Recheneinheit (44) auftreten.
21. Digitale Einrichtung nach Anspruch 16 in Verbindung mit den Ansprüchen 14 bis 17, dadurch
gekennzeichnet daß die Recheneinheit (44) ein Divisorregister (90), ein Quotientenregister (94), eine
Multiplikationseinheit (72) für Fibonacci-p-Zahlen
so einen Summator (69) für Fibonacci-p-Codes und eine
Codevergleichsschaltung (95) enthält wobei der informationseingang des Divisorregisters (90) mit
dem Eingang für den zweiten Summanden des Summators (69) verbunden ist und als Informationseingang
der Recheneinheit (44) dient die Eingänge für den Zwischenbetrag und den Zwischenübertrag
der Multiplikationseinheit (72) für Fibonacci-p-Zahlen
jeweils den ersten und zweiten Eingang der Gruppe (53) zusätzlicher Informationsausgänge der
Recheneinheit (44), die Eingänge für den Zwischenbetrag
und den Zwischenübertrag und der Eingang für den ersten Summanden des Summators (69) für
Fibonacci-p-Codes jeweils den dritten, vierten und fünften Eingang der Gruppe \5S) zusätzlicher
Informationseingänge der Recheneinheit bilden, der Informationsausgang der Multiplikationseinheit (72)
für Fibonacci-p-Zahlen mit dem ersten Eingang (56) der Codevergleichsschaltung der zweite Eingang der
Codevergleichsschaltung (95) mit dem Informationsausgang des Summators (69) für Fibonacci-p-Codes
verbunden sind, der Informationsausgang der Codevergleinhsschaltung (95) den ersten Ausgang
der Gruppe von Steuerausgängen der Recheneinheit (44) bildet und mit dem Informationseingang des
Quotientenregisters (94) verbunden ist, der Infonnatinnsausgang des Quotientenregisters (94) als Inlbr-Kiationsausgang
der Recheneinheit (44) dient, der Inr'ormätionsausgang des Divisorregisters (90) mit
dem Informationseingang der Multiplikationseinheit (72) für Fibonacci-p-Zahlen in Verbindung steht, die
Ausgänge für den Zwischenbetrag, den Zwischenübertrag und der Zusatzinformationsausgang der
Multiplikationseinheit (72) für Fibonacci-p-Zahlen jeweils den ersten, zweiten und dritten Ausgang der
Gruppe zusätzlicher Informationsausgänge der Recheneinheit (44), die Ausgänge für den Zwischenbetrag
und den Zwischenübertrag des Summators (69) fur Fibonacci-p-Codes jeweils den vierten und
fünften Ausgang der Gruppe von Zusatzinformationsausgänge der Recheneinheit (44) bilden, der
Steuereingang des Divisorregisters (90) mit dem Steuereingang des Quotientenregisters (94) verbunden
ist und den ersten Eingang der Gruppe (50) von Steuereingängen der Recheneinheit (44) bildet, der
erste und zweite Steuereingang der Multiplikationseinheit (72) für Fibonacci-p-Zahlen jeweils den
zweiten und dritten Eingang der Gruppe (50) von Steuereingängen der Recheneinheit (44), der Steuereingang
des Summators (69) für Fibonacci-p-Codes Jen vierten Eingang der Gruppe (50) von Steuereingängen
der Recheneinheit (44) bilden.
22. Digitale Einrichtung nach Anspruch 16 und 21,
dadurch gekennzeichnet, daß die Recheneinheit (44) zwei Minimalitätsermittlungseinheiten (30) aufweist,
wobei die Multiplikationseinheit (72) für Fibonaccip-Zahlen und der Summator (69) für Fibonacci-p-Codes
Konirollausgänge (89) und (81) haben,
während die Informationsausgänge des Divisorregi- «to sters (90) und des Quotientenregisters (94) mn den
Eingängpn der entsprechenden Minimalitätsermittlungseinheit
(30) in Verbindung stehen und die Kontrollausgänge (89) und (81) der Multiplikationseinheit
(72) und des Summators (69) und die Ausgänge der Minimalitätsermittlungseinheilen (30)
als Ausgänge der Gruppe von Steuerausgängen der Recheneinheit (44) dienen.
23. Digitale Einrichtung nach Anspruch 16 in Verbindung mit den Ansprüchen 14, 15 und 17, 18.
dadurch gekennzeichnet, daß die Recheneinheit (44) ein Multiplikatorregister (67), einen Summator (69)
für Fibonacci-p-Codes und eine Multiplikationseinheit (72) für Fibonacci-p-Codes enthält, wobei der
Informationseingang des Multiplikatorregisters (67) mit dem Informationseingang der Multiplikationseinheit
(72) verbunden ist und als Informationseingang (43) der Recheneinheit (44) dient, die Eingänge
für den Zwischenbetrag und den Zwischenübertrag der Multiplikationseinheit (72) jeweils den ersten μ
und zweiten Eingang der Gruppe zusätzlicher Informationseingänge (53) der Recheneinheit (44),
die Eingänge für den Zwischenbetrag und den Zwischenübertrag des Summators (69) jeweils den
dritten und -vierten Eingang der Gruppe (53) zusätzlicher Informationseingänge der Recheneinheit
(44) fanden, der Informationsausgang der
Multiplikationseinheit (72) mit dem Summandeneingang (68) des Summators (69) verbunden ist, der
Zusatzinformationsausgang der Multiplikationseinheit als Ausgang der Gruppe zusätzlicher Informationsausgänge
der Recheneinheit (44) dient, die Ausgänge für den Zsvischenbetrag und den Zwischenübertrag
der Multiplikationseinheit (72) jeweils den ersten und zweiten Ausgang der Gruppe
zusätzlicher Informationsausgänge der Recheneinheit (44) und die Ausgänge für den Zwischenbetrag
und den Zwischenübertrag des Suinmators (69) jeweils den dritten und vierten Ausgang der Gruppe
zusätzlicher Informationsausgänge der Recheneinheit (44) bilden, der Informationsausgang des
Summators (69) als Informationsausgang der Re cheneinheit (44) dient, der erste Steuereingang der
Multiplikationseinheil (72) mit dem zur Verschiebung um eine Stelle dienenden Steuereingang des
Multiplikatorregisters (67) in Verbindung steht und den ersten Eingang der Gruppe (50) von Steuereingängen
der Recheneinheit (44; bildet, der zweite Steuereingang der Multiplikationseinheit (72) den
zweiten Eingang der Gruppe (50) von Steuereingängen der Recheneinheit (44) bildet, der Steuereingang
des Summators (69) den dritten Eingang der Gruppe (50) von iileuereingängen der Recheneinheit (44)
bildet, während der Ausgang der niedrigsten Stelle des Multiplikatorregisters (67) den ersten Ausgang
der Gruppe von Steuerausgängen der Recheneinheit bildet.
24. Digitale Einrichtung nach Anspruch 16 und 23, dadurch gekennzeichnet, daß die Recheneinheit (44)
eine Einheit (30) zur Ermittlung der Minimalzeit der Darstellungsform einer Zahl im Fibonacci-p-Code
enthält, deren Eingang an den Informationsausgang des Multiplikatorregisters (67) gelegt ist, während
die Multiplikationseinheit (72) für Fibonacci-p-Zahlen und den Summator (69) für Fibonacci-p-Codes
Kontrollausgänge (89 und 81) haben, wobei der Ausgang (82) der Minimalitätsermittlungseinheit
(30) und die Kontrollausgänge (81 und 89) als Ausgänge der Gruppe von Steuerausgängen der
Recheneinheit (44) dienen.
25. Digitale Einrichtung nach Ansprüchen 21, 23, dadurch gekennzeichnet, daß die Multiplikationseinheit
(72) für Fibonacci-p-Zahlen (p+\) Register (99)
und einen Summator (104) für Fibonacci-p-Codes enthält, wobei der erste Informationseingang (100)
des ersten Registers (99t) als Informationseingang der Multiplikationseinheit (72) dient und mit den
ersten Informationseingängen (100) der Register (99) vom zweiten bis zum (p)-ten verbunden ist, der
Informationsausgang des ersten Registers (99i) mit dem zweiten Informationseingang des zweiten
Registers (992) und dem Eingang für den ersten
Summanden des Summators (104) in Verbindung steht, sämtliche Register (99) eine Registerkette
bilden, bei der der Informationsausgang des vorangehenden Registers (99,_t) mit dem zweiten
Informationseingang des nachfolgenden Registers (99,,} und der Informationsausgang des (p+\)-ten
Registers (99) mit dem Eingang (105) für den zweiten Summanden des Summators (104) verbunden sind,
der Informationsausgang des Summators (104) als informationsausgang der Multiplikationseinheit (72)
dient und mit dem zweiten Informationseingang des ersten Registers (99) verbunden ist, die Eingänge für
den Zwischenbetrag und den Zwischenüberirag des Summators (104) jeweils die Eingänge für den
ίο
Zwischenbelrag und den Zwischenübertrag der Multiplikationseinheit (72) und die Ausgänge für den
Zwischenbetrag und den Zwischenübertrag des Summators (104) jeweils die Ausgänge für den
Zwischenbetrag und den Zwischenübertrag der Multiplikationseinheit (72) bilden, der Steuereingang
des ersten Registers (99|) mit den Steuereingängen der restlichen Register (99) in Verbindung steht und
den ersten Sfajuereingang der Multiplikationseinheit (72) bildet, während den zweiten Steuereingang der :o
erwähnten Multiplikationseinheit (72) der Steuereingang
des Summators (1,04) bildet.
26. Digitale Einrichtung nach Ansprüchen 20 und 25, 22 und 25 bzw. 24 und 25, dadurch gekennzeichnet,
daß die Multiplikationseinheit für Fibonocci-p-Zahlen (p+ 1) Minimalilätsermittlungseinheiten (30),
eine logische ODER-Schaltung (108) und einen Summator (104) für Fibonaccip-Codes, der einen
Kontrollausgang (MO) hat. enthalt, wobei die
iiigatigt. ut>i iTiiiiiinaiflaiaci iiiittiufigaciiiiiciicii \J\tj e*J
mit den Ausgängen der entsprechenden Register (99) und die Ausgänge der Minimalitätsermittlungs
einheiten (30) und der Kontrollausgang (110) des Summators (104) - mit den Eingängen der
logischen ODER-Schaltung (108), deren Ausgang als Kontrollausgang (89) der Multiplikationseinheit (72)
wirkt, in Verbindung stehen.
27. Digitale Einrichtung nach Anspruch 16 in Verbindung mit Ansprüchen 14. 15. 17 und 18.
dadurch gekennzeichnet, daß die Recheneinheit (44) Sin Multiplikandregister (66), ein M 'tiplikatorregiiter
(67) und einen Summator (69) fur Fibonacci-p-Codes enthält, wobei der Informationseingang des
Multiplikandregisters (66) mit dem Informationseinfang
des Multiplikatorregisters (67) verbunden ist und als Informationseingang (43) der Recheneinheit
(44) dient, der Informationsausgang des Multipli kandregisters (66) mit dem Summandeneingang des
Summators (69) in Verbindung steht, die Eingänge für den Zwischenbetrag und den Zwischenübertrag -to
des Summators (69) jeweils den ersten und zweiten Eingang der Gruppe (53) zusätzlicher Informationseingänge der Recheneinheit (44) und die Ausgänge
für den Zwischenbetrag und den Zwischenübertrag des Summators (69) jeweils den ersten und zweiten
Ausgang der Gruppe zusätzlicher Informationsausgänge der Recheneinheit (44) bilden, der Informationsausgang
des Summators (69) als Informationstusgang der Recheneinheit (44) dient, der Ausgang
der Endstelle des Multiplikatorregisters den ersten Ausgang der Gruppe von Steuerausgängen der
Recheneinheit (44) bildet, der zur Verschiebung um tine Stelle dienende Steuereingang des Multiplikandregisters
(66) mit dem zur Verschiebung um eine Stelle dienenden Steuereingang des Multiplikatorregisters
(67) in Verbindung steht und den ersten Eingang der Gruppe (50) von Steuereingängen der
Recheneinheit (44) bildet, während der Steuereingang des Summators (69) als zweiter Eingang der
Gruppe (50) von Steuereingängen der Rechenein- eo heit (44) dient
28. Digitale Einrichtung nach Anspruch 27, dadurch gekennzeichnet, daß das Multiplikandregister
(66) und das Multiplikatorregister (67) miteinander verbundene zur Verschiebung um p+1 Stellen
dienende Steuereingänge haben, während Dir Verbindungspunkt
den dritten Eingang der Gruppe (50) von Steuereingängen der Recheneinheit (44) bildet
29. Digitale Einrichtung nach Ansprüchen 16 und 27 bzw. 16 ιιπΊ 28, dadurch gekennzeichnet, daß die
Recheneinheit (44) zwei Einheiten (30) zur Ermittlung der Minimalität der Darstellungsform von
Zahlen im Fibonacci-p-Code enthält, deren Eingänge an die Informationsausgänge des Multiplikandregisters
(66) und des Multiplikatorregisters (67) angelegt sind und deren Ausgänge als Ausgänge der
Gruppe von Steuerausgängen der Recheneinheit (44) dienen.
30. Digitale Einrichtung nach Ansprüchen 14, 15, 17 bzw. 18, dadurch gekennzeichnet, daß die
Recheneinheit (44) ein Multiplikandregister (66), ein Multiplikatorregister (67), einen Summator (69) für
Fibonacci-p-Codes, p+1 Einheiten (84) logischer UND-Schaltungen und eine Einheit (85) logischer
ODER-Schaltungen enthält, wobei der Informa tionseingang des Multiplikandregisters (66) mit dem
Informationseingang des Multiplikatorregislers (67) Verbünden ist und als !nformaiiunscingang (43) der
Recheneinheit (44) auftritt, der zur Verschiebung um p+1 Stellen dienende Steuereingang des Multiplikandregisters
(66) mit dem zur Verschiebung um p+ 1 Stellen dienenden Steuereingang des Multiplikatorregisters
(67) in Verbindung steht und den ersten Eingang der Gruppe (50) von Steuereingän-.gen
der Recheneinheit (44) bildet, der Steuereingang des Summators (69) als zweiter Eingang der Gruppe
(50) von Steuereingängen der Recheneinheit (44) dient, die Eingänge für den Zwischenbetrag und den
Zwischenübertrag des Summators (69) jeweils den ersten und zweiten Eingang der Gruppe (53)
zusätzlicher Informationseingänge der Recheneinheit (44) bilden, während die Ausgänge für den
Zwischenbetrag und den Zwischenübertrag des Summators (69) jeweils den ersten und zweiten
Ausgang der Gruppe zusätzlicher Informationsausgänge der Recheneinheit (44) bilden, der Informationsausgang
des Summators (69) als Informationsausgang der Recheneinheit (44) wirkt, der Ausgang
der (n— ;]Men Stelle des Multiplikandregisters (67)
mit den ersten Eingängen zusätzlicher logischer UND-Schaltungen der /-ten Einheit (84) und der
zweite Eingang der /-ten logischen UND-Schaltung der £-ten Einheit (84A) logischer UND-Schaltungen
— mit dem Ausgang der (l+k)-ten Stelle des
Multiplikandregisters (66) in Verbindung stehen, die Ausgänge der /-ten logischen UND-Schaltungen
sämtlicher Einheiten (84) — mit den Eingängen der /-ten logischen ODER-Schaltung der Einheit (85)
logischer ODER-Schaltungen und der Ausgang der Einheit (85) logischer ODER-Schaltungen - mit
dem Summandeneingang des Summators (69) verbunden sind, wobei /= 1,2... (p +1) und /=1,2...
λ ist
31. Digitale Einrichtung nach Ansprüchen 16 und 30, dadurch gekennzeichnet, daß die Recheneinheit
(44) eine KontroUeinheit (87) und zwei Minimalitätsermittlungseinheiten
(30) enthält, während der Summator (69) für Fibonacci-p-Codes einen Kontrollausgang
(81) hat, wobei die Ausgänge sämtlicher
Einheiten (84) logischer UND-Schaltungen mit den Eingängen der KontroUeinheit (87), die Eingänge der
Minimalitätsermittlungseinheiten (30) mit den Ausgängen des Multiplikandregisters (66) und des
Multiplikatorregisters (67) verbunden sind, die Ausgänge der Minünalitätsermittlungseinheiten (30),
der KontroUeinheit (87) und der KontroUausgang
(81) des Summators (69) als Ausgänge der Gruppe von Steuerausgängen der Recheneinheit (44) dienen.
32. Digitale Einrichtung nach Ansprüchen 14, 15,
17, dadurch gekennzeichnet, daß die Ein- und Ausgabeeinheit (40) einen ersten Umsetzer (61) zur
Umsetzung des i:-Codes in einen Fibonacci-p-Code
und einen zweiten Umsetzer (62) zur Umsetzung des Fibonacci-p-Codes in einen Jr-Positionscode enthält,
wobei der Ausgang und der Eingang des ersten Umsetzers (61) jeweils als Informationsausgang und
als Informationseingang (41) der Ein- und Ausgabeeinheit (40), an den Informationsausgang der
Recheneinheit (44) angeschlossen sind, dienen, während der Eingang und der Ausgang des zweiten
Umsetzen (62) jeweils als Informationseingang (45) und Informationsausgang (42) der Ein- und Ausgabetinheit
(40) dienen.
33. Digitale Einrichtung nach Anspruch 32, dadurch gekennzeichnet, daß der Umsetzer (61) zur
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p-Code der Ein- und Ausgabeeinheit (40) zumindest
einen fc-Suotraktionsimpulszähler (58), eine Nullermittlungsschaltung
(60) und einen Additionsimpulsiähler (59) für Fibonacci-p-Codes enthält, wobei der
Informationseingang des λ-Subtraktionszählers (58) 2S
den ersten Informationseingang (41) der Ein- und Ausgabeeinheit (40) bildet, der Recheneingang des
ir-Subtraktionszählers (58) mit dem Recheneingang des Additionszählers (59) verbunden ist und den
trsten Ei iang der Gruppe (Λ9) von Steuereingängen
der Ein- und Ausgabeeinheit bildet, während der Informationsausgang des Additionszählers (59) als
Informationsausgang der Ein- und Ausgabeeinheit (40) dient, der Informationsausgang des A'-Subtraktionszählers
(58) mit dem Eingang der Nullermitt-Kingsschaltung (60), deren Ausgang den ersten
Ausgang der Gruppe von Steeuerausgängen der Ein- und Ausgabeeinheit (40) bildet, in Verbindung
steht
34. Digitale Einrichtung nach Anspruch 14 bzw. 15.
17, dadurch gekennzeichnet, daß der Umsetzer (62) lur Umsetzung des Fibonacci-p-Codes in einen
iir-Positionscode der Ein- und Ausgabeeinheit (40) zumindest einen £-Additionsimpulszähler (65) einen
Subtraktionsimpulszähler (63) für Fibonacci-p-Codes und eine Nullermittlungsschaltung (64) enthält,
wobei der Informationseingang des Subtraktionszähler (63) den zweiten Informationseingang (45)
der Ein- und Ausgabeeinheit bildet, der Recheneingang des Subtraktionszählers (63) mit dem Recheneingang
des Additionszählers (65) gekoppelt ist und tls Eingang der Gruppe (50) von Steuereingängen
der Ein- und Ausgabeeinheit (40) auftritt, während der Informationsausgang des Additionszählers (65)
den ersten Inforniationsausgang der Ein- und Ausgabeeinheit (40) bildet, der Informationsausgang
des Informations7äb!ers (63) mit dem Eingang der Nullermittlungsschaltung (64), deren Ausgang den
ersten Ausgang der Gruppe von Steuerausgängen der Ein- und Ausgabeeinheit (40) bildet, in
Verbindung steht
35. Digitale Einrichtung nach Anspruch 15. dadurch gekennzeichnet, daß die Ein- und Ausgabeeinheit
ein Register (73), eine Einheit (74) logischer UND-Schaltungen, eine Einheit (75) logischer
ODER-Schaltungen und einen Summator (77) für Fibonacci-p-Codes enthält, wobei der Informationseingang des Registers (73) den ersten Informations
eingang (41) der Eir.- und Ausgabeeinheit (40) bildet, der Steuereingang des Summators (77) als erster
Eingang der Gruppe (49) von Steuereingängen der Ein- und Ausgabeeinheit (40) dient, der Informationsausgang
des Summators (69) für Fibonacci-p-Codes den zweiten Informatiofisausgän}* der F.in-
und Ausgabeeinheit (40) bildet, die Ausgänge für den Zwischenbetrag und den Zwischenübertrag des
Summators (77) jeweils als erster und zweiter Eingang der Gruppe (56) zusätzlicher Informationseingänge der Ein- und Ausgabeeinheit (40) auftreten,
die Ausgänge für den Zwischenbetrag und den Zwischenübertrag des Summators (77) jeweils den
ersten und zweiten Ausgang der Gruppe zusätzlicher Informationsausgänge der Ein- und Ausgabeeinheit
(40) bilden, der Informationsausgang der /-ten Stelle des Registers (73) mit dem erste,!
Eingang der /-ten logischen UND-Schaltungen der Einheit (74) logischer UND-Schaltungen verbunden
UND-Schaltung der Einheit (74) logischer UND-Schaltungen den (/+ I)-ten Eingang der Gruppe (49)
von Steuereingängen der Ein- und Ausgabeeinheit (40) bildet, der Ausgang der /-ten logischen
UND-Schaltung der Einheit (74) mit einem der Eingänge derjenigen logischen ODER-Schaltungen
der Einheit (75) in Verbindung steht, deren Nummern mit den Nummern der Stellen, die eine
Eins in der Darstellung der Zahl <x.,k· im minimalen
Fibonacci-p-Code haben, worin k die Basis des
Zahlensystems und «,der Wert der /-ten Stelle des in
dem Register (73) befindlichen Codes ist; wobei der Ausgang der /-ten logischen ODER-Schaltung der
Einheit (75) mit dem Summandeneingang des Surnmators (77) in Verbindung steht
36. Digitale Einrichtung nach Ansprüchen 14 und 17, dadurch gekennzeichnet, daß die Ein- und
Ausgabeeinheit (40) einen Ar-Reversierimpulszähler
(70), eiren Reversierimoulszähler (71) für Fibonaccip-Code
und zwei Nulle-mittlungsschaltungen (60)
und (64) enthält, wobei der Informationseingang des Jt-Reversierimpulszählers (70) den ersten Informationseingang
(41) der Ein- und Ausgabeeinheit (40) bildet während als zweiter Informationseingarg (45)
der Ein- und Ausgabeeinheit (40) der Informationseingang den Reversierzählers (71) dient der
Informationsausgang des £-Reversierzäh!ers (70) den ersten Informationsausgang der Ein- und
Ausgabeeinheit (40) bildet und mit dem Eingang der ersten Nullermittlungsschaltung (60), deren Ausgang
als erster Ausgang der Gruppe von Steuerausgängen der Ein- und Ausgabeeinheit (40) dient,
verbunden ist während der Informationsausgang des Reversierzählers (71) den zweiten Informationsausgang
der Ein- und Ausgabeeinheit (40) bildet und mit dem Eingang der zweiten Nuliermitthi!^schaltung
(64) in Verbindung steht deren Ausgang als zweiter Ausgang der Gruppe von Steuerausgängen
der Ein- und Ausgabeeinheit dient der Recheneingang des k- Reversierzählers (70) mit dem Recheneingang
des Reversierzählers (71) für Fibcnacci-p-Codes
verbunden ist und den ersten Eingang der Gruppe von Steuereingängen der Ein- und Ausgabeeinheit
(40) bildet, der Subtraktionseingang des Jt-Reversierzählers (70) mit dem Additionseingang
des Reversierzählers (71) verbunden ist und den zweiten Eingang der Gruppe (<?9) von Steuereingängen
der Ein- und Ausgabeeinheit (40) bildet der
Additionseingang des Reversierzähbrs (70) mit dem Subtraktionseingang des Reversierzählers (71) in
Verbindung steht und den dritten Eingang der Gruppe (49) von Steuereingängen der Ein- und
Ausgabeeinheit (40) bildet. \
37. Digitale Einrichtung nach Ansprüchen 19, 21,
25, dadurch gekennzeichnet, daß der Summator für Fibonacci-p-Codes einen n-stelligen Halbaddierer
(107), ein Register (103) für den ersten Summanden und ein Register (106) für den zweiten Summanden
enthält, wobei die ersten Informationseingänge des Registers (103) für den ersten Summanden und des
Registers für den zweiten Summanden jeweils den ersten und zweiten Summandeneingang des Summators
für Fibonacci-p-Codes und die zweiten Informationseingänge des Registers (103) für den ersten
Summanden und des Registers (106) für den zweiten Summanden jeweils die Eingänge für den Zwischenbetrag
und den Zwischenübertrag des Summators für Fibonacci-p-Codes bilden, der Steuereingang des
Registers (103) fur den ersten Summanden mit dem Steuereingang des Registers (106) für den «neuen
Summanden in Verbindung steht und als Steuereingang des Summators für Fibonacci-p-Codes dient,
während der Informationsausgang de Registers für 2i
den ersten Summanden mit dem ersten Ei"gang des Halbaddierers (107) verbunden ist ir .1 als Informationsausgang
des Summators in; Fibonacci-p-Codes dient, der Informaiionsausgang dcc Registers (106)
des zweiten Summanden mit dem /weiten Eingang j»
des halbaddierers (107) in V■.-bind·.ng strht, der
Betragsausgang des Halbaddicrers (107) als Ausgang für den Zwischenbetrag des ς nnators für
Fibonacci-p-Codes und der Übertrapsausgang des
Halbaddierers (107) als Ausgang für !er, Zwischen- j>
übertrag des Summator«; fir Fibonacci-p-Codes
dient.
38. Digitale Einrichtung n,u η V ,pruch .<7 in
Verbindung mit Ansprüchen 20. Γ1 Zb. dadtji η
gekennzeichnet, daß der Surrn,nor fur Fibonaci ■>- κ-Codes
eine Nullermittlungssch.lung (111) tntha
deren F.ingang mit dem lnforTia'i· ·
Registers (106) für den , jüt prkuppelt ist.
y* Digitale Γ f. rieh tu ng n<ich Anspruch .17 in *s
Verbindung mit Anspruchen 20. 22 26. dadurch
gekennzeichnet, daß der Summator fiir Fibonacci ρ
Codes eine Kontrolleinheit (!09) für den Halbaddie
rer (107) enthält, wobei der eine Betragseingang der
Kontrolleinheit (109) des Halbadderers (107) mn »0 den1 Betragsausgang des Halbaddierers (107) verbunden
ist. während der andere KWertragseingang
der Kontrollcm!i«.it(109)dc-, HalhaJd'erers (107) an
den Übertragungsausgang des Halbaddisrers (107)
gelegt ist )>
40. Digitale Einrichtung nach Anspruch 37 bzw. 38 bzw. 39. dadurch gekennzeichnet, daß der π stellige
Halbaddierer (107) η Fintypenzellen (112) enthalt,
von welchen jede eine logische liND-Schaltung
(118) und eine logische ODKR-Schaltung (117) wi
aufweist, wobei der erste Eingang der logischen UND-Schaltung (118) der /-ten Zelle (112) des
Halbaddierers (107) mit dem ersten Eingang der logischen ODER-Schaltung (117) verbunden ist und
den Aten Eingang des mehrstelligen Eingangs für den ersten Summanden des Halbaddierers (107)
bildet, der zweite Eingang der logischen UND-Schaltung (118) der Aten Zelle (112) des Halbaddierers
mit dem zweiten Eingang der logischen ODER-Schaltung (117) gekoppelt ist und als /-ter
Eingang des mehrstelligen Einganges für den zweiten Summanden des Halbaddierers (107) dient,
während der Ausgang der logischen ODER-Schaltung (117) der /-ten Zelle (112) des Halbaddierers
(107) als /-ter Ausgang des mehrstelligen Betragsausganges
des Halbaddierers (107) und der Ausgang der logischen ODER-Schaltung (118) der /-ten Zelle
(112) des Halbaddierers (107) als /-ter Ausgang des mehrstelligen Obertragsausganges des Halbaddierers
(107) dient
41. Digitale Einrichtung nach Anspruch 39, dadurch gekennzeichnet, daß die Kontrolleinheit
(109) des Halbaddierers (107) aus π Eintypenzellen (120) ausgeführt ist, bei weichen der Ausgang jeder
dieser Zellen an die Eingänge der logischen ODER-Schaltung (122) angeschlossen ist, wobei jede
dieser Zellen eine logische UND-Schaltung (121), eine logische ODER-Schaltung (122) enthält, wobei
der Ausgang der erwähnten logischen ODER-Schaltung mit einem der Eingänge der logischen
UND-Schaltung verbunden ist und der andere Eingang der logischen UND-Schaltung als /-ter
Eingang des mehrstelligen Übertragseinganges der Kontrolleinheit (109) dient, während der Ausgang
der logischen UND-Schaltung als Ausgang der Zelle dient, und iJiß die Eingänge vom ersten bis zum
Hen der logischen ODER-Schaltung der /-ten Zelle
(120) die Eingänge vom (/- l)-ten bis zum (Z-p)-ten des mehrstelligen Betragseingangs der Kontrolleinheit
bilden die und die Eingänge vom (p+ 1)-ten bis zum 2p-ten der logischen ODER-Schaltung der /-ten
Zelle als Eingänge vom (/+ l)-ten bis zum (; + p)-ten
des mehrstelligen Betrag.· nganges der Kontrolleinheit (109) dienen.
42. Digitale Einrichtung nach Anspruch 33. dacurch gekennzeichnet, daß der Additionsimpulszähler
(59) für Fibonacci-p-Codes »n« Zählzellen
(125) enthält, jede von welchen einen L-Informationsausgang
(131). einen Strurausgang, einen
TaVteingang (133). einen Steuereingang und einen
mio.mationseingang hat. wobei der Informationseingang der Aten Zähbelle mit dem L-Informationsausgang
(131) der (/-p)-ten Zahlzelle, der Steuerausgang der /ten Zelle mit dem Steuereingang der
(/- p)-ten Zähl/eile und dem Takteingang (133) der (;-t-1)-ten ZählzeUe verbunden sind, während der
Takteinganir (153) der ersten Zählzelle als Rechen
eingang de1, Additionsimpulszählers (59) wirkt und die I -Infonnationsaüsgänge (131) sämtlicher Zähl
zellen (125) den Informationsalisgang des Additions·
4 3. Digitale Einrichtung nach Anspruch 42. dadurch gekennzeichnet, daß die Ate Zählzelle (125)
des Additionsimpulszählers (59) für Fibonacci-p-C'o
des ein Flipflop (126), dessen F.ingang als taktein
gang (133) der Aten Zählzelle (125) dient, eine
logische Einheit (134). bei welcher der eine Eingang als Informationseingang der Aten Zählzelle dient,
und eine logische ODER-Schaltung (135), bei welcher der eine Eingang als Steuereingang der /-ten
Zählzelle dient, wobei der L-Ausgang des Flipflops an den anderen Eingang der logischen Einheit (134)
gelegt ist und als Informationsausgang (131) der /-ten Zählzelle (125) dient, während der Ausgang der
logischen Einheit (134) an den anderen Eingang der logischen ODER-Schaltung (135) angeschlossen ist
und als Steuerausgang der /-ten Zählzelle (125) dient
und der Ausgang der logischen ODER-Schaltung (135) mit dem Rücksetzeingang (129) des Flipflops in
Verbindung steht
44. Digitale Einrichtung nach Anspruch 33, dadurch gekennzeichnet, daß der Additionsimpulszähler
(59) für Fibonacci-p-Codes π Zählzellen (125)
enthält, jede Ate von welchen einen L-Informationsausgang
(131), einen O-Informatioiisausgang einen
Steuerausgang, einen Takteingang, einen Informationseingang (132) und zwei Steuereingänge hat,
wobei einer dieser Steuereingänge mit dem Steuerausgang der (1-p- l)-ten Zählzelle (125) und der
andere — mit dem Steuerausgang der (/—1)-ten
Zählzelle (125) in Verbindung stehen, der 0-Informationsausgang der Men Zählzelle (125) mit dem
Informationseingang (132) der (/— p)-ten Zählzelle (125) verbunden ist und die L-Informationsausgänge
(131) aller Zählzellen (125) den Informationsausgang des Additionszählers (59) bilden, während die
Takteingänge (133) sämtlicher Zählze'lien (Ϊ25) an
den Recheneingang des Additionszählers (59) gelegt sind.
45. Digitale Einrichtung nach Anspruch 44, dadurch gekennzeichnet, daß die l-V. Zählzelle (125)
des Additionszählers (59) ein Flipflop (126), dessen Recheneingang als Takteingang (133) der Zählzelle
(126) dient, und zwei logische UND-Schaltungen
(127) und (128) enthält, wobei der eine Eingang der logischen UND-Schaltung (127) einen der Steuereingänge
der Zählzelle (125) und der eine Eingang der anderen logischen UND-Schaltung (128) — den
anderen Steuereingang der Zählzelle (125) bilden, der andere Eingang der zweiten logischen UND-Schaltung
(128) als Informationseingang (132) der Zählzelle (125) dient, und daß der Ausgang dieser
logischen UND-Schaltung (128) an den Rücksetzeingang (129) des Flipflops (126) angeschlossen ist, der
Ausgang der ersten logischen UND-Schaltung (127) mit dem Setzeingang (130) des Flipflops (126)
verbunden ist und als Steuerausgang der Zählzelle (125) dient, der L-Ausgang des Flipflops (126) mit
dem anderen Eingang der gleichen logischen UND-Schaltung (127) in Verbindung steh' and als
L-Informationsausgang (131) der Zählzelle (125) wirkt, während als O-Informationsausgang derselben
der O-Ausgang des Flipflops (126) dient
46. Digitale Einrichtung nach Anspruch 33, dadurch gekennzeichnet, daß der Additionsimpulszähler
(59) für Fibonacci-p-Codes π Zählzellen (125)
enthält, von weichen die /-te einen L-Informationsausgang
(131), einen O-Informationsausgang einen Takteingang (133), einen Informationseingang (132),
)-Steuereingänge
J />+ 1
hat, wobfei der /-te von diesen Eingängen
reit dem L-Informationsausgang (131) der {/_! . (p+l)-i}-ten Zählzelle (125) verbunden ist,
der Jir-te O-Steuereingang der /-ten Zählzelle (125)
mit dem L-Informationsausgang (131) der [1-k ■ (p+\)\-ten Zählzelle (125) in Verbindung
steht, die Takteingänge (133) sämtlicher Zählzellen
(125) an den Recheneingang des Additionszählers (59) gelegt sind, der O-Informationsausgang der /-ten
Zählzelle (125) mit dem Informationseingang (132) der (/-p)-ten Zählzelle (125) in Verbindung steht,
während die L-Informationsausgänge (131) der Zählzellen (125) den mehrstelligen Informationsausgang
des Additionszählers (59) bilden.
47. Digitale Einrichtung nach Anspruch 45. dadurch gekennzeichnet, daß jede Zählzelle (125) ein
Flipflop (126), dessen Recheneingang als Taklein gang der (133) der Zählzelle (125) dient, und zwei
logische UND-Schaltungen (127) und (128) enthält, wobei bei der ersten dieser UND-Schaltungen einer
der Eingänge als Informationseingang (132) der Zähl7elle (125) und die restlichen Eingänge als
0·Steuereingänge der Zählzelle (125) dienen, einer
der Eingänge der anderen logischen UND Schaltung (128) an den I.-Ausgang des Hipflops. der als
L-Informationsausgang (131) des Flipflops (12h) dient, angeschlossen ist. während die übrigen
Eingänge dieser logischen UND Schaltung (128) als L Steuereingänge der Zähl/eile (125) dienen, daß
der Ausgang der logischen UND-Schaltung (127) an den Rücksetzeingang (129) des Flipflops (126) und
der Ausgang der anderen logischen UND-Schaltung (128) — an den Selzeiiigang (130) des Flipflops (126)
gelegt sind, während der Ö'Ausgang des Flipflops
(126) als 0-lnformationsausgang der Zählzelle (126) dient.
48. Digitale Einrichtung nach Anspruch 34,
+ 1 L-Steuereingänge dadurch gekennzeichnet daß der Subtraktionsimpulszähler
(63) für Fibonacci-p-Codes η Zählzellen (125), eine logische Einheit (137) und einen
0-Generator (136) enthält und daß die /-te Zählzelle (125) einen O-Informationsausgang, einen L-Informationsausgang,
einen Steuerausgang, zwei Informationseingänge (132) und (144), zwei Steuereingänge
und einen Takteingang (133) hat wobei der Steuerausgang der /-ten Zählzelle (125) mit dem
Takteingang (133) der (/+ l)-ten Zählzelle (125) und mit einem der Steuereingänge der (/-p)-ten
Zählzelle (125) verbunden ist der andere Steuereingang jeder Zählzelle (125) an den Ausgang (138) der
4S logischen Einheit (137), bei welchen einer der
Eingänge mit dem Takteingang (135) der ersten Zählzelle (125) in Verbindung steht und als
Recheneingang des Subtraktionszählers (63) dient, angeschlossen ist, während der ander. Eingang der
W logischen Einheit (137) mit dem 0-Informationsaus
gn^g der ersten Zählzelle (125) verbunden ist. wobei
der I Informat-onsausgang der /-ten Zählzelle (125) mit einem der Informationseingänge (132) der
(/-p)-ten Zählzelle in Verbindung steht, einer der
v; Informationseingänge(132)der n-ten Zählzelle (125)
mn dem Ausgang des 0 Generators (136) verbunden ist. während der 7weite Informationseingang (144)
der /ten Zähl/eile (125) an den 0-Informationsaus gang der (/--/>)■ ten Zähl/eile (125) gelegt ist und die
M) L Informafipiisausgänge (131) sämtlicher Zähl/ellen
(125) den mehrstelligen Informationsausgang des Subtraktionszählers (63) bilden.
49. Digitale Einrichtung nach Anspruch 48, dadurch gekennzeichnet, daß die Zählzelle (125) ein
Flipflop (126), bei dem der Rücksetzeingang als Takteingang (133) der Zählzelle (125) und der
L-Ausgang — als L-Informationsausgang der Zählzelle (125) dienen, eine logische UND-Schaltung
(149) und eine logische ODER-Schaltung (139) enthält, wobei zwei Eingänge der logischen UND-Schaltung
(143) als Informationseingänge (132) und (144) der Zählzelle (125) dienen und noch ein
Eingang derselben an den O-Ausgang des Flipflops
(126), der als O-Informationsausgang der Zählzelle
(125) dient angeschlossen ist, während der Ausgang der logischen UND-Schaltung (149) an einen der
Eingänge der logischen ODER-Schaltung (139) gelegt ist und als Steuerausgang der ZähJzelle (125)
dient, die restlichen Eingänge der logischen ODER-Schaltung (139) als Steuereingänge der Zählzelle
(125) dienen und eier Ausgang der logischen ODER-Schaltung (139) an den Setzeingang (130) des
Flipflops angeschlossen ist.
50. Digitale Einrichtung nach Anspruch 35, dadurch gekennzeichnet, daß der Reversionsimpulszähler
(71) für Fibonacci-p-Codes π Zählzellen (125)
und eine logische Einheit (137) enthält, wobei die Ate Zählzelle (i25) zwei Steuereingänge, einen Additionssteueresngang
(154), einen Subtraktionssteuereingang
(155), einen Takteingang (153), zwei Informationsausgänge, einen Steuerausgang hat,
während der Additionssteuereingang (154) jeder Zählzelle (125) mit dem Additionseingang des
Reversierzählers (71) und der Subtraktionseingang (155) jeder Zählzelle (125) — mit dem Subtrakiionseingang
des Reversierzählers (71) verbunden ist, der Steuerausgang der /-ten Zählzelle mit dem Takteingang
(133) der (/+ l)-ten Zählzelle (125) und einem der Steuerein^änge der (/—p)-ten Zählzelle (125) in
Verbindung steht, der andere Steuereingang jeder Zählzelle (125) mit dem Ausgang (138) der logischen
Einheit (137) verbunden ist, wobei einer der Eingänge dieser logischen Einh ;it (137) mit dem
Takteingang (133) der ersten Zählzelle (125) verbunden ist und als Recheneingang des Reversierimpulszählers
(71) dient, der andere Eingang der logischen Einheit (137) an den ersten Informationsausgang
der ersten Zählzelle (125) angeschlossen ist, der erste Informationsausgang der Aten Zählzelle
mit dem ersten Informationseingang (132) der (/— l)-tzen Zählzelle und dem zweiten Informationseingang (144) der (/+p)-ten Zählzelle (125) verbunden
sind, während die anderen Informationsausgänge sämtlicher Zählzellen (125) den mehrstelligen
Informationsausgang des Reversierzählers (71) bilden und der erste Informationseingang (132) der
/j-ten Zählzelle an den Subtraktionseingang des Reversierzählers (71) gelegt ist.
51. Digitale Einrichtung nach Anspruch 50, dadurch gekennzeichnet, daß die Ate Zählzelle (125)
ein Flipflop (126), dessen Recheneingang als Takteingang (133) der Zählzelle (125) dient, fünf
logische UND-Schaltungen (127, 128, 148, 149 und 151), zwei logische ODER-Schaltungen (150) und
(153) und einen Negator (152) enthält, wobei die Ausgänge der ersten zwei UND-Schaltungen (128
und 127) an den Setzeingang (130) und den Rücksetzeingang (129) angeschlossen sind, die einem
der Eingänge dieser logischen Schaltungen (127 und 128) miteinander und mit dem Ausgang einer der
logischen ODER-Schaltungen (153) verbunden sind, die anderen Eingänge der logischen UND'Schaltun*
gen (127 Und 148) mit den Eingängen der logischen
UND-Schaltungen (128) und (149) verbunden sind und jeweils als Additionssteuereingang (154) und als
Steuersubtraktionseingang (155) dienen, die anderen Eingänge (147) und (148) — der logischen UND-Schaltungen
— an den L-Ausgang und den 0-Ausgang des Flipflops (126) angeschlossen sind,
während deren Ausgänge mit den Eingängen der letzten logischen ODER-Schaltung (150), deren
Ausgang den ersten Informadonsausgang der Zählzelle (125) bildet und an einen der Eingänge der
letzten 'ogischen UND-Schaltung (151), bei welcher der andere Eingang als zweiter Informationseingang
(144) der Zählzelle (125) dient, gelegt ist, der restliche Eingang über den Negator (152) an den
ersten Informationseingang (132) der Zählzelle (125) gelegt ist, während der Ausgang der fünften
logischen UND-Schaltung (151) an einen der Eingänge der ersten logischen ODER-Schaltung
(153), bei welcher die beiden anderen Eingänge als Steuereingänge der Zählzelle (125) dienen, gekoppelt
ist, wobei der L-Ausgang des Flipflops (126) den zweiten Informationsausgang der Zählzelle (125)
bildet
5Z Digitale Einrichtung nach Ansprüchen 48 und 50, dadurch gekennzeichnet, daß die logische Einheit
(137) des Reversierimpulszählers (71) für Fibonaccip-Codes
eine logische UND-Schaltung (142), einen Negator (141) und eine Verzögerungsleitung (140)
enthält, wobei die Eingänge der Verzögerungsleitung (140) und ties Negators (141) an einen der
Eingänge der logischen Einheit (137) angeschlossen sind, während deren Ausgänge mit den Eingängen
der logischen UND-Schaltung (142), deren restlicher Eingang den zweiten Eingang der logischen Einheit
(137) bildet, in Verbindung stehen und der Ausgang der logischen UND-Schaltung (142) als Ausgang
(138) der logischen Einheit (137) dient
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JPS6352806B2 (de) * | 1980-06-26 | 1988-10-20 | Binnitsusukii Horichefunichesukii Inst | |
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JP3425152B2 (ja) * | 1995-02-03 | 2003-07-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | (n−1)ビット情報語系列をnビット・チャネル語系列に符号化する符号化装置およびnビット・チャネル語系列を(n−1)ビット情報語系列に複号する複号装置 |
ITRM20000347A1 (it) * | 2000-06-26 | 2001-12-26 | Salpiani Giampietro | Metodo di rappresentazione numerica. |
US6788224B2 (en) * | 2000-06-26 | 2004-09-07 | Atop Innovations S.P.A. | Method for numeric compression and decompression of binary data |
US6691283B1 (en) * | 2001-12-12 | 2004-02-10 | Lsi Logic Corporation | Optimization of comparator architecture |
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