DE2239996C3

DE2239996C3 - Elektronische Vorrichtung zur parallelseriellen Multiplikation einer natürlich -im 8-4-2-1-Kode- binär kodierten Zahl eines Zahlensystemes mit geradzahliger Basis größer als 2 mit einem Faktor, der gleich der Hälfte der Basis dieses Zahlensystems ist

Info

Publication number: DE2239996C3
Application number: DE2239996A
Authority: DE
Inventors: D Melcher
Original assignee: Wirth Gallo & Co Zuerich (schweiz)
Current assignee: Wirth Gallo & Co Zuerich (schweiz)
Priority date: 1972-05-24
Filing date: 1972-08-14
Publication date: 1974-08-22
Also published as: JPS4929543A; GB1395991A; FR2193505A5; DD100342A5; DE2239996A1; NL7213082A; US3805042A; SE375168B; DE2239996B1; CH552249A

Description

Io der Zeichnung ist ein Ausfuhrungsbeispiel des Erfindungsgegenstandes schematisch dargestellt. Der dargestellten Vorrichtung liegen folgende mathematischen Gesetzmäßigkeiten zugrunde.

Gegeben sei eine Zahl ζ in einem Zahlensystem mit

...»/Wahliimr Rn RiK h.

Daraus ist ersichtlich, deU die Summe aus p₍ und dem übertrag u₍ -, der letzten Stelle miutimal den Wert

^C'n»» - Pi₁

+ η, = lft/2 - I) + b/2 = f» - I

wobei i = O, I, 2

Diese Zahl wird tetradisch übermittelt, so daß in einem Takt immer ein Koeffizient a_f parallel auf vier Leitungen im gewählten Kode zur Darstellung gelangt, beginnend mit O₀.

Soll ζ mit b/2 multipliziert werden, so muß sequentiell jeder Koeffizient a, mit b/2 multipliziert werden.

- · b/2 = b/2(a_olP + α, b^l + O₂P + ■ ■ ■)

Seien c,- die Koeffizienten der das Produkt r ■ b 2 darstellenden Potenzreihe, also

- · b/2 = c_ob°

c₂br

so ergeben sich für c₀ nur zwei mögliche Werte, nämlich Ound b/2, der übertrag ist Summand des Koeffizienten C₁.

30

(Jp

1
2

3
4

b-\

■ h 2

b/2

O
b/2

b/2

übertrag

O O erreichen kann. Es können also keine Überträge in der übernächsten Potenz der Basis b entstehe«,

Aus diesen Betrachtungen ergeben sich folgende Multiplikationsregeln, die für das allgemeinen Glied a_t gelten, da die Koeffizienten a_t sequentiell erscheinen.

1. Ist a, gerade, wo wird p_t = O,

ist α, ungerade, so wird p, — b/2.

2. Det Wert des Übertrages u₍ wird bestimmt durch Division durch 2 des auf die nächste gerade Zahl abgerundeten Koeffizienten Oj.

3. Der Koeffizient c_t des Produktes wird erhalten durch die Summation

Wenn der zu multiplizierende Ziffernwert ungerade ist. nimmt der Einerstellenwert den Wert der halben Basiszahl an: wenn er gerade ist, ist d^r Einerstellenwert ü. Der Einersteilenwert wird daher entweder als b 2 oder als O notiert.

Der übertrag, z. B. der Zehnerstellenwert, wird bestimmt, indem der zu multiplizierende ZifTernwen auf den nächsten geradzahligen Wert abgerundet und der so gewonnene Zwischenwert durch 2 dividiert wird; das Ergebnis wird zur jeweils höherwertigen Stelle addiert. Das gedachte Abrunden bedeutet dabei nur. daß der bei der Division des Ziffernwertes durch 2 etwa verbleibende Rest unberücksichtigt bleibt.

Im Dezimalsystem, Tür b/2 = 5, ergibt sich daher z. B. für die Multiplikation 158 · 5 der folgende elektrnische Weg:

i 58 · 5

40 Aufgabe

1. Schritt 550

2. Schiitt (übertrag) 024

Ereebnis 790

b/2 - 1

45 Im 12-System verläuft
ll.7.1.₁₂-6z. B. wie folgt:

Setzt man

Für geradzahlige Werte von a₀ wird c₀ = 0. für ungeradzahiige Werte von O₀ wird c₀ = b/2. Der maximal mögliche übertrag ist b/2 — 1.

Für die Multiplikation der nächsthöheren Potenz 50 so lautet die Aufgabe: von b mit b/2 gelten gleichartige Wertetabellen, m^;t der Beziehung

die Multiplikation

>_n ¹⁰

_ _n
^{10 12}'

Λ71,,-6 =--7

= Pi + ",-ι

6-1

a, ■ b/2 Normalweg:

6 · 1 = [6] =6

6 ■ 7 = [42_1O] = 3 · 12' + 6 ■ 12ⁿ = 36₁₂ = 36

Pi

b/2

Übertrag

0 0 1 I

b/2-I

60 5966,

Elektronischer Weg:

666
530

5966

12

Als Beispiel aus dem 8-System:

Aufgabe: 742₈-4 =

Wir kommen mit 8 Symbolen (0 + 7) aus. Normal weg:

742₈ · 4

4-2= [8₁₀] = 1-8¹ +0-8° = 1O₈ = 4 · 4 = [16_IO] = 2 ■ 8¹ + 0 · 8° = 2O₈ = 4 · 7 = [28_1O] = 3 · 8¹ + 4 · 8° = 34₈ = M

3610=

Elektronischer Weg: 742g χ 4

Beispiel aus dem 18-System:

13.17.2.-9 =

Wir benötigen acht zusätzliche Symbole:

1O₁₀ = «je

H₁₀ = b₁₈ — ungerade

12,o = C₁₈

13,o = d_i8 — ungerade

14,0 = *»

15,o = /is — ungerade

16,o = «is

17,o -Ke — ungerade

Die Aufgabe lautet also:

dh2_l8 · 9 = Normalweg:
dh2_i8-9

9 2= [18,O] = IO₁₈ =

h ■ 2 = [153_1O] = 8 · 18¹ + 9 · 18° = 89 = d ■ 9 = [117_I0] = 6 · 18¹ +. 9 · 18° = 69 =

6haO

also(öi2,„-9 =

Elektronischer Weg: • 9

990
681

6fcaO_1L

Anmerkung:

9 +"l = 1O₁₀ = O₁₈ 8 + 9 = 17₁₀ = A₁₈

Auch in der elektronischen Vorrichtung zur Multiplikation wird der Koeffizient U₀ zuerst darauf geprüft, ob er gerade oder ungerade ist. Bei Ungeradezahligkeit wird zur Zeit des Taktpulses auf der Leitung, die der niedersten Binärstufe entspricht, eine dem logischen Zustand EINS entsprechende Spannung vorgefunden, die dem nachgeschalteten Addierwerk, das zur Addition zweier Tetraden eingerichtet ist, beispielsweise durch Drahtverbindungen so zugeleitet wird, daß an denjenigen Eingängen der einen Tetrade des Addierwerkes dieser genannte Spannungswert anliegt, die in der binären Darstellung die Zahl fc/2 repräsentieren. Die zur gleichen Zeit in den drei bisher unberücksichtigten Leitungen vorhandenen Spannungspulse,

ίο die also zusammen im Falle der Ungeradzahligkeit von O₀ den WdIa₀ — 1, im anderen Falle a₀ selbst darstellen, werden um einen Takt verzögert und dann den Eingängen der bisher unbenutzten zweiten Summanden-Tetrade des Addierwerkes beispielsweise

is durch Drahtverbindungen zugeleitet, dergestalt, daß ihre Wertigkeit um eine Binärstufe reduziert berücksichtigt wird (Division durch 2), was jeweils den Summanden u, ergibt. Dies wird mit allen Koeffizienten α, der Zahl ζ in jeweils einem Takt vorgenommen. Durch die gewählte Schaltung wird automatisch die Summe

C₁ = Pi + U,_,

gebildet.

Das Blockschaltbild eines solchen Multiplikators ist in der Zeichnung dargestellt. Der verwendete Koc><*. ist die natürlich binär kodierte Dezimaldarstelilung (NBCD). Die binären Wertigkeitsstufen der einzelnen Leitungen der Tetrade sind 1, 2, 4, 8, entsprechend den Potenzen 2°, 2\ 2²,2*. Mit den üblichen Mitteln ist dafür gesorgt, daß die an sich möglichen Zahlwerte 10 bis 15 unterdrückt werden. Die Basis der Zahl r ist also 10; b/2 somit die 5. Damit kann die Größe Pi nur die Werte0 oder 5 annehmen, und für U₁- stehen die Werte 0, 1, 2, 3, 4 zur Verfügung. Da c, = Pi + Uj,_, ist, ergibt sich für c,- ein Wert bereich von 0 bis 9.

Vier Leitungen 1, 2, 3, 4 bilden zusammen eine Tetrade, mitteis der die Koeffizienten α, sequentiell dargestellt werden. Eine Spannung, die der logischen EINS entspricht, hat auf der Leitung 1 die Wertigkeit 2° = 1, auf der Leitung 2 die Wertigkeit 2¹ = 2, auf der Leitung 3 die Wertigkeit 2² = 4, auf der Leitung 4 die Wertigkeit 2³ = 8. Die Leitung 1 ist verzweigt und gibt die Spannungswerte, die den logischen Zuständen NULL bzw. EINS entsprechen, an Eingänge 5 und 7 eines Addierwerkes 13. Die Eingänge 5, 6, 7, 8 bilden zusammen die Tetirade des ersten Summanden, die Eingänge 9,10,11,12 bilden zusamme .1 diejenigen des zweiten Summanden. Die binäre Wertigkeit der Eingänge 9 bzw. 5 ist 2° = 1, diejenige der Eingänge 10 bzw. 6 ist 2¹ = 2, diejenige der Eingänge 11 bzw. 7 ist 2² = 4, diejenige der Eingänge 12 bzw. 8 ist 2^s = 8. Dadurch, daß die Leitung 1 zugleich mit den Eingängen 5 und 7 verbunden ist, entsteht beim Erscheinen einer EINS auf Leitung 1 an dieser Eingangstetrade des Addierwerkes 13 eine 5. Die Leitungen 2,3,4 sind je auf einen Eingang einer Verzögerungseinrichtung 14, 15, 16 geführt Die Pulse eines nicht gezeichneten Taktgebers werden auf eine Leitung 17 gegeben und steuern die Verzögerungseinrichtungen 14, 15, 16, so daß bei den Ausgängen 18, 19, 20 Spannungspulse, die dem logischen Zustand EINS entsprechen, nur dann erscheinen, wenn im vorangehenden Takt des Taktgebers entsprechende Spannungen auf den Leitungen 2 bzw3 bzw. 4 vorhanden waren. Dadurch, daß die Ausgänge 18 bzw. 19 bzw. 20 der Verzögerungseinrichtungen 14, 15, 16 auf die Eingänge 9 bzw. 10 bzw. 11 der zweiten Smmnanden-Tetrade gelegt sind,

lie in der binären Wertigkeit jeweils eine Stufe — also im einen Faktor 2 — tiefer liegen, als der binären Wertigkeit der Leitung 2 bzw. 3 bzw. 4 entspricht, *vird eine Division durch 2 bewirkt. Die Ausgabe der nun verfünffachten Zahl ζ erfolgt wiederum im NBCD-Kode auf Leitungen 21. 22, 23, 24, wo die Leitung 21

die binäre Wertigkeit 2° = 1, die Leitung 22 c tigkeit 2¹ = 2, die Leitung 23 die Wertigkeii die Leitung 24 die Wertigkeit 2³ = 8 hat.

Die Eingänge 6,8,12 des Addierwerkes 13 si benutzt und werden galvanisch mit der Spann bunden, die dem logischen Zustand NULL en

Hierzu 1 Blatt Zeichnungen

Claims

Patentanspruch:

Elektronische Verrichtung zur parallel-seriellen Multiplikation einer natürlich — im 8-4-2-1-Kode — binär kodierten Zahl eines Zahlensystems mit geradzahliger Basis größer als 2 mit einem Faktor, der gleich der Hälfte der Basis dieses Zahlensystems ist, wobei die einzelnen binären Wertigkeitsstufen auf parallelen Leitungen gleichzeitig geführt und die Potenzen des Zahlensystems, durch einen Taktgeber gesteuert, zeitlich nacheinander dargestellt werden, dadurch gekennzeichnet, daß sie aus einem Addierwerk (13), das ausgerüstet ist zur Addition zweier binär kodierter Zahlen des verwendeten Zahlensystems, und einer Anzahl elektronischer Verzögerungsvorrichtungen (14, 15, 16) zur Verzögerung derSpannungspuise um einen Takt desTaktgebers besteht, welche Anzahl um eins kleiner ist als die Anzahl der parallelen Leitungen (1, 2, 3, 4), die notwendig ist zur Darsteilung des Zahlensystems, wobei die parallele Leitung (1) mit der tiefsten binären Wertigkeit unmittelbar mit denjenigen Eingängen (5, 7) des ersten Summanden des Addierwerkes (13) verbunden ist, die zusammen dem Wert der halben Basis (b/2) des verwendeten Zahltnsysterns entsprechen, und die übrigen parallelen Leitungen (2, 3, ·*) je auf eine der elektronischen Verzögerungsvorrichiungen (14, 15, 16) geführt sind, die die auf den paral'^len Leitungen (2, 3, 4) einlaufenden Spannungspulfe, die den logischen Zustand EINS darstellen, um einen Takt verzögern und deren Ausgänge (18, 19, 20) jeweils mit den Eingängen (9,10,11) des zweiten Summanden des Addierwerkes (13) verbunden sind, deren binäre Wertigkeit um eine Zweierpotenz tiefer liegt als die der parallelen Leitungen (2, 3, 4), auf denen die Zahl ursprünglich dargestellt ist.

Die Erfindung betrifft eine elektronische Vorrichtung zur parallel-seriellen Multiplikation einer natürlich im 8-4-2-1 -Kode — binär kodierten Zahl eines Zahlensystems mit geradzahliger Basis größer als 2 mit einem Faktor, der gleich der Hälfte der Basis dieses Zahlensystems ist, wobei die einzelnen binären Wertigkeitsstufen auf parallelen Leitungen gleichzeitig ge&ihrt und die Potenzen des Zahlensystems, durch einen Taktgeber gesteuert, zeitlich nacheinander dargestellt werden.

Sowohl die genannte Datenübermittlung auf parallelen Leitungen — wobei meistens vier Leitungen zu einer sogenannten Tetrade zusammengefaßt sind — als auch die Multiplikation derart kodierter Zahlen sind der Technik bekannt. Ist die Basis des Zahlensystems die 10, handelt es sich also um das dekadische System, so spricht man von binär kodierter Dezimaldarstellung, allgemein BCD-System genannt. Häufig werden jedoch auch Zahlen im Oktal- bzw. im Hexadezimalsystem (zur Basis 8 resp. 16) binär kodiert. Soll eine solche Zahl mit einem fest vorgegebenem vom Zweck der Anlage bestimmten Faktor multiple riert werden, so stehen heute beispielsweise folgende Möglichkeiten zur Verfugung: Ist der feste Faktor eine 2, so kann die Multiplikation auf eine Addition der Zahl zu sich selbst zurückgeführt werden, wofür geeignete Sebaltungei* bekannt sind. Ist der Faktor gleich der Basis des binär zu kodierenden Zahlensystems, so wird die Multiplikation bei den bier in Betracht kommenden natürlichen Koden, bei denen die Wertigkeiten der Leitungen einer Tetrade durch die Potenzen von 2, also 2°, 2\ 2*, 2³ usw. gegeben sind,

ίο durch Verzögerung der parallel laufenden Pulsfolgen um einen Takt des Taktgebers erreicht. Ist der Faktor jedoch weder die Zahl 2 noch die Basis des Zahlensystems, so wird die Multiplikation nicht nach einem gescnderten Verfahren, sondern, wie meist üblich,

durch wiederholte Addition vorgenommen. Der Faktor muß dann für jede Multiplikation neu eingegeben oder aus einer Speichervorrichtung abgerufen werden. Bei der Multiplikation einer binär kodierter. Zahl eines Zahlensystems der Basis b mit dem Faktor b/2, läßt sich b/2 nicht als Produkt aus der ? und b darstellen. Der Faktor b/2 muß also für jede Multiplikation entweder neu eingegeben werden oder in der Rechenanlage so gespeichert sein, daß er Oei Bedarf abgerufen werden kann. Dies bedingt eine Speichervorrichtung und eine ausgebaute Multiplikationsschaltung. Da solche wiederholte Multiplikationen mit einem festen Faktor — hier speziell mit b/2
vorzugsweise in kleinen Rechenanlagen vorkommen, die als Einzweckrechner für Meßgeräte Verwendung finden und deshalb keine Datenspeicher aufweisen, muß bei diesem Verfahren der feste Faktor in einem besonderen Speicher vorhanden sein. Solche Speicher sind in der Fachsprache als Festspeicher bekannt. Der Schaltungsaufwand an elektronischen Komponenten und Funktionsgruppen ist also beträchtlich und grundsätzlich derselbe, ob es sich bei dem festen Faktor um b/2 oder eine in bezug auf b willkürliche Zahl handelt.

Der Erfindung liegt die Aufgabe iugrunde, die MuI-tiplikation einer natürlichen binär kodierten Zahl eines Zahlensystems mit geradzahliger Basis b, mit dem Faktor £»/2 in einer elektronischen Rechenanlage ohne ein Ergebnisdztenregister und ein Register für die Zahl b/2 durchzuführen. Die Lösung dieser Aufgäbe liegt gemäß der Erfindung darin, daß eine Vorrichtung der eingangs genannten Gattung aus einem Addieiwerk, das ausgerüstet ist zur Addition zweier binär kodierten Zahlen des verwendeten Zahlensystems und einer Anzahl elektronischer Verzögerungsvorrichtungen zur Verzögerung der Spannungspu'ise um einen Takt des Taktgebers besteht welche Anzahl um eines kleiner ist. als die Anzahl der parallelen Leitungen, die notwendig ist zur Darstellung .des Zahlensystems, wobei die parallele Leitung mit der tiefsten binären Wertigkeit unmittelbar mit denjenigen Eingängen des ersten Summanden des Addierwerkes verbunden ist, die zusammen dem Wert der halben Basis des verwendeten Zahlensystems entsprechen, und die übrigen parallelen Leitungen je auf eine der elektronischen Verzögerungsvorrichtungen geführt sind, die die auf den parallelen Leitungen einlaufenden Spannungspulse, die den logischen Zustand EINS darstellen, um einen Takt verzögern und deren Ausgänge jeweils mit den Eingängen des zweiten Sumtnanden des Addierwerkes verbunden sind, deren binare Wertigkeit um eine Zweierpotenz tiefer liegt als die der parallelen Leitungen, auf denen die Zahl ursprünglich dargestellt ist.