DE2900970C3

DE2900970C3 - Prüfsignalgenerator

Info

Publication number: DE2900970C3
Application number: DE19792900970
Authority: DE
Inventors: Reginhard Dr.-Ing. 8032 Graefelfing Pospischil
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1977-11-24
Filing date: 1979-01-11
Publication date: 1982-04-08
Also published as: DE2900970B2; DE2900970A1

Description

der Verwürfelungseinrichtung erzeugten Pseudozufallsfolge gegenüber der der Stufenzahl entsprechenden Pseudozufallsfolge mit einer Länge von (2^a— 1) Bit angibt, bei dem die Periodenlänge des Prüfsignals so gewählt ist, daß das kleinste gemeinsame Vielfache aus der Länge der Rahmenperiode des Nachrichtenübertragungssystems, der Periodenlänge de£ Verwürfelers und der Periodenlänge des Prüfsignals der Periodenlänge eines zur Fehlerortung ausgesandten Ortungssignals möglichst nahekommt, daß das Rahmenkennwon des PCM-Sysiims zur Überwachung und zum Setzen der Verwürfelungseinrichtung verwendet wird und nur einmal in der Rahmenperiode enthalten ist, nach Patentanspruch 1 vo« Patent P 27 52 5413-31.

Das Hauptpatent betrifft ein Verfahren zur Erzeugung eines Prüfsignals, das zur adressenfreien Fehlerortung in Obertrag Übertragungssystemen für digitale Signale, insbesondere für PCM-Signale, verwendet wird. Bei derartigen Übertragungssystemen besteht die Notwendigkeit, die mit einzelnen Zwischenregeneratoren bestückte Übertragungsstrecke hinsichtlich der Übertragungsqualität zu überprüfen und fehlerhafte Regeneratorabschnitte zu orten. Zu diesem Zweck wird von einer ortenden Endstelle aus an die Übertragungsstrecke ein Signal abgegeben, durch das zunächst in der ersten Zwischenstelle und anschließend in den weiteren Zwischenstellen eine als Schleifenschluß bezeichnete Verbindung zwischen dem Ausgang des Regenerators für die Signalübertragung in Ortungsrichtung und dem Eingang des Regenerators für die Gegenrichtung geschaltet wird. Dadurch werden von der ortenden Endstelle ausgesandte Prüfsignale nach Durchlaufen des Streckenabschnittes zur ersten Zwischenstelie wieder zur ortenden Endstelle zurückgesandt, und stehen dort zur Untersuchung auf Fehleranteile zur Verfügung.

Bei der Einspeisung des Pulssignals in die Übertragungsstrecke ergeben sich dabei Schwierigkeiten, da in den Leitungsendgeräten mehrstufige Verwürfelungseinrichtungen vorgesehen sind, die das dem Leitungsendgerät zugeführte Prüfsignal bis zur Unkenntlichkeit verändern. Entsprechend dem Hauptpatent wird deshalb ein Prüfsignal erzeugt, bei dem die anschließend erfolgende Verwurzelung berücksichtigt ist. Dadurch ergibt sich auf der Übertragungsstrecke ein Ortungssignal, in dem periodisch der gewünschte genau definierte Schleifenschlußbefehl auftritt.

Die Aufgabe der vorliegenden Erfindung besteht nun darin, eine Anordnung zur Durchführung des Verfahrens entsprechend dem Hauptpatent zu finden.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß ein getaktetes /7-stufiges rückgekoppeltes Schieberegister vorgesehen ist, bei dem die Ausgänge der n-ten und der (n— l)ten Stufe über einen modulo-2-Addierer mit dem Signaleingang des Schieberegisters verbunden sind, daß eine Setzeinrichtung vorgesehen is,., die das Erreichen eines vorgewählten ersten Taktzeitpunktes feststellt und über die Clear- und die Setzeingänge der einzelnen Stufen des Schieberegisters dieses in dem Zustand setzt, den das Schieberegister bei unverkürzter Periode ρ Taktzeichen später einnehmen würde und daß in dem unmittelbar folgenden Taktzeitpunkt von der Setzeinrichtung an den Signaleingang des Schieberegisters ein gegenüber dem ersten Taktzeitpunkt inverses Signal abgegeben wird. Der Hauptvorteil dieser erfindungsgemäßen Anordnung liegt in ihrem vollständigen Aufbau aus digitalen Bausteinen, der eine Integration wesentlich erleichtert. Außerdem ergeben sich dadurch keine Toleranz- und Abgleichprobleme, wie sie beispielsweise bei einer auf der Verwendung bestimmter Tonsignale basierenden Anordnung auftreten können.

Eine spezielle Ausbildung der Anordnung nach der Erfindung ergibt sich dadurch, daß das Schieberegister /7=6 D-Flipflop enthält und daß die Q-Ausgänge des fünften und des sechsten D-Flipflops an den Eingang des modulo-2-Addierers angeschlossen sind und daß die Periodenlänge von 63 auf 59 Bit, also um ρ — 4 Bit verkürzt wird.

Eine weitere günstige Ausgestaltung der Anordnung nach der Erfindung ist im Patentanspruch 3 beschrieben.

Die Erfindung soll im folgenden anhand der Zeichnung näher erläutert werden.

In der Zeichnung zeigt die einzige Figur einen Ppjfsignalgenerator nach der Erfindung. Dieser Prüfsignalgenerator enthält ein erstes Schieberegister SR 1, das aus sechs D-Flipflopstufen Sl ...56 besteht Die Takteingänge der einzelnen Stufen sind ebenso wie der Takteingang eines weiteren D-Flipflops 57 mit dem Takteingang Ti des Prüfsignalgenerators verbunden. Mit den Q-Ausgängen der ersten Flipflopstufe 51 und der sechsten Flipflopstufe 56 sowie mit den Q-Ausgängen der zweiten bis fünften D-Flipflopstufe sind jeweils getrennt die Eingänge eines NAN D-Gatters G 2 verbunden, außerdem sind mit den (^-Ausgängen der fünften und der sechsten Flipflopstufe 55, 56 die Eingänge eines als modulo-2-Addierer dienenden Exklusiv-ODER-Gaiters Gi verbunden. Mit dem Ausgang dieses Gatters ist der Eingang eines weiteren als modulo-2 Addierer geschalteten Exklusiv-ODER-Gatters G 5 verbunden, dessen anderer Ausgang mit dem Q-Ausgang der siebenten Flipflopstufe 57 verbunden ist und dessen Ausgang an den D- Eingang der ersten Flipflopstufe 51 des ersten Schieberegisters SA 1 angeschlossen ist. Die D-Eingänge der jeweils folgenden Schieberegisterstufen sind mit den Q-Ausgängen der vorgeschalteten Schieberegisterstufen verbunden.

Mit dem Ausgang des NAND-Gatters G2 ist der erste nichtinvertierende Eingang eines AND-Gatters G 4 verbunden, dessen Ausgangsanschluß ist mit dem D-Eingang der siebenten Flipflopstufe 57, mit den invertierenden Clear-Eingängen der ersten bis dritten Schieberegisierstufe Sl, 52, S3 and mit den invertierenden Setzeingängen S der vierten bis sechsten Schieberegisterstufe Sl... 56 sowie über den Anschlußpunkt T2 mit einem Eingang einer Zähleinrichtung ZE verbunden. Mit dem Ausgang dieser Zähleinrichtung ist der eine Eingangsanschluß eines dritten als modulo-2-Addierer geschalteten Exklusiv-ODER-Gatters G 3 verbunden, dessen anderer Anschluß an den Q-Ausgang der sechsten Schieberegisterstufe 56 angeschlossen ist. Der Ausgang dieses dritten modulo-2-Addierers G 3 ist mit dem Eingang eines zweiten Schieberegisters SR 2 verbunden, dessen Takteingang mit dem Takteingang Ti des Prüfsignalgenerators verbunden ist und dessen Ausgangsanschluß den Ausgang Odes Prüfsignalgenerators darstellt.

Mit dem Takteingang Ti des Prüfsignalgenerators sind weiterhin der Takteingang der Zähleinrichtung ZE und der Eingang eines ersten Zählers ZR 1 verbunden. An den Ausgang des ersten Zählers ist der Eingang eines zweiten Zählers ZR 2 und der zweite Eingang des zweiten Schieberegisters SR 2 angeschlossen. Der Ausgang des zweiten Zählers ZR 2 ist an einen invertierenden Eingang des AND-Gatters GA angeschlossen. Die Zähleinrichtung ZE enthält weiterhin

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Anschlüsse für den Zähltakt TZ und den Setzpuls SP, Die Zähleinrichtung ZE enthält neben einem dreistelligen Dezimalzähler einen Impulsgenerator und eine Verzögerungseinrichtung.

Das AND-Gatter C2 dient zur Erzeugung eines Setzimpulses, der dann abgegeben wird, wenn in den Schieberegisterstufen 51 und 56 eine logische Eins und in den Schieberegisterstufen 52 und 55 eine logische Null eingeschrieben ist. Das Setzen erfolgt dabei so, dal! der Inhalt der Stufen 51 bis 55 des ersten Schieberegisters in den Zustand gesetzt wird, wie er vier Taktzeiten später bei der ungekürzten Periode auftreten würde. Da jedoch die sechste Schieberegisterstufe 56 nicht mitgesetzt wird, weil sie bereits auf logisch »1« ist, ist der Ausgang des ersten modulo-2-Addierers C 1 nicht auf den für die urn 4 Bit verkürzte Periode erforderlichen Zustand gesetzt. Aus diesem Grund ist zwischen dem Ausgang des ersten modulo-2-Addierers G 1 und dem D-Eingang der ersten Schieberegisterstufe der weitere modulo-2-Addierer G 5 eingeschaltet, dessen zwweiter Ausgang an den ζλ-Ausgang der zusätzlichen Flipflopstufe 57 angeschlossen ist. Der D-Eingang und der Clear-Eingang dieser zusätzlichen Flipflopstufe sind an den Ausgang des AND-Gatters G 4 und damit an den Ausgang des NAN D-Gatters G 2 angeschlossen. Aus diesem Grunde ist der (^-Ausgang der zusätzlichen Flipflopstufe 57 nur in der Zeit zwischen einem vom Gatter G 2 abgegebenen Setzimpuls und dem folgenden Taktimpuls im logischen Einszustand. Nur während dieser Zeit wird also durch den zweiten modulo-2-Addierer G 5 der logische Zustand am D-Eingang der ersten Schieberegisterstufe 51 invertiert.

Der erste Zähler ZR 1 dient zur Erzeugung eines Rahmentaktes, so daß im vorliegenden Falle bei jedem 1536. Taktimpuls vom ersten Zähler ein Ausgangsimpuls an das zweite Schieberegister SR 2 und den zweiten Zähler ZR 2 abgegeben wird. Der zweite Zähler ZR 2 gibt bei jedem 59. Eingangsimpuls einen logischen Einsimpuls an den invertierenden Eingang des angeschlossenen AND-Gatters G 4 ab, durch den dessen Ausgang auf logisch Null gesetzt wird. Ein Ausgangsim-

puls des zweiten Zählers ZR 2 hat damit auf das Schieberegister die gleiche Setzwirkung wie eine am Ausgang des NAND-Gatters D2 auftretende logische Null.

Bei Anlegen eines Taktsignals mit einer im vorliegenden Falle gewählten Frequenz von 34 368 kHz an den Takteingang TX werden die einzelnen Stufen des Schieberegisters nacheinander gesetzt bzw. rückgesetzt, so daß am Signalausgang SO des ersten Schieberegisters SR 1 ein Ausgangssignal mit einer Periodenlänge von (2⁶ - 5) Bit abgegeben wird.

Zur Einblendung einer bestimmten Fehlerquote wird in jeder 1000. Periode des Prüfsignals ein Bit invertiert zu seinem Sollwert abgegeben. Dies geschieht dadurch, daß in jeder 1000. Periode die erste auf den SeizzeitⁿüP.kt in dieser Periode folgende binäre Eins im Ausgangssignal des Prüfsignalgenerators durch eine binäre Null ersetzt wird. Zu diesem Zweck wird der Setzpuls des ersten Schieberegisters über 72 der Zähleinrichtung ZE zugeführt, deren Ausgangssignal im dritten modulo-2-Addierer G 3 zum Ausgangssignal des ersten Schieberegisters modulo-2-addiert wird. Durch den in der Zähleinrichtung ZE enthaltenen dreistelligen Dezimalzähler wird jeder vom AND-Gatter G4 abgegebene Rücksetzimpuls gezählt und beim 1000. Rücksetzimpuls der in der Zähleinrichtung vorgesehene Impulsgenerator aktiviert Ober eine in der Zähleinrichtung enthaltene Verzögerungseinrichtung wird ein Ausgangsimpuls des Impulsgenerators an den einen Eingang des dritten modulo-2-Addierers G 3 abgegeben. Zusätzlich können über Anschlüsse an der Zähleinrichtung der Zähltakt ZT und der Setzpuls SP entnommen werden.

Das zweite Schieberegister SR 2 enthält eine der Anzahl der Bits des Rahmenkennwortes entsprechende Anzahl an Schieberegisterstufen, die mit einer Einblendelogik verbunden sind. Durch den vom ersten Zähler ZR 1 abgegebenen Rahmentakt gesteuert ersetzt die Einblendelogik einen Teil der durch das zweite Schieberegister durchlaufenden Prüfsignalfolge durch das gewünschte Rahmenkennwort.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Anordnung zur Durchführung eines Verfahrens zur Erzeugung eines Prüfsignals, das zur adressenfreien Fehlerortung mittels Schleifenschaltung in den Zwischenregeneratoren in einem System zur Übertragung von digitalen Signalen, insbesondere von PCM-Signalen, verwendet wird, das in seinen Leitungsendgeräten mehrstufige Verwürfelungseinrichtungen mit einer Periodenlänge von {2³—j) Bit enthält und dabei a die Anzahl der Stufen darstellt und j eine mögliche Veränderung der Periodenlänge der in der Verwürfelungseinrichtung erzeugten Pseudozufallsfolge gegenüber der der Stufenzahl entsprechenden Pseudozufallsfoige mit einer Länge von (2^a-1) Bit angibt, bei dem die Periodenlänge des Prüfsignais so gewählt ist, daß das kleinste gemeinsame Vielfache aus der Länge der Rahmenperiode des Nachrichtenübertragungssystems, der Periodenlänge des Verwürfefers und der Periodenlänge des Prüfsignals der Periodenlänge eines zur Fehlerortung ausgesandten Ortungssignals möglichst nahekommt, daß das Rahmenkennwort des PCM-Systems zur Überwachung und zum Setzen der Verwürfelungseinrichtung verwendet wird und nur einmal in der Rahmenperiode enthalten ist nach Patentanspruch 1 von Patent P 27 52 541.3-31, dadurch gekennzeichnet, daß ein getaktetes /7-stufiges rückgekoppeltes Schieberegister vorgesehen ist, bei dem die Ausgänge der n-ten und der (n— l)ten Stufe über einen modulo-2-Addierer mit dem Signaleingang des Schieberegisters verbunden sind, daß eine Setzeinrichtung vorgesehen ist, die das Erreichen eines vorgewählten ersten Taktzeitpunk- -tes (ti) feststellt und über die Clear- und die Setzeingänge (CL, S) der einzelnen Stufen des Schieberegisters dieses in dem Zustand setzt, den das Schieberegister bei unverkürzter Periode ρ Taktzeiten später einnehmen würde und daß in dem unmittelbar folgenden Taktzeitpunkt (t2) von der Setzeinrichtung an den Signaleingang des Schieberegisters ein gegenüber dem ersten Taktzeitpunkt inverses Signal abgegeben wird.

2. Anordnung nach Patentanspruch 1, dadurch « gekennzeichnet, daß das Schieberegister (SR 1) /7 = 6 D-Flipflop enthält und daß die Q-Ausgänge des fünften und des sechsten D-Flipflops an den Eingang des modulo-2-Addierers angeschlossen sind und daß die Periodenlänge von 63 auf 59 Bit, also um ρ = 4 Bit verkürzt wird.

3. Anordnung nach Patentanspruch 2, dadurch gekennzeichnet, daß ein Takteingang (Ti) vorgesehen ist, an den die Takteingänge der einzelnen Stufen (S 1... 56) des ersten Schieberegisters (SR 1) angeschlossen sind, daß ein erstes NAND-Gatter (G 2) mit sechs Eingängen vorgesehen ist und dessen erster Eingang mit dem (^-Ausgang der ersten Stufe (Sl) des Schieberegisters, dessen zweiter Eingang mit dem QAusgang der zweiten Stufe (S 2) des Schieberegisters, daß dessen dritter Eingang mit dem (^-Ausgang der dritten Stufe (S3) des Schieberegisters, daß dessen vierter Eingang mit dem Q-Eingang der vierten Stufe (S 4) des ersten Schieberegisters, daß dessen fünfter Eingang mit dem Q-Ausgang der fünften Stufe (S 5) des ersten Schieberegisters und daß dessen sechster Eingang mit dem QAusgang der sechsten Stufe (S 6) des ersten Schieberegisters (SR 1) verbunden ist, daß der Ausgang des ersten NAND-Gatters (C 2) mit dem ersten nichtinvertierenden Eingang eines AND-Gatters (G 4) verbunden ist, dessen Ausgang mit dem D-Eingang und dem inversen Clear-Eingang eines D-Flipflops (S 7), außerdem mit den inversen Clear-Eingängen der ersten, zweiten und dritten Stufe (Sl₁ S2, S3) des Schieberegisters und mit den inversen Setzeingängen der vierten, fünften und sechsten Stufe (S4, S5, SS) des ersten Schieberegisters (SR 1) verbunden ist, daß der TaKteingang des siebenten D-Flipflops (S 7) mit dem Takteingang (Tl) verbunden ist daß die QAusgänge der fünften und der sechsten Stufe (S 5, 56) des ersten Schieberegisters (R 1 mit den beiden Eingängen des jnodulo-2-Addierers (Gl) verbunden sind, dessen Ausgang an den einen Eingang eines zweiten modulo-2-Addierers (G 5) angeschlossen ist, daß der QAusgang des siebenten D-Flipflops (57) mit einem weiteren Eingang des zweiten modulo-2-Addierers (G 5) verbunden ist und daß dessen Ausgang mit dem D-Eingang der ersten Stufe (51) des ersten Schieberegisters (SRX) verbunden ist, daß die D-Eingänge der weiteren Stufen (52...56) des ersten Schieberegisters jeweils mit den (J-Ausgängen der im Signalweg davor befindlichen Stufe verbunden sind, daß ein dritter modu'o-2-Addierer (G 3) in Form eines Exklusiv-ODER-Gatters vorgesehen ist, dessen einer Eingang mit dem (^-Ausgang der sechsten Stufe (56) des ersten Schieberegisters verbunden ist und dessen Ausgang mit dem Eingang eines zweiten Schieberegisters (SR 2) verbunden ist, dessen Takteingang mit dem Takteingang (Tl) und dessen Ausgang mit dem Signalausgang (O) verbunden ist, daß mit dem Takteingang (Tl) weiterhin der Eingang eines ersten Zählers (ZrI) und der Takteingang einer Zähleinrichtung (ZE) verbunden ist, daß der Ausgang des ersten Zählers (ZrI) mit dem Eingang eines zweiten Zählers (Zr 2) und mit dem zweiten Eingang des zweiten Schieberegisters (SR 2) verbunden ist, daß der Ausgang des zweiten Zählers (ZrI) mit einem invertierenden Eingang des ersten AND-Gatters (G 4) verbunden ist, daß ein Setzeingang der Zähleinrichtung (ZE) mit dem Ausgang des ersten AND-Gatters (G 4) verbunden ist, daß die Zähleinrichtung (ZE) einen dreistelligen Dezimalzähler, einen Impulsgenerator und eine Verzögerungseinrichtung enthält und daß der Ausgangsanschluß der Zähleinrichtung (ZE) mit dem zweiten Eingang des dritten modulc-2-Addierers (G 3) verbunden und daß an der Zähleinrichtung Anschlüsse für den erzeugten Zähltakt (ZT) und den erzeugten Setzpuls (SP^vorgesehen sind.

Die Erfindung betrifft eine Anordnung zur Durchführung eines Verfahrens zur Erzeugung eines Prüfsignals, das zur adressenfreien Fehlerortung mittels Schleifenschaltung in den Zwischenregeneratoren in einem System zur Übertragung von digitalen Signalen, insbesondere von PCM-Signalen, verwendet wird, das in seinen Leitungsendgeräten mehrstufige Verwürfelungseinrichtungen mit einer Periodenlänge von (2^a—j) Bit enthält und dabei a die Anzahl der Stufen darstellt und j eine mögliche Veränderung der Periodenlänge der in