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Prüfsignalgenerator
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Zusatz zu Patent . ... ... (Aktenze: P 27 52 541.
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Die Erfindung betrifft eine Anordnung zur Erzeugung eines Prüfsignals,
das zur adressenfreien Fehlerortung mittels Schleifenschaltung in den Zwischenregeneratoren
in einem System zur Übertragung von digitalen Signalen, insbesondere von PCM-Signalen,
verwendet wird, das in seinen Leitungsendgeräten mehrstufige Ve rfelungseinrichtungen
mit einer Periodenlänge von (2a - J) Bit enthält und dabei a die Anzahl der Stufen
darstellt und j eine mögliche Veränderung der Periodenlänge der in der Verwürfelungseinrichtung
erzeugten Pseudozufallsfolge gegenüber der der Stufenzahl entsprechenden Pseudozufallsfolge
mit einer Länge von (2t - 1) Bit angibt, bei dem die Periodenlänge des Prüfsignals
so gewählt ist, daß das kleinste gemeinsame Vielfache aus der Länge der Rahmenperiode
des Nachrichtenübertragungssystems, der Periodenlänge des Verwürfelers und der Periodenlänge
des Prüfsignals der Periodenlänge eines zur Fehlerortung ausgesandten Ortungssignals
möglichst nahekommt, daß
das Rahmenkennwort des PCM-Systems zur
Überwachung und zum Setzen der Verwürfelungseinrichtung verwendet wird und nur einmal
in der Rahmenperiode enthalten ist, nach Patentanspruch 1 von Patent . ... ... (Aktenz.:
P 27 52 541.3-31).
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Das Hauptpatent betrifft ein Verfahren zur Erzeugung eines Prüfsignals,
das zur adressenfreien Fehlerortung in Übertragungssystemen für digitale Signale,
insbesondere für PCM-Signale, verwendet wird. Bei derartigen Übertragungssystemen
besteht die Notwendigkeit, die mit einzelnen Zwischenregeneratoren bestückte Ubertragungsstrecke
hinsichtlich der Übertragungsqualität zu überprüfen und fehlerhafte Regeneratorabschnitte
zu orten.
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Zu diesem Zweck wird von einer ortenden Endstelle aus an die Übertragungsstrecke
ein Signal abgegeben, durch das zunächst in der ersten Zwischenstelle und anschliessend
in den weiteren Zwischenstellen eine als Schleifenschluß bezeichnete Verbindung
zwischen dem Ausgang des Regenerators für die Signalübertragung in Ortungsrichtung
und dem Eingang des Regenerators für die~Gegenrichtung geschaltet wird. Dadurch
werden von der ortenden Endstelle ausgesandte Prüfsignale nach Durchlaufen des Streckenabschnittes
zur ersten Zwischenstelle wieder zur ortenden Endstelle zurückgesandt, und stehen
dort zur Untersuchung auf Fehleranteile zur Verfügung.
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Bei der Einspeisung des Pulssignals in die ffbertragungsstrecke ergeben
sich dabei Schwierigkeiten, da in den Leitungsendgeräten mehrstufige Verwürfelungseinri
chtungen vorgesehen sind, die das dem Leitungsendgert zugeführ-te Prüfsignal bis
zur Unkenntlichkeit verändern.
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Entsprechend dem Hauptpatent wird deshalb ein Prüfsignal erzeugt,
bei dem die anschließend erfolgende Verwürfelung berücksichtigt ist. Dadurch ergibt
sich
auf der Übertragungsstrecke ein Ortungssignal, in dem periodisch
der gewünschte genau definierte Schleifenschlußbefehl auftritt.
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Die Aufgabe der vorliegenden Erfindung besteht nun darin, eine Anordnung
zur Durchführung des Verfahrens entsprechend dem Hauptpatent zu finden.
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Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß ein getaktetes
n-stufiges rückgekoppeltes Schieberegister vorgesehen ist, bei dem die Ausgänge
der n-ten und der n-1 ten Stufe über einen modulo-2-Addierer mit dem Signaleingang
des Schieberegisters verbunden sind, daß eine Setzeinrichtung vorgesehen ist, die
das Erreichen eines vorgewahlten ersten Taktzeitpunktes feststellt und über die
Clear- und die Setzeingänge der einzelnen Stufen des Schieberegisters dieses in
dem Zustand setzt, den das Schieberegister bei unverkürzter Periode p Taktzeichen
später einnehmen würde und daß in dem unmittelbar folgenden Taktzeitpunkt von der
Setzeinrichtung an den Signaleingang des Schieberegisters ein gegenüber dem ersten
Taktzeitpunkt inverses Signal abgegeben wird.
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Der Hauptvorteil dieser erfindungsgemäßen Anordnung liegt in ihrem
vollständigen Aufbau aus digitalen Bausteinen, der eine Integration wesentlich erleichtert.
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Außerdem ergeben sich dadurch keine Toleranz- und Abgleichprobleme,
wie sie beispielsweise bei einer auf der Verwendung bestimmter Tonsignale basierenden
Anordnung auftreten können.
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Eine spezielle Ausbildung der Anordnung nach der Erfindung ergibt
sich dadurch, daß das Schieberegister n=6 D-Flipflop enthält und daß die Q-Ausgänge
des fünften und des sechsten D-Flipflop an den Eingang des modulo-2-Addierers angeschlossen
sind und daß die Periodenlänge
von 63 auf 59 Bit, also um p=4 Bit
verkürzt wird.
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Eine weitere günstige Ausgestaltung der Anordnung nach der Erfindung
ist im Patentanspruch 3 beschrieben.
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Die Erfindung soll im folgenden anhand der Zeichnung näher erläutert
werden.
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In der Zeichnung zeigt die einzige Figur einen Prüfsignalgenerator
nach der Erfindung. Dieser PrUfsignalgenerator enthält ein erstes Schieberegister
SR1, das aus sechs D-Flipflopstufen S1 ... S6 besteht. Die Takteingänge der einzelnen
Stufen sind ebenso wie der Takteingang eines weiteren D-Flipflops S7 mit dem Takteingang
T1 des Prüfsignalgenerators verbunden. Mit den Q-Ausgängen der ersten Flipflop stufe
S1 und der sechsten Flipflop stufe S6 sowie mit den Q-Ausgängen der zweiten bis
fünften D-Flipflopstufe sind jeweils getrennt die Eingänge eines NAND-Gatters G2
verbunden, außerdem sind mit den Q-Ausgängen der fünften und der sechsten Flipflopstufe
S5, S6 die Eingänge eines als modulo-2-Addierer dienenden Eiklusiv-ODER-Gatters
G1 verbunden. Mit dem Ausgang dieses Gatters ist der Eingang eines weiteren als
modulo-2-Addierer geschalteten Exklusiv-ODER-Gatters G5 verbunden, dessen anderer
Ausgang mit dem 5Ausgang der siebenten Flipflopstufe S7 verbunden ist und dessen
Ausgang an den Eingang der ersten Flipflopstufe S1 des ersten Schieberegisters SA7
angeschlossen ist. Die D-Eingänge der Jeweils folgenden Schieteregisterstufen sind
mit den Q-Ausgängen der vorgeschalteten Schieberegisterstufen verbunden.
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Mit dem Ausgang des NAND-Gatters G2 ist der erste nichtinvertierende
Eingang eines AND-Gatters G4 verbunden. ist dessen AusgangsanschluB/mit dem D-Eingang
der siebenten
Flipflopstufe S7, mit den invertierenden Clear-Eingängen
der ersten bis dritten Schieberegisterstufe S1, S2, S3 und mit den invertierenden
Setzeingängen S der vierten bis sechsten Schieberegisterstufe S1 ... S6 sowie über
den Anschlußpunkt T2 mit einem Eingang einer Zähleinrichtung ZE verbunden. Mit dem
Ausgang dieser Zähleinrichtung ist der eine Eingangsanschluß eines dritten als modulo-2-Addierer
geschalteten Exklusiv-ODER-Gatters G3 verbunden, dessen anderer Anschluß an den
Q-Ausgang der sechsten Schieberegisterstufe S6 angeschlossen ist. Der Ausgang dieses
dritten modulo-2-Addierers G3 ist mit dem Eingang eines zweiten Schieberegisters
SR2 verbunden, dessen Takteingang mit dem Takteingang T1 des Prüfsignalgenerators
verbunden ist und dessen Ausgangsanschluß den Ausgang 0 des Prüfsignalgenerators
darstellt.
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Mit dem Takteingang T7 des Prüfsignalgenerators sind weiterhin der
Takteingang der Zhhleinrichtung ZE und der Eingang eines ersten Zählers ZR1 verbunden.
An den Ausgang des ersten Zählers ist der Eingang eines zweiten Zählers ZR2 und
der zweite Eingang des zweiten Schieberegisters SR2 angeschlossen. Der Ausgang des
zweiten Zählers ZR2 ist an einen invertierenden Eingang des AND-Gatters G4 angeschlossen.
Die Zähleinrichtung ZE enthält weiterhin Anschlüsse für den Zähltakt TZ und den
Setzpuls SP. Die Zähleinrichtung ZE enthält neben einem dreistelligen Dezimalzähler
einen Impulsgenerator und eine Verzögerungseinri chtung.
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Das AND-Gatter G2 dient zur Erzeugung eines Setzimpulses, der dann
abgegeben wird, wenn in den Schieberegisterstufen S1 und S6 eine logische Eins und
in den Schieberegisterstufen S2 und S5 eine logische Null eingeschrieben ist. Das
Setzen erfolgt dabei so, daß der Inhalt der Stufen S1 bis S5 des ersten Schieberegisters
in
den Zustand gesetzt wird, wie er vier Taktzeiten später bei der ungekürzten Periode
auftreten würde. Da Jedoch die sechste Schieberegisterstufe S6 nicht mitgesetzt
wird, weil sie bereits auf logisch "1" ist, ist der Ausgang des ersten modulo-2-Addierers
G1 nicht auf den fUr die um 4 Bit verkürzte Periode erforderlichen Zustand gesetzt.
Aus diesem Grund ist zwischen dem Ausgang des ersten modulo-2-Addierers G1 und dem
Eingang der ersten Schieberegisterstufe der weitere modulo-2-Addierer G5 eingeschaltet,
dessen zweiter Ausgang an den Q-Ausgang der zusätzlichen Flipflopstufe S7 angeschlossen
ist. Der Eingang und der Clear-Eingang dieser zusätzlichen Flipflopstufe sind an
den Ausgang des AND-Gatters G4 und damit an den Ausgang des NAND-Gatters G2 angeschlossen.
Aus diesem Grunde ist der Q-Ausgang der zusätzlichen Flipflopstufe S7 nur in der
Zeit zwischen einem vom Gatter G2 abgegebenen Setzimpuls und dem folgenden Taktimpuls
im logischen Einszustand. Nur während dieser Zeit wird also durch den zweiten modulo-2-Addierer
G5 der logische Zustand am Eingang der ersten Schieberegisterstufe S7 invertiert.
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Der erste Zähler ZR1 dient zur Erzeugung eines Rahmentaktes, so daß
im vorliegenden Falle bei Jedem 1536.
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Taktimpuls vom ersten Zähler ein Ausgangsimpuls an das zweite Schieberegister
SR2 und den zweiten Zähler ZR2 abgegeben wird. Der zweite Zähler ZR2 gibt bei Jedem
59. Eingangsimpuls einen logischen Einsimpuls an den invertierenden Eingang des
angeschlossenen AND-Gatters G4 ab, durch den dessen Ausgang auf logisch Null gesetzt
wird. Ein Ausgangsimpuls des zweiten Zählers ZR2 hat damit auf das Schieberegister
die gleiche Setzwirkung wie eine am Ausgang des NAND-Gatters D2 auftretende logische
Null.
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Bei Anlegen eines Taktsignals mit einer im vorliegenden Falle gewählten
Frequenz von 34.368 kHz an den Takteingang T1 werden die einzelnen Stufen des Schieberegisters
nacheinander gesetzt bzw. rückgesetzt, so daß am Signalausgang SO des ersten Schieberegisters
SR1 ein Ausgangssignal mit einer Periodenlänge von (26 - 5) Bit abgegeben wird.
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Zur Einblendung einer bestimmten Fehlerquote wird in Jeder 1000. Periode
des Prüfsignals ein Bit invertiert zu seinem Sollwert abgegeben. Dies geschieht
dadurch, daß in jeder 1000. Periode die erste auf den Setzzeitpunkt in dieser Periode
folgende binäre Eins im Ausgangssignal des Prüfsignalgenerators durch eine binäre
Null ersetzt wird. Zu diesem Zweck wird der Setzpuls des ersten Schieberegisters
über T2 der Zähleinrichtung ZE zugeführt, deren Ausgangssignal im dritten modulo-2-Addierer
G3 zum Ausgangssignal des ersten Schieberegisters modulo-2-addiert wird. Durch den
in der Zähleinrichtung ZE enthaltenen dreistelligen Dezimalzähler wird Jeder vom
AND-Gatter G4 abgegebene Rücksetzimpuls gezählt und beim 1000. Rücksetzimpuls der
in der Zähleinrichtung vorgesehene Impulsgenerator aktiviert. Über eine in der Zähleinrichtung
enthaltene Verzögerungseinrichtung wird ein Ausgangsimpuls des Impulsgenerators
an den einen Eingang des dritten modulo-2-Addierers G3 abgegeben. Zusätzlich können
über Anschlüsse an der Zähleinrichtung der Zähltakt ZT und der Setzpuls SP entnommen
werden.
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Das zweite Schieberegister SR2 enthält eine der Anzahl der Bits des
Rahmenkennwortes entsprechende Anzahl an Schieberegisterstufen, die mit einer Einblendelogik
verbunden sind. Durch den vom ersten Zähler ZR1 abgegebenen Rahmentakt gesteuert
ersetzt die Einblendelogik einen
Teil der durch das zweite Schieberegister
durchlaufenden Prüfsignalfolge durch das gewünschte Rahmenkennwort.
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3 Patentansprüche 1 Figur