DE3916482A1

DE3916482A1 - Verfahren zur umwandlung von aus datenworten gebildeten digitalen signalen sowie digital/analog-wandler

Info

Publication number: DE3916482A1
Application number: DE19893916482
Authority: DE
Inventors: Erfinder Wird Nachtraeglich Benannt Der
Original assignee: Deutsche Thomson Brandt GmbH
Current assignee: Deutsche Thomson Brandt GmbH
Priority date: 1989-05-20
Filing date: 1989-05-20
Publication date: 1990-11-22
Also published as: JPH036921A

Description

Die Erfindung betrifft ein Verfahren zur Umwandlung von aus Datenworten gebildeten digitalen Signalen nach dem Oberbegriff des Anspruchs 1.

Zur Umwandlung von pulscodierten Signalen in analoge Signale sind folgende Verfahren am bekanntesten:

In einem häufig verwendeten Verfahren werden die digitalen Eingangssignale zur Aktivierung von Schaltern genutzt, so daß definierte Verbindungen in einem Widerstands-Leiter-Netzwerk geschaffen werden, wodurch in den Netzwerk-Ausgangsanschlüssen ein Spannung- oder ein Stromwert erzeugt werden kann, der dem digitalen Eingangswort entspricht. Dieses Verfahren verlangt jedoch eine enge Toleranzklasse der verwendeten Widerstände, soll ein Verlust an Genauigkeit bei der D/A-Umwandlung vermieden werden.

In einem weiteren oft benutzten Verfahren wurden als voreinstellbare Binärzähler in Verbindung mit einem RS-Flipflop ausgebildete Pulsbreitenmodulatoren (PWM) verwendet, wobei nach Integration des pulsweitenmodulierten Signals am Analogausgang ein dem digitalen Eingangswort entsprechender analoger Gleichspannungswert erzeugt wird. Dieser D/A-Wandler ist im Vergleich zu dem vorigen sehr langsam und kann aufgrund seiner maximalen Taktfrequenz nur eine begrenzte Datenmenge verarbeiten.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, ein Verfahren der eingangs genannten Art dahingehend zu verbessern, daß die zeitliche Auflösung des anlogen Signals gegenüber der durch die Taktperiodendauer vorgegebenen Auflösung des Taktes, mit der der Digital/Analog-Wandler getaktet wird, vergrößert wird.

Diese Aufgabe wird erfindungsgemäß durch das im Anspruch 1 angegebene Verfahren gelöst.

Die Bestimmung der gesamten Pulsweite erfolgt also in zwei Schritten. Der einem ganzzahligen Vielfachen der Taktperiodendauer entsprechende Anteil der Pulsweite wird nur durch Auswertung der höherwertigen Bits der eintreffenden Datenworte ermittelt. Die einem Bruchteil der Taktperiodendauer entsprechenden Anteile der Pulsweite hingegen werden durch abgestufte Zeitverzögerungen ermittelt. Die gesamte Pulsweite ergibt sich dann aus der Summe der beiden Anteile.

Die Erfindung betrifft ferner einen Digital/Analog-Wandler nach dem Oberbegriff des Anspruchs 2.

Diesbezüglich liegt ihr die Aufgabe zugrunde, einen Digital/Analog-Wandler der eingangs genannten Art dahingehend zu verbessern, daß die zeitliche Auflösung des anlogen Signals gegenüber der durch die Taktperiodendauer vorgegebenen Auflösung des Taktes, mit der der Digital/Analog-Wandler getaktet wird, vergrößert wird.

Diese Aufgabe wird erfindungsgemäß durch den in Anspruch 2 beschriebenen Digital/Analog-Wandler gelöst.

Weiterbildungen und vorteilhafte Ausgestaltungen des Verfahrens und des Analog/Digital-Wandlers ergeben sich aus den Ansprüchen, der weiteren Beschreibung und der Zeichnung.

Diese zeigt in

Fig. 1 ein Blockschaltbild eines bekannten Digital/Analog-Wandlers,

Fig. 2 ein Blockschaltbild eines erfindungsgemäßen Digital/Analog-Wandlers,

Fig. 3 ein Zeitdiagramm für die Schaltung gemäß Fig. 1 und

Fig. 4 ein Zeitdiagramm für die Schaltung gemäß Fig. 2.

Bei der in Fig. 1 dargestellten Schaltung wird das vollständige Datenwort den Dateneingängen eines vorwärtszählenden voreinstellbaren Binärzählers 5 zugeführt. Mit dem Zähler-Setzimpuls wird ein RS-Flipflop 6 gesetzt sowie das Datenwort im Zähler 5 zwischengespeichert. Durch ein Freigabesignal für das Taktsignal wird nun der Zählvorgang ausgelöst. Wenn am Zählerausgang der Übertragsimpuls RC auftritt, wird das RS-Flipflop 6 wieder zurückgesetzt, so daß am Ausgang des RS-Flipflops 6 ein dem Datenwort entsprechendes pulsweitenmoduliertes Signal erzeugt wird. Anschließend wird der Zählervorgang durch Wegnahme des Freigabesignals für das Taktsignal unterbrochen, der Zähler 5 zurückgesetzt sowie danach den Dateneingängen das nächste Datenwort zugeführt und der Umwandlungszyklus beginnt von neuem.

Fig. 3 zeigt ein zu der in Fig. 1 dargestellten Schaltung gehörendes Impulsdiagramm. In Zeile 1 ist das Taktsignal dargestellt, mit dem der Binärzähler 5 getaktet wird, und in den Zeilen 2 bis 17 sind Ausgangssignale des RS-Flipflop 6 für alle 16 möglichen Werte von 4-Bit-Datenworten dargestellt, die am Eingang des Zählers 5 anliegen können. Die Werte der Datenworte sind rechts in der Darstellung als Binär- und als Dezimalzahlen dargestellt. Die Ausgangssignale des RS-Flipflops 6 stellen die analogen pulsweitenmodulierten Signale dar. Wie die Zeichnung zeigt, ist die mögliche Auflösung der Pulsweite der analogen Signale durch die Periodendauer des Taktsignals vorgegeben.

Bei der in Fig. 2 dargestellten Schaltung wird das um die zwei niederwertigen Bitstellen reduzierte Datenwort den Dateneingängen eines voreinstellbaren vorwärtszählenden Binärzählers 1, der zwei Dateneingänge weniger benötigt, zugeführt. Mit dem Zähler-Setzimpuls Load wird ebenfalls ein RS-Flipflop 2 gesetzt sowie das Datenwort im Zähler 1 zwischengespeichert und anschließend mit dem Freigabesignal für das Taktsignal Clock der Zählvorgang eingeleitet. In diesem Fall erscheint nun der Übertragsimpuls RC früher, da zwei Binärstellen weniger durch den Zähler 1 bearbeitet werden müssen. Zur Gewinnung der vollständigen Pulsweite, die dem vollständigen Datenwort entspricht, wird der das RS-Flipflop 2 rücksetzende Übertragsimpuls RC des Zählers 1 definiert verzögert, wobei die beiden niederwertigen Bits, welche die Verzögerungszeit bestimmen, den Steuereingängen eines Datenselektors 3 zugeführt werden und ihrem Dateninhalt entsprechend einen von vier Ausgängen des Verzögerungsgliedes 4 auswählen und mit dem Rücksetzeingang des Flipflops 2 verbinden. An den einzelnen Ausgängen des Verzögerungsgliedes 4 tritt der Rücksetzimpuls RS jeweils um eine gleichlange Zeiteinheit verzögert auf, wobei die Summe der Zeiteinheiten eine volle Taktsignalperiode beträgt.

Fig. 4 zeigt ein zu der in Fig. 2 dargestellten Schaltung gehörendes Impulsdiagramm. In Zeile 1 ist das Taktsignal Clock dargestellt, mit dem der Binärzähler 1 getaktet wird, und in den Zeilen 2 bis 17 sind Ausgangssignale des RS-Flipflop 2 für alle 16 möglichen Werte von 4-Bit- Datenworten dargestellt, die am Eingang der Schaltung anliegen können. Die Werte der Datenworte sind rechts in der Darstellung als Binär- und als Dezimalzahlen dargestellt.

Die Ausgangssignale des RS-Flipflops 1 stellen die analogen pulsweitenmodulierten Signale dar. Das Taktsignal in Zeile 1 besitzt hier eine um den Faktor Vier längere Periodendauer. Damit lassen sich alle Pulsweiten bilden, die den Werten 0, 4, 8, 12 und 16 der Datenworte entsprechen. Die Zwischenwerte werden durch Verzögern des Zähler-Übertragimpulses RC um ¼, ½ oder ¾ der Periodendauer des Taktsignals erzeugt.

Soll statt einer Auflösungserhöhung gegenüber der Schaltung gemäß Fig. 1 nur die gleiche Auflösung erreicht werden, so reicht hierfür eine um den Faktor Vier verminderte Taktfrequenz aus. Dies kann vorteilhaft bei solchen Bauelementen angewandt werden, die aufgrund ihrer Grenzfrequenz nicht mit einer der gewünschten Auflösung entsprechenden Taktfrequenz arbeiten würden.

Claims

1. Verfahren zur Umwandlung von aus Datenworten gebildeten digitalen Signalen, insbesondere PCM-Signalen in analoge, pulsweitenmodulierte Signale mittels eines getakteten Digital/Analog-Wandlers, dadurch gekennzeichnet, daß Dateneingängen eines voreinstellbaren Binärzählers bit-reduzierte Datenworte zugeführt werden, die wenigstens um das niederwertige Bit 2°, vorzugsweise um die Bits 2° und 2¹ verkürzt sind, daß durch einen Zähler-Setzimpuls (Load) ein RS-Flipflop gesetzt und durch einen Zähler-Übertragsimpuls (RC) rückgesetzt wird, wobei der Zähler-Übertragsimpuls (RC) dem RS-Flipflop verzögert zugeführt wird und die Verzögerungszeit von dem bzw. den niederwertigen Bits bestimmt wird, in dem die dem Bit 2° entsprechende Zeiteinheit mit dem Wert eines aus den niederwertigen Bits gebildeten Datenworts vervielfacht wird.

2. Digital/Analog-Wandler zur Umwandlung von aus Datenworten gebildeten digitalen Signalen, insbesondere PCM-Signalen in analoge, pulsweitenmodulierte Signale, dadurch gekennzeichnet, daß ein voreinstellbarer Binärzähler (1), ein RS-Flipflop (2), ein Verzögerungsglied (4) sowie ein Datenselektor (3) vorgesehen sind, daß dem Datenselektor (3) die Datenworte und den Dateneingängen des voreinstellbaren Binärzählers (1) bit-reduzierte Datenworte zugeführt sind, die wenigstens um das niederwertige Bit 2°, vorzugsweise um die Bits 2° und 2¹ verkürzt sind, daß der Zähler (1) durch ein Taktsignal (Clock) getaktet ist, daß durch einen Zähler-Setzimpuls (Load) das RS-Flipflop (2) setzt und durch einen Zähler-Übertragsimpuls (RC) rücksetzbar ist, wobei der Zähler-Übertragsimpuls (RC) dem RS-Flipflop (2) über das Verzögerungsglied (4) und den Datenselektor (3) zugeführt ist und daß Ausgänge des Verzögerungsgliedes (4) derart vom Datenselektor (3) ausgewählt sind, daß die Verzögerungszeit von dem bzw. den niederwertigen Bits bestimmt wird, in dem die dem Bit 2° entsprechende Zeiteinheit mit dem Wert eines aus den niederwertigen Bits gebildeten Datenwortes multipliziert wird.

3. Digital/Analog-Wandler nach Anspruch 2, dadurch gekennzeichnet, daß das Verzögerungsglied (4) eine Serienschaltung von Laufzeitketten aus LC-Gliedern umfaßt.

4. Digital/Analog-Wandler nach Anspruch 3, dadurch gekennzeichnet, daß die Laufzeitketten in Gyratortechnik ausgeführt sind.