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Digital/Analog-Wandlerkreis Die Erfindung betrifft allgemein einenDigital/Analog-Wandlerkreis
, der zur Dekodierung und Wandlung eines Digitalsignals, wie eines PCM-Signals,in
ein Analogsignal, z.B. ein Audiosignal, benutzt wird, und insbesondere betrifft
die Erfindung einen D/A-Wandlerkreis, durch welchen eine Dynamikdehnung (expansion)
bewirkt wird, so daß ein eingegebenes Digitalsignal mit einer bestimmten Bitzahl
durch D/A-Wandler mit geringerer Bit-Kapazität verarbeitet werden kann.
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Wie bekannt, wird der Dynamikbereich eines durch einen A/D-oder einen
D/A-Wandler verarbeiteten Analogsignals durch die Gesamtbitzahl des entsprechenden
Wandlers bestimmt.
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Da die Beschaffungskosten von A/D- oder D/A-Wandlern mit ansteigender
Bitzahl beträchtlich ansteigen, werden in Digitalgeräten der unteren Preisklassen
beispielsweise sogenannte Kompressions- oder Dynamikpresser-A/D-Wancller und Dynamikdehnungs-D/A-Wandler
eingesetzt, so daß die Signalverarbeitung unter Verwendung von preisgünstigeren
A/D-Wandlern oder D/A-Wandlern mit geringerer Bitzahl ausgeführt werden kann, wenn
der Dynamikbereich des zu verarbeitenden Signales größer als der Dynamikbereich.
ist, der der Bitzahl oder Bit-Kapazität des benutzten Wandlers entspricht.
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Wenn auch übliche D/A-Wandlerschaltungen des Dynamikdehnungs-Typs,
wie später beschrieben wird, einen gewünschten Dynamikbereich bei Verwendung eines
D/A-Wandlers mit geringer Bitzahl dadurch sicherstellen können, daß eine Dehnung
mit i.estimer Bit-Zahl ausgeführt wird, falls das anliegende Digitalsignal einer
Analogsignalgröße entspricht, die größer als des halbe Spitzenwert des Analogsignais
ist, besteht dabei ein Problem,
daß ein Quantsierungs-Fe1ler bei
der Dynamikdehnung auftreten kann, da der Unterbereich oder die Stufengröße bei
der Dehnung größer als der Unterbereich oder die Stufengröße bei Nichtdehnung ist,
und ein weiteres Problem besteht darin, daß die Genauigkeit der in der zur Dynamikdehnung
benutzten Schaltung mit veränderbarer Dämpfung oder schaltbarer Dämpfung benutzten
Widerstände der L)ehnungs-Bitzahl entsprechen muß und die Genauigkeit der Schaltung
sich infolge von Gleichstromverlusten oder -ableitungen in einem elektronischen
Schalter dieser umschaltbaren Schaltung verschlechtert.
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Die Erfindung hat das Ziel, eine Wandlerschaltung zu schaffen, bei
der diese beschriebenen Nachteile und Probleme weitestgehend beseitigt sind, d.h.
das Ziel der vorliegenden Erfindung ist so anzusehen, daß eine D/A-Wandlerschaltung
geschaffen werden soll, die ein Analogsignal mit zufriedenstellender Wellenform
dadurch schafft, daß jeder Unterbereich oder Stufenbereich bei der l)/A-Wan(31ung
ausreíchcwnd klein gehalten wird.
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Durch die Erfindung wird eine D/A-Wandlerschaltung geschaffen, welche
folgende Teile enthält: einen Dekoder, der mindestens zwei Bit des anliegenden in
ein Analogsignal zu wandelnden Digitalsignals aufnimmt, wobei eines dieser zwei
Bit ein Bit mit größter Wertigkeit des anliegenden Digitalsignals ist, und der ein
Ausgangssignal erzeugt, welches anzeigt, ob die Größe eines durch das anliegende
Digitalsignal dargestellten Analogsignals größer oder kleiner als ein vorbestimmter
Wert ist, einen ersten, durch das Ausgangssignal des Dekoders gesteuerten Datenselektor,
der unter Einfluß des Dekoder-Ausgangssignals als Ausgangssignal jeweils eine von
zwei Reihen aus aufeinanderfolgenden Bit des anliegenden Digitalsignals auswählt,
wobei eine der beiden Reihen das Bit mit größter Wertigkeit und die andere ein Bit
mit geringster Wertigkeit des anliegenden Digitalsignals enthält, einen ersten
D/A-Wandler
mit einer Eingangsklemme für eine externe Referenzspannung, der die ausgegebenen
Daten vom ersten Datenselektor aufnimmt und ein Ausgangs-Analogsignal unter Benutzung
einer ersten, an der externen Referenzspannungs-Eingangsklemme angelegten Referenzspannung
erzeugt, einen Digitaldaten-Generator zur Erzeugung eines vorbestimmten Digital-Datums,
einen zweiten durch das Ausgangssignal des Dekoders gesteuerten Datcnsclektor, der
als Ausgangsdaten eine Reihe aus aufeinanderfolgenden Bits des anliegenden Digitalsignals
einschließlich des Bit geringster Wertigkeit oder die vorbestimmten Digitaldaten
von dem Digitaldaten-Generator auswählt, einen zweiten D/A-Wandler mit einer Eingangsklemme
für eine externe Referenzspannung, der die von dem zweiten Datenselektor ausgegebenen
Daten aufnimmt und ein Ausgangs-Analogsignal unter Benutzung einer zweiten, an seine
Extern-Referenzspannungs-Eingangsklemme angelegten Referenzspannung erzeugt, wobei
der zweite D/A-Wandler eine Spannung erzeugt, die eine bestimmte Beziehung zur zweiten
Referenzspannung aufweist, wenn die vorbestimmten Digitaldaten über den zweiten
Datenselektor angelegt werden, eine Gleichspannungsquelle zur Erzeugung einer vorbestimmten
Spannung, die an die Extern-Referenzspannungs-Eingangsklemme des zweiten- D/A-Wandlers
als zweite Referenzspannung angelegt wird, und eine Einrichtung zur Erzeugung der
ersten, an die Extern-Referenzspannungs-Eingangsklemme des ersten D/A-Wandlers angelegten
Referenzspannung, wobei diese Einrichtung durch das Ausgangssignal des Dekoders
so gesteuert wird, daß an die Extern-Referenzspannungs-Eingangsklemme des ersten
D/A-Wandlers die Summe aus der zweiten Referenzspannung und der Ausgangs spannung
des zweiten D/A-Wandlers oder nur die zweite Referenzspannung angelegt wird.
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Anhand der Zeichnung wird nachfolgend ein als relevant angesehenes
Ausführungsbeispiel nach dem Stand der Technik und ein Ausführungsbeispiel eines
erfindungsgemäßen D/A-Wandlerkreises beschrieben; in der Zeichnung zeigt:
Fig.
1 ein Blockschaltbild eines bekannten D/A-Wandlerkreises, Fig. 2 eine Darstellung
des in ein Analogsignal zu wandelnden angelegten Digitalsignals, Fig. 3 ein Blockschaltbild
eines Ausführungsbeispiels für einen Dekoderaufbau, der in dem bekannten D/A-Wandlerkreis
nach Fig. 1 oder bei dem erfindungsgemäßen Wandlerkreis eingesetzt werden kann,
Fig. 4 ein Blockschaltbild eines Ausführungsbeispiels für einen D/A-Wandlerkreis
der erfindullgsgemäf30n Art, und Fig.SA bis 5D Wellenform-Darstellungen zur Erklärung
der Unterschiede bei Ausgangs-Analogsignal-Wellenformen, die jeweils durch den bekannten
oder den erfindungsgemäßen A/D-Wandlerkreis erhalten werden.
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/(Fig.1) Zunächst werden anhand des Blockschaltbildes/eines bekannten
D/A-Wandlerkreises mit Dynamikdehnung die Probleme aufgezeigt, die bei derartigen
Geräten auftreten. Es sind eine Reihe 1 von Eingangsklemmen zur Aufnahme eines anliegenden
Digitalsignals dargestellt, und diese Reihe 1 umfaßt n Klemmen mit der Bezeichnung
10t 11, 12, 13, ... 1 (n-2) , 1 (n-1) , falls das anliegende Digitalsignal n Bit
besitzt.
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Weiter ist ein Dekoder DC vorhanden, der ein Signal erzeugt, das anzeigt,
ob die Größe eines durch das anliegende Digitalsignal dargestellten Analogsignals
größer oder kleiner als ein vorbesLilmllecr Wert ist. Das geschieht auf die Weise,
daß einige Bit (im dargestellten Beispiel zwei Bit) einschließlich des Bit größter
Wertigkeit, im folgenden mit MSB (most significant bit) bezeichnet, dekodiert werden.
Es ist ein Datenselektor DS mit einer Reihe A von Eingangsklemmen vorhanden, an
welche der Informationsgehalt von m Bit einschließlich
des MSB
des anliegenden n Bit-Digitalsignals anliegt (dabei ist n> m) und eine weitere
Eingangsklemmen-Reihe B, an dem der Informationsgehalt von m Bit einschließlich
des Bit geringster Wertigkeit LSB (least significant bit) des aus n Bit bestehenden
anliegenden Digitalsignals angelegt ist. Der Datenselektor DS besitzt eine Reihe
Q von Ausgangsklemmen zur Ausgabe einer Information mit m Bit und ist so ausgelegt,
daß wahlweise einer Signalanteile, die an Reihe A oder an Reihe B anliegen, an die
Ausgangsklemmen-Reihe Q weitergegeben wird, und zwar in Abhängigkeit von einem Auswahlsignal,
das an der Klemme SEL des Datenselektors- anliegt.
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Ein D/A-Wandler DAC erzeugt ein Analogsignal entsprechend dem von
der Ausgangsklemmen-Reihe Q des Datenselektors DS ausgegebenen Digitalsignals mit
m Bit, und eine Dämpfungsschaltung oder ein Dämpfungskreis GC mit veränderbarer
oder einstellbarer Dämpfung gibt ein Ausgangssignal an eine Ausgangsklemme 2 ab.
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Da das Eingangssignal n Bit enthält, während der verwendete D/A-Wandler
DAC eine Kapazität von m Bit hat, ist es notwendig, daß die gesamte Wandlerschaltung
eine Dehnung von (n-m) = K Bit durchführt.
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Wird beispielsweise angenommen, daß das anliegende Digitalsignal
4 Bit enthält und der D/A-Wandler DAC ein @-Bit-Wandler ist, so ergibt sich, daß
(4-3) = 1 Bit, d.h. 6 dB, das Dehnungsmaß für den D/A-Wandlerkreis ist.
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Falls das anliegende Digitalsignal nach einem Binärkode gemäß dem
2er-Komplementverfahren aufgebaut ist, so ist es nur erforderlich zu überprüfen,
ob die oberen 2 Bit des anliegenden Digitalsignals den Wert 1, 0 oder 0, 1 annehmen,
um sicherzustellen, ob eine Dehnung in dem D/A-Wandlerkreis benötigt wird oder nicht,
wie sich aus Fig. 2 ergibt, und in diesem Fall kann ein einfaches EXKLUSIV-ODER-Glied
als Dkoder DC in Fig. 1 benutzt werden.
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Es ist auch lediglich notwendig, die oberen drei Bit des anliegenden
Digitalsignals zu überprüfen, um festzustellen, ob ein Dehnungsvorgang in dem D/A-Wandlerkreis
benotigt wird, wenn der D/A-Wandlerkreis eine Dehnungswirkung von 12 dB besitzen
soll. In diesem Fall ist ein Wandler DC gemäß Fig. 3 einzusetzen.
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Allgemein gesprochen, kann die N9Lwendigk<.it einer Dehnung in
dem D/A-Wandlerkreis durch Überprüfen der oberen (K+1) Bit des anliegenden Digitalsignals
geprüft werden, falls der D/A-Wandlerkreis eine Dehnung von K Bit durchführen soll.
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Bei dem bekannten D/A-Wandlerkreis nach Fig. 1, der zur Durchführung
einer Dehnung um 1 Bit aufgebaut ist, wird das MSB des anliegenden Digitalsignals
an die Klemme 10 der Eingangsklemmen-Reihe 1 angelegt, während das nächst niedrige
Bit an die Klemme 11 der Eingangsklemmen-Reihe 1 und die restlichen Bit des anliegenden
Digitalsignals jeweils an die folgenden Klemmen 12, 13 ... angelegt werden, so daß
das LSB des anliegenden Digitalsignals an der.
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Klemme 1 (n-t) der Eingangsklemmen-Reihe 1 angelegt wird.
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Die erste Klemme 10 der Eingangsklemmen-Reihe 1 ist mit der ersten
Klemme AO der Klemmenreihe A des Datenselektors DS und mit dem Dekoder DC verbunden,
während die zweite Klemme 11 der Eingangsklemmen-Reihe 1 mit der zweiten. Klemme
Al der Klemmenreihe A des Datenselektors DS, mit einer ersten Klemme BO der anderen
Klemmenreihe B und dem Dekoder DC verbunden ist, und weiter ist die dritte Eingangsklemme
12 der Klemmenreihe 1 mit einer dritten Klemme A2 der Klemmenreihe A des Datenselektors
DS und einer zweiten Klemme B1 zwar anderen Klemmenreihe B verbunden. In dieser
Weise sind jeweilige Klemmen der Eingangsklemmen-Reihe 1 mit den entsprechenden
Klemmen der Klemmenreihen A und B des Datenselektors DS verbunden,
und
die letzte Klemme 1 (n-1) der Eingangsklemmen-Reihe 1 ist nur mit einer Klemme B(m-1)
der Klemmenreihe B des Datenselektors DS verbunden.
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Entsprechend wird den Klemmen AO bis A(m-1) der Klemmenreihe A des
Datenselektors DS eine Information von m Bit einschließlich dem MSB des anliegenden
Digitalsignals zugeführt, während die Klemmen BO bis-B(m-1) der Klemmenreihe B des
Datenselektors DS eine Information aus m Bit erhalten, die von dem auf das MSB folgenden
Bit bis zum LSB des anliegenden Digitalsignais reicht.
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Eine aus m Bit bestehende Digitalsignal-Information, die an den Eingangsklemmen-Reihen
A und B des Datenselektors DS anliegt, wird durch das vom Dekoder DC abgegebene
Wahlsignal ausgewählt, und die ausgewählte Information wird an die entsprechenden
Klemmen QO bis Q(m-1) -der Ausgangsklemmen-Reihe Q weitergegeben, von wo sie zum
D/A-Wandler DAC als Eingangssignal gelangt.
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Wenn das an der Eingangsklemmen-Reihe 1 anliegende Eingangs-Digitalsignal
eine Analogsignalgröße darstellt, die größer als der halbe Spitzenwert für das Analogsignal
ist, erscheint die an der Eingangsklemmen-Reihe A anliegende Information an der
Ausgangsklemmen-Reihe Q des Datenselektors DS unter Steuerung des vom Dekoder DC
ausgegebenen Wahlsignals. Andererseits wird dann,.wenn das an der Eingangsklemmen-Reihe
1 anliegende Eingangs-Digitalsignal eine Analogsignalgröße darstellt, die geringer
als der halbe Spitzenwert ist, die an der anderen Eingangsklemmen-Reihe B anliegende
Information an der Ausgangsklemmen-Reihe Q des Datenselektors DS unter Beeinflussung
durch das vom Dekoder DC ausgegebene- Wahlsignal erscheinen, Zusätzlich wird der
bewegliche Kontakt a eines Umschalters SW in dem Kreis GC mit umschaltbarer Verstärkung
(Dämpfung) durch das Wahlsignal vom Dekoder DC umgeschaltet, und zwar wird dann,
we!nrl
das llll iegerlde Di qi talsignal an der LinganCjsklemme 1 ein Analogsignal darstellt,
welches größer als die Hälfte des Spitzenwertes ist, das Ausgangssignal des D/A-Wandlers
DAC über den stationären Kontakt b des Umschalters SW.und den beweglichen Kontakt
a zur Ausgangsklemme 2 geleitet, während andererseits, wenn das an der Eingangsklemmen-Reihe
1 anliegende Digitalsignal ein Analogsignal darstellt, dessen Größe unter der Hälfte
des Spitzenwertes liegt, die vom D/A-Wandler DAC abgegebene Signalspannung über
einen Spannurlgsteiler aus den Widerständen R1 und R2 halbiert wird, und die halbierte
Spannung über den stationären Kontakt c des Umschalters SW und seinen beweglichen
Kontakt a zur Ausgangsklemme 2 geleistet wird.
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Nun kann dieser bekannte D/A-Wandlerkreis des Dehnungstyps nach Fig.
1 einen erforderlichen Dynamikbereich bei Benutzung eines D/A-Wandlers mit kleiner
Bitzahl dadurch sicherstellen, daß die erwähnten Vorgänge ablaufen, so daß eine
Dehnungswirkung entsprechend K Bit ausgeführt wird, falls das anliegende Digitalsignal
eine Analogsignalgröße über dem halben Spitzenwert darstellt , jedoch besteht ein
Problem darin, daß bei der Dehnung ein beträchtlicher Quantisierungsfehler auftritt,
da die. Stufengröße oder der Unterbereich bei der Dehnung größer als die Stufengröße
oder der Unterbereich bei Nicht-Dehnung wird, und auch muß die Genauigkeit der in
der Dämpfungsschaltung benutzten Widerstände den K Bit entsprechen, wobei sich eine
Gleichstromableitung in dem elektronischen Schalter dieser veränderlichen Dämpfungsschaltung
verschlechternd auswirkt. Aus diesen Gründen ist ein verbesserter Wandlerkreis erforderlich,
wie er nun anhand der Fig. 4 beschrieben wird.
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In Fig. 4 ist ein Blockschaltbild'einer Ausführung des erfindungsgemäßen
D/A-Wandlerkreises gezeigt, mit einer Eingangsklemmen-Reihe 1 zum Empfang eines
angelegten Digitalsignals,
einem Dekoder DC, zwei Datenselektoren
DS1 und DS2, von jetzt an als erster DAtenselektor DS1 und zweiter Datenselektor
DS2 bezeichnet, mit einem ersten und einem zweiten Zwischenspeicher oder Verriegelungskreis
LC1 und LC2, mit einem ersten /DAC D/A-Wandler /, der eine externe Referenz-Eingangsklemme
3 besitzt, einem zweiten D/A-Wandler DAC2 mit einer externen Referenz-Eingangsklemme
4, mit einer Referenzspannungsquelle SV, einem Fest-Datenkreis SD, einem Schaltkreis
SWC, Widerständen Ra und Rb und einer Ausgangsklemme 2.
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Die Eingangsklemmen-Reihe 1 umfaßt n Klenunen 10, 11, 12, 13, 1(n-3),
1 (n-2) und 1 (n-1) entsprechend den n Bit-Stellen des anliegenden Digitalsignals.
Als erster Datenselektor DS1 wird ein Kreis benutzt, der durch Umschalten zwei Ausgangssignale
mit m Bit-Stellen ausdrücken kann, wobei m = (n-K), und der D/A-Wandlerkreis ist
so aufgebaut, daß er eine Dehnung oder Expansion um K Bit ausführen kann.
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Der Datenselektor DS1 in Fig. 4 besitzt eine Eingangsklemmen-Reihe
A mit Eingangsklemmen A0, A1, A2, A3,..., A(m-1) und eine weitere Eingangsklemmen-Reihe
B mit m Eingangsklemmen BO, B1, ... B(m-3), B(m-2) und B(m-1). Es ist eine Reihe
Q von m Ausgangsklemmen Q0, Q1, Q2, ... Q(m-1) vorhanden und der Datenselektor DS1
ist so ausgelegt, daß das an der Eingangsklemmen-Reihe A oder das an der Eingangsklemmen-Reihe
B anliegende Digitalsignal an der Ausgangsklemmen-Reihe Q erscheint in Abhängigkeit
von dem durch den Dekoder DC angelegten Auswahlsignal.
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Die jeweiligen Klemmen 10, 11, ... 1(n-1) der Eingangsklemmen-/-Reihen
Reihe 1 sind jeweils mit den Klemmen der Eingangsklemmen / A und B so verbunden,
wie es bei der Auslegung des D/A-Wandlerkreises nach Fig. 1 entspricht, die eine
2-Bit-Dehnung vornehmen kann.
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Dabei ist die Verbindungsart, wie bereits im Zusammenhang mit Fig.
1 beschrieben, so gewählt, daß die Klemme 10 mit der K1enic AO, die Klemme 11 mit
der Klemme A1, die Klemme 12 mit den Klemmen A2 und BO usw. verbunden ist, bis schließlich
die Klemme
1(n-@) mit den Klemmen A(m-1) und B(m-3) und die Klemme
1 (n-2) mit der Klemme B(m-2) und die Klemme 1(n-1) mit der Klemme B(m-1) verbunden
ist.
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Allgemein gesprochen ist die Verbindungsart bei der Auslegung eines'D/A-Wandlerkreises
zur Ausführung einer K-Bit-Dehnung der jeweiligen Klemmen 10, 11, ... 1(n-1) der
Eingangsklemmen-Reihe 1 und der jeweiligen Klemmen AO bis A(m-1) der Eingangsk'1eiiunei-1ei1e
A und BO bis lA(m-1) der Eingangsklemmen-Reihe B des Datenselektors DS1 so, daß
die erste Klemme 10 mit der Klemme AO, die Kte Klemme 1(K-1) der ersten Klemmenreihe
1 mit der Klemme BO, die Klemme 1 (n-K) mit der Klemme A(m-1) und die Klemme 1 (n-1)
mit der Klemme B(m-1) verbunden ist, und die hier fortgelassenen zwischenliegenden
Klemmen der Reihe nach fortlaufend verbunden sind.
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Die Verbindungsart zwischen den jeweiligen Klemmen EO, El usw.
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der Eingangsklemmen-Reihe E des Dekoders DC mit den jeweiligen Klemmen
10, 11, ... der Eingangsklemmen-Reihe 1 wird so ausgeführt, daß die Klemme 10 mit
der Klemme EO, die Klemme 11 mit El usw. verbunden ist, allgemein gesagt also in
der Weise, daß bei einem D/A-Wandlerkreis mit einer Dehnung um K Bit eine Verbindung
so stattfindet, daß die oberen (R+1) Bit des anliegenden binärkodierten Digitalsignals,
also einschließlich des MSB des anliegenden Digitalsignals, an die (R+1) Klemmen
des Dekoders angelegt sind.
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Dieser Dekoder DC erzeugt nun ein Signal, das anzeigt, ob die durch
das anliegende Digitalsignal dargestellte Analogsigna 1 größe einen vorbestimmten
Mindestwert überschreitet oder nicht, in Abhängigkeit von der Information der höchsten
Bit einschließlich des MSB des anliegenden Digitalsignals, und dieses erzeugte Ausgangssignal
wird den Datenselektoren DS1 und DS2 als das Wahlsignal zugeführt, und gelangt auch
zu ein.em Schaltkreis SWC als Schaltsteuersignal, wie später beschrieben wird. Damit
wird das ausgewählte m Bit-Digitalsignal
an der Ausgangsklemmen-Reihe
Q -des Datenselektors DS1 über den Zwischenspeicherkreis LC1 dem ersten D/4-Wandler
DAt'1 zugeführt.
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Der zweite Datenselektor DS2 enthält zwei Eingangsklemmen-Reihen C
bzw. D und eine Ausgangsklemmen-Reihe Y,'und di'e Anordnung ist so getroffen, daß
das an der Eingangsklemmen-Reihe C anliegende Digitalsignal an der Ausgangsklemmen-Reihe
Y dann erscheint, wenn der D/A-Wandlerkreis eine Dehnung ausführt, während das an
der Eingangsklemmen-Reihe D anliegende Digitalsignal an der Ausgangsklemmen-Reihe
Y erscheint, wenn der D/A-Wandlerkreis keine Dehnung ausführt, wie es durch das
Wahlsignal vom Dekoder DC bestimmt wird.
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Die Eingangsklemmen-Reihe C des zweiten Datenselektors D52 enthält
K Klemmen CO, C1 ... C(K-3), C(K-2)- und C(K-1)für den Fall, daß der D/A-Wandlerkreis
so ausgelegt ist, daß eine Dehnung um K Bit vorgenommen werden kann, und die jeweiligen
Klemmen CO bis C(K-1) der Eingangsklemmen-Reihe C des zweiten Datenselektors DS2
sind jeweils mit den aufeinanderfolgenden letzten K Klemmen bis zur Klemme 1 (n-1)
der Eingangsklemmen-Reihe 1 verbunden.
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Da die an der Eingangsklemmen-Reihe C des zweiten Datenselektors DS
anliegende Information aus den aufeinanderfolgenden K Bits einschließlich des LSB
des anliegenden Digitalsignals besteht, erscheint die aufeinanderfolgende, K Bit
enthaltende In formation einschließlich des LSB des anliegenden Digitalsignals an
der Eingangsklemmen-Reihe C des Datenselektors DS2 an der Ausgangsklemmen-Reihe
Y dann, wenn der D/A-Wandlerkreis eine Dehnung ausführt7 und dieses Ausgangssignal
wird über den zweiten Zwischenspeicher- oder Verriegelungskreis LC2 dem zweiten
D/A-Wandler DAC2 als Eingangssignal angelegt.
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An der anderen Eingangsklemmen-Reihe D des zweiten Datenselektors
DS2 liegt ein Digitalsignal an, das durch den Festdatenkreis SD erzeugt wird und
dieses, an der Einangsklcmmen-Reihe D anliegende Digitalsignal erscheint dann an
der Ausy.lllysklell es i})e Y Y des zweiten Datenselektors DS2, wenn der D/A-Wandlerkreis
keine Dehnung ausführt, und dann wird dieses Ausgangssignal des zweiten Datenselektors
DS2 über den Verriegelungs- oder Zwischenspeicherkreis LC2 dem zweiten D/A-Wandler
DAC2 als Eingangssignal angelegt.
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Die durch den erwähnten Festdatenkreis SD an die Eingangsklemmen-Reihe
D des zweiten Datenselektors DS2 angelegten Daten werden so ausgewählt, daß die
Ausgangsspannung des zweiten D/A-Wandlers DAC2 gleich V/2K beträgt, wenn der D/A-Wandlerkreis
keine Dehnung ausführt, wobei angenommen wird, daß das externe Referenzsignal oder
die externe Referenzspannung an der Eingangsklemme 3 für externe Referenzspannung
des ersten D/A-Wandlers DAC1 anliegt, wenn der D/A-Wandlerkreis eine Dehnung ausführt.
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An die Eingangsklemme 4 für externe Referenzspannungen des zweiten
D/A-Wandlers DAC2 wird eine externe Referenzspannung von'einer Referenzspannungsquelle
SV angelegt, und diese Referenzspannung wird so bestimmt, daß sich ein Spannungswert
V ergibt, der für die externe Referenz-Eingangsklemme 3 des ersten D/A-Wandlers
DAC1 erforderlich ist, wenn der D/A-Wandlerkreis eine Dehnung ausführt.
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Das Ausgangssignal des zweiten D/A-Wandlers DAC2 und die .Referenzspannung
von der Referenzspannungsquelle SV werden jeweils über den Schaltkreis SWC angelegt,
der eine Schaltfunktion in Abhängigkeit vom Schaltsteuersignal ausführt, das von
dem Dekoder DC stammt, und zwar werden davon die Widerstände Ra und Rb betroffen,
die einen Addierkreis bilden.
Die beiden Spannungen werden durch
die Widlrstande Ra und Rb vor dem Anlegen an die externe Referenz-Eingangsklemme
3 des ersten D/A-Wandlers DAC1 addiert. Damit hängt die an der Extern-Referenz-Eingangsklemme
3 des ersten D/A-Wandlers DAC1 als externe Referenzspannung angelegte Spannung von
dem Schaltzustand des Schaltkreises SWC ab, und zwar wird dann, wenn das Eingangs-Digitalsignal
eine Analogsignalgröße darstellt, die größer als ein vorbestimmter Wert ist, beispielsweise
größer als die Hälfte des Spitzenwertes des Analogsignals, die Spannung der Festspannungsquelle
SV zu der Analogspannung vom zweiten D/A-Wandler DAC2 durch den Addierkreis addiert
und die Summenspannung an die Extern-Referenzsignal-Eingangsklemme 3 des ersten
D/A-Wandlers DAC1 angelegt. Wenn das anliegende Digitalsignal eine Analogsignalgröße
darstellt, die kleiner als der erwähnte vorbestimmte Wert ist, wird die Spannung
V von der Festspannunqsquel le SV durc}i de zwei@en D/A-Wandler DAC2 zu V/2K gewandelt,
und nur diese Spannung V/2K wird an die Extern-Referenzsignal-Eingangsklemme 3 des
ersten D/A-Wandlers DAC1 angelegt.
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D.h. also, daß dmn, wenn der D/A-Wandlerkreis so ausgelegt ist, daß
er eine Dehnung um K Bit ausführen kann und das anliegende Digitalsignal eine Analogsignalgröße
größer als z.B.
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die Hälfte des Spitzenwertes darstellt, die aus m Bit bestehende Information
mit Einschluß des MSB des Eingangs-Digitalsignals, das an die Eingangsklemmen-Reie
A des ersten Datenselektors DS2 angelegt ist; an der Ausgangsklemmen-Reihe Q dieses
Datenselektors DS1 erscheinen, und zwar infolge des von dem Dekoder DC abgegebenen
Ausgangssignals, und dieses an der Ausgangsklemmen-Reihe Q erscheinende Signal wird
über den ersten Zwischenspeicher LC1 an den ersten D/A-Wandler DAC1 als Eingangssignal
angelegt, während die Information an der Eingangsklemmen-Reihe C des zweiten Datenselektors
DS2, an dem die aus K Bit bestehende Information mit Einschluß des LSB des Eingangs-
Digitalsignals
anliegt, an der Ausgangsklemmen-Reihe Y unter Einschluß des. Auswahlsignals vom
Dekoder DC erscheinen. Da der Schaltkreis SWC, an dem gleichfalls das Ausgangssignal
des Dekoders DC als Schaltsteuersignal angelegt ist, seinen Schaltzustand so eingestellt
hat, daß der bewegliche Kontakt al in Berührung mit dem stationären Kontakt b1 und
der bewegliche Kontakt a2 in Berührung mit dem stationären Kontakt b2 ist, die Referenzspannung
V von der Referenzspannungsquelle SV an die Extern-Referenzeingangsklemme 3 des
ersten D/A-Wandlers DAC1 über einen Weg angelegt, der durch den stationären Kontakt
b1 des Schaltkreises GC zum beweglichen Kontakt al, zum Widerstand Ra, und zur Extern-Referenzeingangsklemme
3 führt, während die Ausgangsspannung des zweiten D/A-Wandlers DAC2, der die aus
K Bit bestehende Information einschließlich des LSB des anliegenden Digitalsignals
als Eingangssignal empfängt,.über einen Weg angelegt wird, der durch den stationären
Kontakt b2 des Schaltkreises SWC über den bewegliegen Kontakt a2 und den Widerstand
Rb geht.
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Wenn andererseits das anliegende Digitalsignal eine Analogsignalgröße
darstellt, die geringer als beispielsweise die Hälfte des Spitzenwertes oder des
W.ertes bei ganzer Aussteuerung ist, erscheint die aus m Bit bestehende Information
einschließlich des LSB des anliegenden Digitalsignals, die an der Eingangsklemmen-Reihe
B des ersten Datenselektors DS1 anliegt, an der Ausgangsklemmen-Reihe Q.dieses Datenselektors
unter Beeinflussung durch das Auswahlsignal, das sich durch das Ausgangssignal des
Dekoders DC ergibt, und dieses aus m Bit bestehende Signal wird über den ersten
ZwischenspeieJierkreis LC1 als Eingangssignal an den ersten D/A-Wander »AC1 angelegt,
während gleichzeitig das in dem Festdatenkreis SD erzeugte Digitalsignal über den
zweiten Zwischenspeicherkreis LC2 als Eingangssignal an den zweiten D/A-Wandler
angelegt wird, da der zweite Datenselektor DAC2 durch das Auswahlsignal vom Dekoder
DC so geschaltet wird, daß die Ausgangsklemmen-Reihe Y das Signal der Eingangsklemmen
-Reihe
D führt, an der das Digitalsignal von dem Festdatenkreis SD anliegt. Da weiterhin
der Schaltkreis SWC, der das Ausgangssignal des Dekoders DC als Schaltsteuersignal
erhält, dadurch so geschaltet ist, daß der bewegliche Kontakt al mit dem stationären
Kontakt cl und der bewegliche Kontakt a2 mit dem stationären Kontakt c2 in Berührung
ist,- wird die Ausgangsspannung V/2K des zweiten D/A-Wandlers DAC2 an die Extern-Referenzeingangsklemme
3 des ersten D/A-Wandlers DAC1 über einen Weg angelegt, der durch den stationären
Kontakt cl des Schaltkreises SWC über den beweglichen Kontakt a1 und den Widerstand
Ra zur Extern-Referenzeingangsklemme 3 bestimmt wird.
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Wie sich aus dieser Beschreibung ergibt, wird in dem erfindungsgemäßen
D/A-Wandlerkreis dann, wenn das anliegende Digitalsignal eine Analogsignalgröße
darstellt, die mehr als die Hälfte des Spitzen- oder Vollausschlag-Wertes beträgt,
nicht nur die Referenzspannung V von der Referenzspannungsquelle SV, sondern auch
eine dazu addierte analoge Signalspannung an der Extern-Referenzeingangsklemme 3
des D/A-Wandlers DAC1 angelegt, die der aus K Bit bestehenden Information einschließlich
des LSB des anliegenden Digitalsignals entspricht. Dieses der aus K Bit einschließlich
des LSB des anliegenden DigitalsignaRs entsprechende Analogsignalspannung wird dadurch
erreicht, daß die aus K Bit einschließlich des LSB bestehende Information auf Grundlage
der an der Extrn-Referenzeinganqsklemme 4 des zweiten D/A-Wandlers DAC2 angelegten
Referenzsp'innung V yvEwandelt wird, und diese erhaltene Analogsignalspannung kann
als eine Quantisierungs-Fehlerspannung bezeichnet werden.
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Die Quantisierungs-Fehlerspannung wird über die Konstantspannung V
von der Festspannungsquelle SV überlagert und.
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die Summenspannung an die Extern-Referenzeingangsklemme 3 des ersten
D/A-Wandlers DAC1 angelegt. Aus diesem Grund wird die Analogsignalspannuny,die der
aus K Bit einschließlich des LSB des anliegenden digitalsignals entspricht, als
Korrekturspannung im ersten D/A-Wandler DAC1 verwendet. Auf
diese
Weise wird der Unterbereich oder die Stufengröße, die bei Dehnungsbetrieb des D/A-Wandlerkreises
eigentlich anwächst, genügend klein gehalten.
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In den Fig. 5A bis 5D sind Wellenform-Darstellungen zur Beschreibung
des Betriebs des erfindungsgemäßen D/A-Wandlerkreises dargestellt. Die Wellenform-Darstellungen
dieser Figuren zeigen eine Dehnung um 1 Bit unter Benutzung eines 3'Bit-D/A-Wandlers
als erstem D/A-Wandlers DAC1 für den Fall, daß das anliegende Digitalsignal 4 Bit
besitzt, zur Vereinfachung der Darstellung und Beschreibung. Fig.5A zeigt einen
idealen Wellenzug eines Ausgangs-Analogsignals von einem D/A-Wandlerkreis, Fig.
5B die Ausgangs-Wellenform des anhand von Fig. 1 beschriebenen bekannten D/A-Wandlerkreises,
die auch dann erhalten werden kann, wenn eine Dehnung um 1 Bit durch Anlegen der
Festreferenzspannung V an die Extern-Referenzeingangsklemme 3 des ersten D/A-Wandlers
DAC1 erzeugt wird. Fig. 5C zeigt die Wellenform der Quantisierungs-Fehlerspannung
(Korrekturspannung) im Dehnungsbereich, die durch den zweiten D/A-Wandler DAC2 in
-Abhängigkeit von der aus den unteren Bit gebildeten Information des anliegenden
Digitalsignals erzeugt wird, wenn der D/A-Wandlerkreis eine Dehnung durchführt.
Fig. 5D stellt den Wellenzug oder die Wellenform des abgegebenen'Analogsignals dar,
das an der Ausgangsklemme 2 des ersten D/A-Wandlers DAC1 erhalten wird, der im erfindungsgemäßen
D/A-Wandlerkreis enthalten ist.
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Bei Betrachtung der in den Fig. 5A bis 5D enthaltenen Ausgangs-Wellenformen
zeigt sich, daß die Ausgangs-Wellenform im Dehnungsbetrieb des D/A-Wandlerkreises
sich so verhält, daß der Unterbereich oder die Stufengröße klein oder eng genug
wird, auch dann, wenn eine Dehnung erfolgt, im Gegensatz zur Wellenform-Darstellung
in Fig. 5B, die anzeigt, daß die Ausgangs-Wellenform bei Dehnung in dem bekannten
D/A-Wandlerkreis mit
erheblicher Stufen- oder Unterbereich-Größe
erfolgt. Die Stufen- oder Quantisicwrungsscllritte bei D/A-Wandlung sind bei dem
erfindungsgemäßen Wandlerkreis dicht genug, um im Effekt eine kontinuierliche Wellenform
zu ergeben, die sehr dicht an der in Fig. 5A dargestellten Idealwellenform liegt.
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Wie sich aus dieser Beschreibung ergibt, wird dann, wenn das anliegende
Digitalsignal eine Analogsignalgröße darstellt, die innerhalb einer Hälfte des Vollausschlag-oder
Spitzenwertes liegt, das Digitalsignal vom Festdatenkreis SD an die Ausgangsklemmen-Reihe
Y des Datenselektors DS2 entsprechend dem Auswahlsignal vom Dekoder DC weitergegeben,
und der zweite D/A-Wandler DAC2, der über den zweiten Zwischenspeicher- oder Verriegelungskreis
LC2 den Festdatenwert enthält, gibt die Ausgangsspannung V/2K während der ganzen
Zeit ab, um die Extern-Referenzeingangsklemme 3 des ersten D/A-Wandlers DAC1 damit
unabhängig vom Informationsgehalt der unteren Bit-Reihe des anliegenden Digitalsinals
zu versorcicn.
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Da der erfindungsgemäße D/A-Wandlerkreis in dieser beschriebenen Weise
aufgebaut ist und in der beschriebenen Weise funktioniert, ist es möglich, eine
vollständig dekodierte Linearisierung zu erhalten mit einer Auflösungsgröße mit
einem'LSB/2-Schritt des anliegenden Digitalsignals.
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Zusätzlich kann ein sogenanntes monotones Ansteigen unter diesen Umständen
so sichergestellt werden, daß die Ausgangssignal-Genauigkeit, bezogen auf den Digitaleingang
mindestens des ersten D/A-Wandlers DAC1 besser als l.SIt/2 ist, so daß diese Ausgangsgenauiqkeit
auch durch d<n zweiten D/A-Wandler DAC2 erhalten werden kann, und die Genauigkeit
des Schaltkreises SWC und der Widerstände Ra und Rb verschlechtert die Genauigkeit
der beiden D/A-
Wandler DAC1 und DAC2 nicht, da der erste D/A-Wandler
DAC1 immer mit einer Referenzspannung versorgt wird, die aus der gleichen Spannungsquelle,
d.h. der Festspannungsquelle SV stammt.
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Weiter wird auch bei Signalen mit kleiner Amplitude, d.h.
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im Nicht-Dehnungsbereich, immer eine Linearität sichergestellt, da
der Betrieb nur von der Ausgangsgenauigkeit des ersten D/A-Wandlers DAC1 abhängt,
und dementsprechend ist es bei dem erfindungsgemäßen D/A-Wandlerkreis möglich geworden,
einen,ausreichenden Dynamikbereich und eine gute Wiedergabetreue mit geringem Kostenaufwand
sicherzustellen, da der Wandlerkreis die Audiosignale mit geringer Signalamplitude
mit dichten Informationswerten behandelt.
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Es werden so durch die vorliegende Erfindung D/A-Wandler (multiplizierende
D/A-Wandler) als die ersten und zweiten D/A-Wandler DAC1 und DAC2 benutzt mit Extern-Referenzeingangsklemmen,
und die Stufengröße wird bei der Dehnung ausreichend klein gehalten, durch diese
Anordnung, so daß die bei den bekannten Kreisen auftretenden Probleme beseitigt
sind. Mit geringem Kostenaufwand ist durch die Erfindung ein D/A-Wandlerkreis mit
ausgezeichneter Wiedergabetreue ermöglicht.