JPS6190521A - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
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- JPS6190521A JPS6190521A JP59212384A JP21238484A JPS6190521A JP S6190521 A JPS6190521 A JP S6190521A JP 59212384 A JP59212384 A JP 59212384A JP 21238484 A JP21238484 A JP 21238484A JP S6190521 A JPS6190521 A JP S6190521A
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- Japan
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- signal
- correction
- logical
- circuit
- terminal
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデジタル１３号をアナログ信号に変換するデ
ジタル−アナログ変換器に関する。
ジタル−アナログ変換器に関する。
デジタル・アナログ変換器（以下ＤＡ変換器という）は
種々のものが開発されており、広く用いられている。例
えば、Ｒ−２Ｒラダー抵抗を用いるタイプを例にとると
、電圧出力型では第４図に示す構成が一般的でるり、電
流出力量では第５図に示す構成が一般的である。そして
、第４図に示す電圧凰においては、谷ピットの入力デー
タは谷々入力端子ＴＮ、ＩＮ、・・・に供給された後に
、２個のインバータを介してラダー抵抗群の対応ビット
に供給され、アナログ出力電圧Ｖ（ＩＯＴは出力端ＯＵ
Ｔから出力される。なお、この図に示すＤＡ変換器は、
ＬＳＢのさらに下位ビット（２ビット）がバイアスされ
る社になっており、また、恢攻のインバータの出力電圧
はＶＤＤに設定されている５また、第５図に示す電流出
力型においては、各ビットの入力データは入力端子ＴＮ
、ＩＮ、・・−を介してスイッチｓｗ、ｓｗ、・・・の
制御端子に供給され、アナログ出力′屯流が出力端０Ｕ
ＴＩ。
種々のものが開発されており、広く用いられている。例
えば、Ｒ−２Ｒラダー抵抗を用いるタイプを例にとると
、電圧出力型では第４図に示す構成が一般的でるり、電
流出力量では第５図に示す構成が一般的である。そして
、第４図に示す電圧凰においては、谷ピットの入力デー
タは谷々入力端子ＴＮ、ＩＮ、・・・に供給された後に
、２個のインバータを介してラダー抵抗群の対応ビット
に供給され、アナログ出力電圧Ｖ（ＩＯＴは出力端ＯＵ
Ｔから出力される。なお、この図に示すＤＡ変換器は、
ＬＳＢのさらに下位ビット（２ビット）がバイアスされ
る社になっており、また、恢攻のインバータの出力電圧
はＶＤＤに設定されている５また、第５図に示す電流出
力型においては、各ビットの入力データは入力端子ＴＮ
、ＩＮ、・・−を介してスイッチｓｗ、ｓｗ、・・・の
制御端子に供給され、アナログ出力′屯流が出力端０Ｕ
ＴＩ。
０［７Ｔ２から各々出力される。
ところで、ＤＡ変換器の誤差は、スイッチ用のインバー
タ、゛電流スイッチおよびメタル配縁等に含まれる誤差
や、ラダー抵抗の誤差によって決まるが、従来のＤＡ変
換器においてこの誤差を補正する場合は、以下に述べる
２つの方法が採られていた。
タ、゛電流スイッチおよびメタル配縁等に含まれる誤差
や、ラダー抵抗の誤差によって決まるが、従来のＤＡ変
換器においてこの誤差を補正する場合は、以下に述べる
２つの方法が採られていた。
■ ラダー抵抗のトリミングにより補正する方法。
■ 誤差分を基準宛圧と比奴して偏差を検出し、この偏
差をＲＡＭ６るいはＲＯＭに記憶さ忙、この記り！結果
に基づいて補正回路を駆動して補正する方法。
差をＲＡＭ６るいはＲＯＭに記憶さ忙、この記り！結果
に基づいて補正回路を駆動して補正する方法。
しかしながら、上記［Ｆ］の方法においては、高１曲な
トリミング装置と高置の操作を安するため、補正容易で
なく製品が病菌となる欠点がある５また、■の方法にお
いては、篩桔枇の基準電圧回路と記憶回路とを必要とす
るため、回路サイズが犬となる欠点があり、さらに、Ｒ
ＡＭを用いるタイプのものにおいては、数１０分毎に校
正動作を必要とするため、使い勝手が悪いという問題が
あった。
トリミング装置と高置の操作を安するため、補正容易で
なく製品が病菌となる欠点がある５また、■の方法にお
いては、篩桔枇の基準電圧回路と記憶回路とを必要とす
るため、回路サイズが犬となる欠点があり、さらに、Ｒ
ＡＭを用いるタイプのものにおいては、数１０分毎に校
正動作を必要とするため、使い勝手が悪いという問題が
あった。
この発明は上述した事情に４みてなされたもので、−差
補正の際にトリミングな必要とせず、また、基準電圧回
路や記憶回路等も必要としないＤＡＸ換１器を提供する
ことを目的としている。
補正の際にトリミングな必要とせず、また、基準電圧回
路や記憶回路等も必要としないＤＡＸ換１器を提供する
ことを目的としている。
この発明は上述した問題点を解決するために、デジタル
入力信号をアナログ信号に笈換して出方するデジタル・
アナログ変換器において、所定のデジタル入力ビットに
信号が入力されると、予め設定された複数の補正量のう
ちの選択された補正量に従ってアナログ出力信号をシフ
ト補正するシフ、オ、Ｅやッヶえゆ、いう。
）〔作用〕 上記所定のデジタル入力ビットを最も誤差の犬きいビッ
トに設定し、かつ、上記補正量を誤差に応じた値に選定
しておくことにより、簡単な構成であるにもかかわらず
、良好に誤差補正が行なわれる。
入力信号をアナログ信号に笈換して出方するデジタル・
アナログ変換器において、所定のデジタル入力ビットに
信号が入力されると、予め設定された複数の補正量のう
ちの選択された補正量に従ってアナログ出力信号をシフ
ト補正するシフ、オ、Ｅやッヶえゆ、いう。
）〔作用〕 上記所定のデジタル入力ビットを最も誤差の犬きいビッ
トに設定し、かつ、上記補正量を誤差に応じた値に選定
しておくことにより、簡単な構成であるにもかかわらず
、良好に誤差補正が行なわれる。
以下図面を参照してこの発明の実施例についてａ５２明
する。
する。
第１図はこの発明の第１の実施例の構成を示す・ 回
路図であり、第４図の各部と対応する部分には同一の符
号を付しその説明を省略する。
路図であり、第４図の各部と対応する部分には同一の符
号を付しその説明を省略する。
図においてｌは、一方の入力端が最上位ビットの入力端
ＴＮに接続され、他方の入力端が端子ＭＯに接続されて
いるイクスクルーシブオアゲート（以下ＥＸＯＲと略称
する）でるり、その出力端はインバータ２およびアンド
ゲート３，４の一方の入力端に接続されている。アンド
ゲート３の他方の入力端は端子Ｔ１に接続され、アンド
ゲート３の出力端とインバータ２の出力端はオアゲート
５０２つの入力端に各々接続されている。オアゲート５
の出力端はインバータロ（出力電圧ＶＤＤ）の入力端に
接続され、インバータ６の出力端は抵抗７（値２Ｒ）の
一端に接続されている。また、アンドゲート４の他方の
入力端は端子Ｔ、に接続され、アンドゲート４の出力端
はインバータ８（出力を圧ＶＤＤ）の入力端に接続され
、インバー：ｐ８の出力端は抵抗９（値２Ｒ）の一端に
に絖されている。そして、抵抗７，９の各他端は共通接
続された後にラダー抵抗群の最下位ビットに接続されて
いる。また、上記構成要素２〜９で脇差補正回路１０が
＠成されている。
ＴＮに接続され、他方の入力端が端子ＭＯに接続されて
いるイクスクルーシブオアゲート（以下ＥＸＯＲと略称
する）でるり、その出力端はインバータ２およびアンド
ゲート３，４の一方の入力端に接続されている。アンド
ゲート３の他方の入力端は端子Ｔ１に接続され、アンド
ゲート３の出力端とインバータ２の出力端はオアゲート
５０２つの入力端に各々接続されている。オアゲート５
の出力端はインバータロ（出力電圧ＶＤＤ）の入力端に
接続され、インバータ６の出力端は抵抗７（値２Ｒ）の
一端に接続されている。また、アンドゲート４の他方の
入力端は端子Ｔ、に接続され、アンドゲート４の出力端
はインバータ８（出力を圧ＶＤＤ）の入力端に接続され
、インバー：ｐ８の出力端は抵抗９（値２Ｒ）の一端に
に絖されている。そして、抵抗７，９の各他端は共通接
続された後にラダー抵抗群の最下位ビットに接続されて
いる。また、上記構成要素２〜９で脇差補正回路１０が
＠成されている。
上記４Ｍ成において、インバータ６．８のいずれか一方
が電圧ｖＤＤを出力し、他方の出力端が接地レベルにな
ると、第１図に示す回路は第４図に示 ゛す回路と等１
ｉ［［１になる。また、インバータ６．８の双方の出力
端が接地レベルになると、ラダー抵抗群から見た誤差補
正回路ｌＯは値Ｒの接地抵抗と等訓となり、この結果、
第１図に示す回路は、第４図に示す回路から２ ビット
のバイアスを取り云った回路となる。したかつて、この
場合の出力′−圧ＹｏｕＴ２ は、第４図に示す回路に
比べてｍ′に（Ｖｂｓｎ ／ ２ ）下回る電圧となる
。なお、ＶｂｓｓはＬＥＩＢ（２ビット）に対応する電
圧である。
が電圧ｖＤＤを出力し、他方の出力端が接地レベルにな
ると、第１図に示す回路は第４図に示 ゛す回路と等１
ｉ［［１になる。また、インバータ６．８の双方の出力
端が接地レベルになると、ラダー抵抗群から見た誤差補
正回路ｌＯは値Ｒの接地抵抗と等訓となり、この結果、
第１図に示す回路は、第４図に示す回路から２ ビット
のバイアスを取り云った回路となる。したかつて、この
場合の出力′−圧ＹｏｕＴ２ は、第４図に示す回路に
比べてｍ′に（Ｖｂｓｎ ／ ２ ）下回る電圧となる
。なお、ＶｂｓｓはＬＥＩＢ（２ビット）に対応する電
圧である。
一方、インバータ６．８の双方が電圧ＶＩＩＤを出力す
ると、２ ビットが２鼠にバイアスされる型となるから
、第１図に示す回路の出力１し圧ＶｏｏＴｚは、第４凶
に示す回路のＶＧＩＪＴＩに比べ、常に（ＶＬｓｎ／２
）上回った電圧となる。
ると、２ ビットが２鼠にバイアスされる型となるから
、第１図に示す回路の出力１し圧ＶｏｏＴｚは、第４凶
に示す回路のＶＧＩＪＴＩに比べ、常に（ＶＬｓｎ／２
）上回った電圧となる。
上述したように、第１図に示す電圧Ｖｏｕ丁２は、イン
バータ６．８の出力電圧レベルによって第４図に示す回
路の′電圧Ｖｏａｔ に対し、灼１１江、 Ｖｂｓｎ
／２アップあるいはｖＬ、８Ｂ／２ダクンのいずれかの
値をとり、また、いずれの値をとるかは次表に示すよう
に端子ＴｌｔＴｔ に供給される信号の値および（＠−
１ｉｊＳ１のイ直によって決まる。
バータ６．８の出力電圧レベルによって第４図に示す回
路の′電圧Ｖｏａｔ に対し、灼１１江、 Ｖｂｓｎ
／２アップあるいはｖＬ、８Ｂ／２ダクンのいずれかの
値をとり、また、いずれの値をとるかは次表に示すよう
に端子ＴｌｔＴｔ に供給される信号の値および（＠−
１ｉｊＳ１のイ直によって決まる。
そして、ｋｌ１図に示す回路において誤差がおる一台は
、その−走を？Ｊ”） ＋ｆ〕すシフト量を培択し、こ
のシフト量に対応するように、端子ＴＩＬＴ！に印加す
る１−号および伯＋シＳｌの谷１はを奴定すれはよい。
、その−走を？Ｊ”） ＋ｆ〕すシフト量を培択し、こ
のシフト量に対応するように、端子ＴＩＬＴ！に印加す
る１−号および伯＋シＳｌの谷１はを奴定すれはよい。
この場合、イｎ ”ｊ Ｓ ｌは、嗣子ＭＣ４Ｃ供Ｉ袷
される信号か１″のときはＭＳＢか０″のときにｌ″と
なり、ｙｄａ子ＭＯに供和される信号が′０”のときは
ＭＳＢかｌ”のときに′″ｌ″となる。したがって、Ｍ
ＯＢカー１″のときに補正を行うか、おるいはＭＯＢか
′０”のときに補正を行うかを、端子ＭＯに供給する信
号の値によって沼沢することかできる。また、この実施
例においては、ＭＯＢと遅動して一量補正を行うように
しているか、これは一般にＭＯＢの誤差か最も大きいか
らであり、他のビットの誤差か大きい場合は、賦当する
ビットと遅動して誤差補正を行うようにずればよい。
される信号か１″のときはＭＳＢか０″のときにｌ″と
なり、ｙｄａ子ＭＯに供和される信号が′０”のときは
ＭＳＢかｌ”のときに′″ｌ″となる。したがって、Ｍ
ＯＢカー１″のときに補正を行うか、おるいはＭＯＢか
′０”のときに補正を行うかを、端子ＭＯに供給する信
号の値によって沼沢することかできる。また、この実施
例においては、ＭＯＢと遅動して一量補正を行うように
しているか、これは一般にＭＯＢの誤差か最も大きいか
らであり、他のビットの誤差か大きい場合は、賦当する
ビットと遅動して誤差補正を行うようにずればよい。
第２図は、この失明の第２の実施例の粥成を示
）す回路図でめる。なお、この実施例かＡｉｌ述し
た第ｌの実ｍ例と共なっている点は、−琵補正回路１０
に代えて、−差補正回路１５が設けられている点でるる
。
）す回路図でめる。なお、この実施例かＡｉｌ述し
た第ｌの実ｍ例と共なっている点は、−琵補正回路１０
に代えて、−差補正回路１５が設けられている点でるる
。
―差補正１！２１［１５は、抵抗１６．１７（値は共に
Ｒ） を体抗ｔ８，１ｖ、ｚｏ、ｚｌ（値は共に２Ｒ）
、インバータ２２〜２９．ナントゲート３０〜３ｊおよ
びノアゲート３４から成る回路で６９、出力−圧でろる
ＶＯｔｌＴ２の（１ｍ ’に±ｌ、ａｎ ／ ２ ＊±
ＶｂａＢ／４の単位でシフト補正する回路である。
Ｒ） を体抗ｔ８，１ｖ、ｚｏ、ｚｌ（値は共に２Ｒ）
、インバータ２２〜２９．ナントゲート３０〜３ｊおよ
びノアゲート３４から成る回路で６９、出力−圧でろる
ＶＯｔｌＴ２の（１ｍ ’に±ｌ、ａｎ ／ ２ ＊±
ＶｂａＢ／４の単位でシフト補正する回路である。
この−差補正回路１５の各端子’ｒ３ｔ Ｔ４ ｓ
”１に供給される信号の値と、信号Ｓ１の値と、シフト
匁との関係は次表のようになる。
”１に供給される信号の値と、信号Ｓ１の値と、シフト
匁との関係は次表のようになる。
衣 ２
また、各シフト量に対応する回路の状態は以下の通りで
おる。
おる。
■〔シフト量０〕この場合は、端子Ｔａ ＋ ’ｒ４
ｓＴｓに供おされる信号の値と信号８１の値は表２に示
すように２通りるるか、いずれの場合も、イ／バータ２
２，２；Ｊか電圧ＶＤＤを出力し、インバータ２４．２
５の出力端が接地レベルとなる。この結果、第２図に示
す回路は第４図に示す回路と等１曲となり、シフトｈは
Ｏとなる。
ｓＴｓに供おされる信号の値と信号８１の値は表２に示
すように２通りるるか、いずれの場合も、イ／バータ２
２，２；Ｊか電圧ＶＤＤを出力し、インバータ２４．２
５の出力端が接地レベルとなる。この結果、第２図に示
す回路は第４図に示す回路と等１曲となり、シフトｈは
Ｏとなる。
■〔シフ） ’Ａｋ −ＶＬｓ Ｂ ／ ２ ）この場
合は、懺２に示す条件と回路図とから判るように、イン
バータ２２〜２５の出力端がすべて接地レベルとなる。
合は、懺２に示す条件と回路図とから判るように、イン
バータ２２〜２５の出力端がすべて接地レベルとなる。
この結果、ｍ２因に示すｌ！！ｌ路は、第４図に示す回
路から２ ビットのバイアスを取り去った回路と等御と
なり、シフト量は−Ｖ１１８Ｂ ／ ２となる。
路から２ ビットのバイアスを取り去った回路と等御と
なり、シフト量は−Ｖ１１８Ｂ ／ ２となる。
■〔シフト址−ＶＸ、ａＢ／ ４ 〕この場合は、衣２
Ｖｃ示す条件と回路図とから判るように、インバータ２
２がｔ圧ＶＤＤを出力し、インバータ２３〜２５の出力
端か接地レベルとなる。この結果、第２図′ に示す回
路は、第４図に示す回路から２ ビットのバイアスを取
り去り、２ ビットにバイアスを加えた回路と等１１１
Ｉｌとなり、−ＶＬ８Ｂ ／ ４のシフト製となる（
−Ｖｔ、ａｓ ／ ２ ＋ ＶＩ、ａＢ／ ４ ＝−Ｖ
ＬａＪ４）。
Ｖｃ示す条件と回路図とから判るように、インバータ２
２がｔ圧ＶＤＤを出力し、インバータ２３〜２５の出力
端か接地レベルとなる。この結果、第２図′ に示す回
路は、第４図に示す回路から２ ビットのバイアスを取
り去り、２ ビットにバイアスを加えた回路と等１１１
Ｉｌとなり、−ＶＬ８Ｂ ／ ４のシフト製となる（
−Ｖｔ、ａｓ ／ ２ ＋ ＶＩ、ａＢ／ ４ ＝−Ｖ
ＬａＪ４）。
■〔シフトｉ ＶｓｇＢ／ ４〕この場合は、衣２に示
す条件と回路図とから判るように、インバータ２２〜２
４か１ａ圧ＶＤＤを出力し、インバータ２５の出力端か
接地レベルとなる。この結果、第２図に示す回路は、第
４図に示す回路に２ ビットのバイアスをさらに加えた
回路と等徊となり、 ＶＬＩＩＢ ／４のシフト量とな
る。
す条件と回路図とから判るように、インバータ２２〜２
４か１ａ圧ＶＤＤを出力し、インバータ２５の出力端か
接地レベルとなる。この結果、第２図に示す回路は、第
４図に示す回路に２ ビットのバイアスをさらに加えた
回路と等徊となり、 ＶＬＩＩＢ ／４のシフト量とな
る。
■〔シフト量Ｖｐ１１！Ｉ／ ２ ）この場合は、＄２
に示す条件と回路図とから判るように、インバータ２２
〜２５がすべて電圧ｖＤＤを出力する。この結果、第２
図に示す回路は、２ ビットが２賞にバイアスされる回
路となり、５４４図に示す回路の電圧ＶＯＯＴＩに比奴
すれば、ＶＬＩＩＢ ／ ２のシフト量となる。
に示す条件と回路図とから判るように、インバータ２２
〜２５がすべて電圧ｖＤＤを出力する。この結果、第２
図に示す回路は、２ ビットが２賞にバイアスされる回
路となり、５４４図に示す回路の電圧ＶＯＯＴＩに比奴
すれば、ＶＬＩＩＢ ／ ２のシフト量となる。
次に、第３図はこの発明の第３の実施例の構成を７５丁
回路図でおる。なお、この実施例はこの発明を電流出力
型ＯＤＡ震候器に通用した場合の実施例である。また、
第３図に示す回路は、弗５図に示す回路に誤差補正回路
４０と］！１ｘｏｙｕを付加した回路でるる。
回路図でおる。なお、この実施例はこの発明を電流出力
型ＯＤＡ震候器に通用した場合の実施例である。また、
第３図に示す回路は、弗５図に示す回路に誤差補正回路
４０と］！１ｘｏｙｕを付加した回路でるる。
誤差補正回路４０は、上杭４１，４２（Ｉｌｉｉは２Ｒ
）、アンドゲート４３，４４、オアゲート４５、インバ
ータ４６およびスイッチ４７．４８から取っており、ス
イッチ４７．４８が出力端子工◎ＵＴＩ側に接すると、
同出力端子ＴｏυＴ】から出力される′−流か、谷々工
Ｌ８Ｂ／２増加する（ ＩＬＩＩＢはｊ反下位ピットに
対応する電流）、シたがって、この実施例における補正
シフト量はＩＩ、８Ｂ ／ ２ ＋および丁ＬＢＢの２
４皇となる。また、シフト量と、端子’ｒｅ、’ｒ、に
供縮される信号値および信号８１の−の関係を次表に示
す。
）、アンドゲート４３，４４、オアゲート４５、インバ
ータ４６およびスイッチ４７．４８から取っており、ス
イッチ４７．４８が出力端子工◎ＵＴＩ側に接すると、
同出力端子ＴｏυＴ】から出力される′−流か、谷々工
Ｌ８Ｂ／２増加する（ ＩＬＩＩＢはｊ反下位ピットに
対応する電流）、シたがって、この実施例における補正
シフト量はＩＩ、８Ｂ ／ ２ ＋および丁ＬＢＢの２
４皇となる。また、シフト量と、端子’ｒｅ、’ｒ、に
供縮される信号値および信号８１の−の関係を次表に示
す。
なお、上述した各実施例における誤差補正回路１０．１
５．４０は、各々Ｍ１３Ｂに連動して動作するように構
成されているが、他のビットの誤差か大きい場合は他の
ビットと連動さｔてもよく、また、（１紋ピツトの誤差
を補正する場合は、被数ビットに！ａする複数の誤差補
正回路を設けてもよい。
５．４０は、各々Ｍ１３Ｂに連動して動作するように構
成されているが、他のビットの誤差か大きい場合は他の
ビットと連動さｔてもよく、また、（１紋ピツトの誤差
を補正する場合は、被数ビットに！ａする複数の誤差補
正回路を設けてもよい。
以上説明したように、この発明によれば、デジタル入力
信号をアナログ信号に入換して出方するデジタル・アナ
ログに、換器において、所定のデジタル入力ビットに信
号が入力されると、予め設定された複数の補正電のうち
の選択された補正証に従ってアナログ出力信号をシフト
補正するシフト補正手段を恍けたので、上記所定のデジ
タル入力ビットを最も誤差の大きいビットに設定し、か
つ、上記梱正盆を誤差に工らじた値に選定しておくこと
により、極めて簡単な構成であるにもがかわらず、良好
に１差補正を行うことができる。
信号をアナログ信号に入換して出方するデジタル・アナ
ログに、換器において、所定のデジタル入力ビットに信
号が入力されると、予め設定された複数の補正電のうち
の選択された補正証に従ってアナログ出力信号をシフト
補正するシフト補正手段を恍けたので、上記所定のデジ
タル入力ビットを最も誤差の大きいビットに設定し、か
つ、上記梱正盆を誤差に工らじた値に選定しておくこと
により、極めて簡単な構成であるにもがかわらず、良好
に１差補正を行うことができる。
第１図、第２図お・よび第３図は各々この発明の第１．
兜２およびＭ３の実施例の構成を示すｔｇｌ路図、第４
図は従来の電圧出力型ＤＡ変換器の一例を示す回路図、
第５図は従来の電流出力型ＤＡ変換器の一例を示す回路
図である。 ｌ・・・イクスクルーシブオアゲート（補正化示回路。 シフト補正手段）、１０，１５．４０・・・−差補正回
路（シフト補正手段）。
兜２およびＭ３の実施例の構成を示すｔｇｌ路図、第４
図は従来の電圧出力型ＤＡ変換器の一例を示す回路図、
第５図は従来の電流出力型ＤＡ変換器の一例を示す回路
図である。 ｌ・・・イクスクルーシブオアゲート（補正化示回路。 シフト補正手段）、１０，１５．４０・・・−差補正回
路（シフト補正手段）。
Claims (1)
- 【特許請求の範囲】 （１、）デジタル入力信号をアナログ信号に変換して出
力するデジタル・アナログ変換器において、所定のデジ
タル入力ビットに信号が入力されると、予め設定された
複数の補正量のうちの選択された補正量に従つてアナロ
グ出力信号をシフト補正するシフト補正手段を設けたこ
とを特徴とするデジタル・アナログ変換器。 （２、）前記シフト補正手段は、デジタル入力ビットの
最下位ビットよりさらに下位側に設定され前記最下位ビ
ットに対応するアナログ出力信号の１／２＾ｎ（ｎは整
数）の値の信号を出力する誤差補正回路と、所定のデジ
タル入力ビットに信号が供給された時のみ前記誤差補正
回路を駆動状態とする補正指示回路とから成ることを特
徴とする特許請求の範囲第１項記載のデジタル・アナロ
グ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212384A JPS6190521A (ja) | 1984-10-09 | 1984-10-09 | デジタル・アナログ変換器 |
| EP85112619A EP0177909A3 (en) | 1984-10-09 | 1985-10-04 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212384A JPS6190521A (ja) | 1984-10-09 | 1984-10-09 | デジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6190521A true JPS6190521A (ja) | 1986-05-08 |
Family
ID=16621683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59212384A Pending JPS6190521A (ja) | 1984-10-09 | 1984-10-09 | デジタル・アナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0177909A3 (ja) |
| JP (1) | JPS6190521A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0377430A (ja) * | 1989-08-19 | 1991-04-03 | Fujitsu Ltd | Ｄ／ａコンバータ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843394A (en) * | 1988-01-21 | 1989-06-27 | Advanced Micro Devices, Inc. | Digital-to-analog converter with no offset-induced errors |
| JP3551200B2 (ja) * | 1993-12-27 | 2004-08-04 | 株式会社ルネサステクノロジ | デジタル／アナログ変換回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4318085A (en) * | 1978-06-01 | 1982-03-02 | The Bendix Corporation | Method and apparatus for conversion of signal information between analog and digital forms |
| JPS57125517A (en) * | 1981-01-28 | 1982-08-04 | Victor Co Of Japan Ltd | Da conversion circuit |
-
1984
- 1984-10-09 JP JP59212384A patent/JPS6190521A/ja active Pending
-
1985
- 1985-10-04 EP EP85112619A patent/EP0177909A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0377430A (ja) * | 1989-08-19 | 1991-04-03 | Fujitsu Ltd | Ｄ／ａコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0177909A3 (en) | 1988-12-14 |
| EP0177909A2 (en) | 1986-04-16 |
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