JP3401758B2 - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はディジタル・アナロ
グ変換器（ＤＡＣ）に関係する。特に、本発明は、従来
の同じ分解能のＤＡＣと比べて所要面積が少なくかつ安
価な、区間分け伝達関数を有し、各区間に対して保証さ
れた局所単調性を達成した集積回路ＤＡＣに関係する。
グ変換器（ＤＡＣ）に関係する。特に、本発明は、従来
の同じ分解能のＤＡＣと比べて所要面積が少なくかつ安
価な、区間分け伝達関数を有し、各区間に対して保証さ
れた局所単調性を達成した集積回路ＤＡＣに関係する。
【０００２】
【従来の技術】ＤＡＣに対する従来の目的は、単調性、
高度線形性、小面積、低製造コスト、高分解能、又はビ
ット数であった。単調ＤＡＣはディジタル入力値の各増
加に対してＤＡＣのアナログ出力の増加を生じる。「サ
ーボ」制御ループの応用例では、ディジタル入力はター
ゲット・レベルでの制御ループ特性を保持しつつ値の範
囲内で変調する。この範囲内での単調性は特に重要であ
る。
高度線形性、小面積、低製造コスト、高分解能、又はビ
ット数であった。単調ＤＡＣはディジタル入力値の各増
加に対してＤＡＣのアナログ出力の増加を生じる。「サ
ーボ」制御ループの応用例では、ディジタル入力はター
ゲット・レベルでの制御ループ特性を保持しつつ値の範
囲内で変調する。この範囲内での単調性は特に重要であ
る。
【０００３】従来のＤＡＣの１型式は抵抗ツリー又は抵
抗ツリーの組み合わせを使用している。重み付け抵抗型
式（すなわち、Ｒ、Ｒ／２、Ｒ／４、Ｒ／８等の比率の
相対値を有する抵抗）、Ｒ−２Ｒ型式、Ｒ−２Ｒ−４Ｒ
−８Ｒ型式を含むいくつかの型式の抵抗ツリーがある。
従来のＤＡＣ構造はディジタル語を対応するアナログ出
力信号値に変換する正確な方法を提供する。
抗ツリーの組み合わせを使用している。重み付け抵抗型
式（すなわち、Ｒ、Ｒ／２、Ｒ／４、Ｒ／８等の比率の
相対値を有する抵抗）、Ｒ−２Ｒ型式、Ｒ−２Ｒ−４Ｒ
−８Ｒ型式を含むいくつかの型式の抵抗ツリーがある。
従来のＤＡＣ構造はディジタル語を対応するアナログ出
力信号値に変換する正確な方法を提供する。
【０００４】
【発明が解決しようとする課題】ＤＡＣの単調性と共に
良好な線形性はＤＡＣの同一の信号源素子を複製するこ
とにより達成される。しかしながら、この構造は、コス
ト、集積回路の面積、高分解能ＤＡＣを複製するのに要
する素子数の面で高価である。ＤＡＣを二つの同一部分
に分離し、下位部分のフルスケール出力が上位部分の最
小桁ビットに対応する出力と大体等しくなるように低位
部分を重みづけすれば要素数は削減可能である。しかし
ながら、従来の部分に分けたＤＡＣは、各部分の重み付
けの不正確さによって生じる部分間の境界の不連続性を
発生しやすい。２N 信号源素子から構成されるｎビット
ＤＡＣを２個の重み付け部分に分解すると、所要信号源
素子の数は２＊２(N/2) に低下する。３個の重み付け部
分に分解すると、所要信号源素子の数は３＊２(N/3) に
低下する。Ｎ＝１８では、単一部分から構成するとＤＡ
Ｃは２６２、１４４信号源素子を必要とし、２個の部分
から構成すると１０２４素子で、３部分から構成すると
わずか１９２素子である。２個以上の部分に分解してＤ
ＡＣ全体の素子数と寸法を有効に減少可能であるが、特
に一方の部分の全ビットがオフで次の高位部分の低位ビ
ットがオンとなっている時のＤＡＣの伝達関数の点で単
調性を保持する非常な困難が残っている。
良好な線形性はＤＡＣの同一の信号源素子を複製するこ
とにより達成される。しかしながら、この構造は、コス
ト、集積回路の面積、高分解能ＤＡＣを複製するのに要
する素子数の面で高価である。ＤＡＣを二つの同一部分
に分離し、下位部分のフルスケール出力が上位部分の最
小桁ビットに対応する出力と大体等しくなるように低位
部分を重みづけすれば要素数は削減可能である。しかし
ながら、従来の部分に分けたＤＡＣは、各部分の重み付
けの不正確さによって生じる部分間の境界の不連続性を
発生しやすい。２N 信号源素子から構成されるｎビット
ＤＡＣを２個の重み付け部分に分解すると、所要信号源
素子の数は２＊２(N/2) に低下する。３個の重み付け部
分に分解すると、所要信号源素子の数は３＊２(N/3) に
低下する。Ｎ＝１８では、単一部分から構成するとＤＡ
Ｃは２６２、１４４信号源素子を必要とし、２個の部分
から構成すると１０２４素子で、３部分から構成すると
わずか１９２素子である。２個以上の部分に分解してＤ
ＡＣ全体の素子数と寸法を有効に減少可能であるが、特
に一方の部分の全ビットがオフで次の高位部分の低位ビ
ットがオンとなっている時のＤＡＣの伝達関数の点で単
調性を保持する非常な困難が残っている。
【０００５】集積回路ＤＡＣの設計者が出会う複雑性、
可能な設計方法とトレードオフの例は、１９９５年４月
のＩＥＥＥ固体素子エレクトロニクス誌第３０巻、第４
号、４１２頁のジム・ダニング他による「高性能マイク
ロプロセッサに適した５０サイクル・ロック時間の全デ
ィジタル化位相ロックループ」という論文に与えられて
いる。
可能な設計方法とトレードオフの例は、１９９５年４月
のＩＥＥＥ固体素子エレクトロニクス誌第３０巻、第４
号、４１２頁のジム・ダニング他による「高性能マイク
ロプロセッサに適した５０サイクル・ロック時間の全デ
ィジタル化位相ロックループ」という論文に与えられて
いる。
【０００６】
【発明の実施の形態】本発明のディジタル・アナログ変
換器は従来のＤＡＣの多くの欠点を回避している。本発
明のＤＡＣは、ディジタル語を下位語部分ｎ1 と上位語
部分ｎ2 とに分割する少なくとも２個のＤＡＣ部分を含
む。語部分ｎ1 の最上位ビット（ｍｓｂ）の重みが語部
分ｎ2 の最小位ビット（ｌｓｂ）の重みと同じであるよ
うに語部分は重なり合っている。変換器は語部分ｎ2 の
ｌｓｂが状態を変えた時を検出し、語部分ｎ1 のｍｓｂ
の状態を応答的に反転させる。次いで語部分ｎ1 とｎ2
は加算される各アナログ値に変換される。
換器は従来のＤＡＣの多くの欠点を回避している。本発
明のＤＡＣは、ディジタル語を下位語部分ｎ1 と上位語
部分ｎ2 とに分割する少なくとも２個のＤＡＣ部分を含
む。語部分ｎ1 の最上位ビット（ｍｓｂ）の重みが語部
分ｎ2 の最小位ビット（ｌｓｂ）の重みと同じであるよ
うに語部分は重なり合っている。変換器は語部分ｎ2 の
ｌｓｂが状態を変えた時を検出し、語部分ｎ1 のｍｓｂ
の状態を応答的に反転させる。次いで語部分ｎ1 とｎ2
は加算される各アナログ値に変換される。
【０００７】本ＤＡＣの利点は、適切なディジタル語値
によりＤＡＣが到達不能なアナログ出力値を有していな
い区間分け伝達関数を語の重なりが発生させる点であ
る。又、語部分間の転移を検出して、ＤＡＣの全範囲に
わたる伝達関数の差動非線形誤差が低くなり、伝達関数
の各区間の単調性が保証可能となるように、伝達関数の
ある区間から次の区間へ選択した転移路が追随する。
によりＤＡＣが到達不能なアナログ出力値を有していな
い区間分け伝達関数を語の重なりが発生させる点であ
る。又、語部分間の転移を検出して、ＤＡＣの全範囲に
わたる伝達関数の差動非線形誤差が低くなり、伝達関数
の各区間の単調性が保証可能となるように、伝達関数の
ある区間から次の区間へ選択した転移路が追随する。
【０００８】図１は、仮想的な完全なＤＡＣの出力アナ
ログ信号レベルを区間分け伝達関数を有する２個の従来
のＤＡＣと比較するグラフである。これらのグラフを一
緒に提示するために、各直線の零値を水平軸に沿って互
いにわずかにずらしてある。直線２は仮想的な完全なデ
ィジタル・アナログ変換器（ＤＡＣ）のディジタル語に
対するアナログ出力信号レベルのグラフを表す。直線２
では各ディジタル語値に対して単一のアナログ出力信号
値がある。全てのアナログ信号値は適当なディジタル語
値により得られる。これは完全なＤＡＣで、上述した従
来のＤＡＣ回路構成を使用して実質的に達成可能である
が、２N 素子を必要とする。しかしながら、この従来の
ＤＡＣ構成は高価であり、大きなビット数のディジタル
語を変換すべき場合には集積回路上に大きな空間を必要
とする。
ログ信号レベルを区間分け伝達関数を有する２個の従来
のＤＡＣと比較するグラフである。これらのグラフを一
緒に提示するために、各直線の零値を水平軸に沿って互
いにわずかにずらしてある。直線２は仮想的な完全なデ
ィジタル・アナログ変換器（ＤＡＣ）のディジタル語に
対するアナログ出力信号レベルのグラフを表す。直線２
では各ディジタル語値に対して単一のアナログ出力信号
値がある。全てのアナログ信号値は適当なディジタル語
値により得られる。これは完全なＤＡＣで、上述した従
来のＤＡＣ回路構成を使用して実質的に達成可能である
が、２N 素子を必要とする。しかしながら、この従来の
ＤＡＣ構成は高価であり、大きなビット数のディジタル
語を変換すべき場合には集積回路上に大きな空間を必要
とする。
【０００９】線４は、伝達関数に３区間を有する従来の
ＤＡＣからの出力を表す。３区間全ては実質的に同じ傾
きを有するが、互いに完全には転移しない。６で、最小
及び中間区間の間の転移は、区間が垂直方向に（すなわ
ちアナログ出力信号レベルの方向）互いに重なっていな
い階段状不連続性を示している。この階段状不連続性６
は特定のディジタル語値に応答して達成不能なアナログ
出力信号レベルの範囲を表す。８では、中間区間の出力
信号レベルは最大区間の出力信号レベルと重なり不連続
性を有している。従って、最大及び中間区間の各々はこ
の不連続性に該当するディジタル語に応答して出力信号
レベルを与える。８での重なりはＤＡＣの単調性が失わ
れたことを表す。
ＤＡＣからの出力を表す。３区間全ては実質的に同じ傾
きを有するが、互いに完全には転移しない。６で、最小
及び中間区間の間の転移は、区間が垂直方向に（すなわ
ちアナログ出力信号レベルの方向）互いに重なっていな
い階段状不連続性を示している。この階段状不連続性６
は特定のディジタル語値に応答して達成不能なアナログ
出力信号レベルの範囲を表す。８では、中間区間の出力
信号レベルは最大区間の出力信号レベルと重なり不連続
性を有している。従って、最大及び中間区間の各々はこ
の不連続性に該当するディジタル語に応答して出力信号
レベルを与える。８での重なりはＤＡＣの単調性が失わ
れたことを表す。
【００１０】線１０は３区間を有する他の従来のＤＡＣ
からの出力信号レベルを表す。再び、区間は互いに完全
には転移しない。最小区間と最大区間は同じ又は同様な
傾きを有する。中間区間は異なる傾きを有し、他の区間
との間の転移点で最小及び最大区間と交差しない。１２
と１４で、隣接区間の出力レベルは垂直方向（アナログ
信号レベル）に互いに重なり、従ってこのＤＡＣは非単
調性と相当な非線形性を示す。
からの出力信号レベルを表す。再び、区間は互いに完全
には転移しない。最小区間と最大区間は同じ又は同様な
傾きを有する。中間区間は異なる傾きを有し、他の区間
との間の転移点で最小及び最大区間と交差しない。１２
と１４で、隣接区間の出力レベルは垂直方向（アナログ
信号レベル）に互いに重なり、従ってこのＤＡＣは非単
調性と相当な非線形性を示す。
【００１１】図２は本発明による３部分、部分あたり６
ビットのＤＡＣ１５のブロック線図である。ＤＡＣ１５
は対応するアナログ値に変換するためディジタル入力語
Ｄ［１８：１］を受け取る。ＤＡＣ１５は各々Ｄ［１
２：７］、Ｄ［６：１］、Ｄ［１８：１３］を受け取る
部分１６ａ、１６ｂ、１６ｃを有する。部分１６ａ、１
６ｂ、１６ｃの出力は１、１／２N-1 、２N+1 の因子に
よりスケール合わせをされ、ここでＮは部分あたりのビ
ット数である。これらのスケーリング因子はビットＤ
［１２：７］、Ｄ［６：１］、Ｄ［１８：１３］の数学
的関係を表現している。ＤＡＣ部分１６ｃは最少位桁部
分である。スケーリング因子はブロック１７で部分１６
ｃの出力に印可される。部分当たり６ビットであると、
ブロック１７のスケーリング因子は１／３２である。Ｄ
ＡＣ部分１６ａは中間桁の部分で、１のスケーリング因
子を有している。ＤＡＣ部分１６ｂは最大位桁部分であ
る。スケーリング因子はブロック１８で部分１６ｂの出
力に印可される。部分当たり６ビットでは、ブロック１
８のスケーリング因子は３２である。部分１６ａ、１６
ｂ、１６ｃのスケールされたアナログ出力は加算節点１
９で加算される。
ビットのＤＡＣ１５のブロック線図である。ＤＡＣ１５
は対応するアナログ値に変換するためディジタル入力語
Ｄ［１８：１］を受け取る。ＤＡＣ１５は各々Ｄ［１
２：７］、Ｄ［６：１］、Ｄ［１８：１３］を受け取る
部分１６ａ、１６ｂ、１６ｃを有する。部分１６ａ、１
６ｂ、１６ｃの出力は１、１／２N-1 、２N+1 の因子に
よりスケール合わせをされ、ここでＮは部分あたりのビ
ット数である。これらのスケーリング因子はビットＤ
［１２：７］、Ｄ［６：１］、Ｄ［１８：１３］の数学
的関係を表現している。ＤＡＣ部分１６ｃは最少位桁部
分である。スケーリング因子はブロック１７で部分１６
ｃの出力に印可される。部分当たり６ビットであると、
ブロック１７のスケーリング因子は１／３２である。Ｄ
ＡＣ部分１６ａは中間桁の部分で、１のスケーリング因
子を有している。ＤＡＣ部分１６ｂは最大位桁部分であ
る。スケーリング因子はブロック１８で部分１６ｂの出
力に印可される。部分当たり６ビットでは、ブロック１
８のスケーリング因子は３２である。部分１６ａ、１６
ｂ、１６ｃのスケールされたアナログ出力は加算節点１
９で加算される。
【００１２】図３は図２に示したＤＡＣの伝達関数のグ
ラフである。線２０はディジタル入力値の範囲に対する
ＤＡＣ１５の相対アナログ出力を表す。線２０は複数個
の重なり区間２１から形成されている。ＤＡＣ１５には
３個の部分が存在するため、各区間２１は詳細域２３に
示すように複数個の重なり区間２２から形成されてい
る。図４は図３に示した伝達関数のより詳細なグラフ
で、これは個々の区間２２の間の転移を図示している。
区間２２ａ、２２ｂは点ＢとＣで重なる。
ラフである。線２０はディジタル入力値の範囲に対する
ＤＡＣ１５の相対アナログ出力を表す。線２０は複数個
の重なり区間２１から形成されている。ＤＡＣ１５には
３個の部分が存在するため、各区間２１は詳細域２３に
示すように複数個の重なり区間２２から形成されてい
る。図４は図３に示した伝達関数のより詳細なグラフ
で、これは個々の区間２２の間の転移を図示している。
区間２２ａ、２２ｂは点ＢとＣで重なる。
【００１３】全てのＤＡＣ出力レベルが到達可能である
ことを保障するため、低位部分の重みは従来のＤＡＣに
対して２の因子だけ増加されている。この重みにより生
成したＤＡＣ伝達関数内で区間が重なる。従来のＤＡＣ
では、このような重なりは通常非単調性を増大させる。
重なりはＢからＣの不連続転移を発生するが、本発明の
ＤＡＣはＥからＢ、ＣからＦの局所単調性を保持しつ
つ、ＤＡＣ伝達関数をＢからＣ又はＣからＢではなくＡ
からＢ、ＢからＤ又はＤからＣ、ＣからＡに転移させ
る。
ことを保障するため、低位部分の重みは従来のＤＡＣに
対して２の因子だけ増加されている。この重みにより生
成したＤＡＣ伝達関数内で区間が重なる。従来のＤＡＣ
では、このような重なりは通常非単調性を増大させる。
重なりはＢからＣの不連続転移を発生するが、本発明の
ＤＡＣはＥからＢ、ＣからＦの局所単調性を保持しつ
つ、ＤＡＣ伝達関数をＢからＣ又はＣからＢではなくＡ
からＢ、ＢからＤ又はＤからＣ、ＣからＡに転移させ
る。
【００１４】これらの転移は、ＤＡＣ入力に印可される
ディジタル制御語を調節してターゲット・レベルでの測
定制御ループ特性を保持するサーボループ応用例にＤＡ
Ｃを使用する時特に有用である。ディジタル制御語の下
位ビットはターゲット・レベルでの測定特性を保持する
とき局所変調を体験する。例えば、局所変調が伝達関数
のＥとＢとの間の下位部分にあり、変調がＢ−Ｃの不連
続点までドリフトしていく場合、変調はＢからＤへジャ
ンプする。以後、ディジタル制御語はＢ−Ｃの不連続点
を超えて変調するのではなくＣとＦとの間で変調する。
この結果、たとえ変調がＢ−Ｃの不連続点を超えたとし
ても、Ｅ−ＢとＣ−Ｆに沿った局所変調は単調性を保持
する。又、あるレベルから次のレベルへの転移は、次の
レベルの下端部ではなく、次のレベルの中央に変調域を
配置する。これは、区間間の上下の転移に出会うことの
ない変調域の相当なドリフトを可能とする。
ディジタル制御語を調節してターゲット・レベルでの測
定制御ループ特性を保持するサーボループ応用例にＤＡ
Ｃを使用する時特に有用である。ディジタル制御語の下
位ビットはターゲット・レベルでの測定特性を保持する
とき局所変調を体験する。例えば、局所変調が伝達関数
のＥとＢとの間の下位部分にあり、変調がＢ−Ｃの不連
続点までドリフトしていく場合、変調はＢからＤへジャ
ンプする。以後、ディジタル制御語はＢ−Ｃの不連続点
を超えて変調するのではなくＣとＦとの間で変調する。
この結果、たとえ変調がＢ−Ｃの不連続点を超えたとし
ても、Ｅ−ＢとＣ−Ｆに沿った局所変調は単調性を保持
する。又、あるレベルから次のレベルへの転移は、次の
レベルの下端部ではなく、次のレベルの中央に変調域を
配置する。これは、区間間の上下の転移に出会うことの
ない変調域の相当なドリフトを可能とする。
【００１５】本発明は、ディジタル語を少なくとも２個
の重なり語部分に分割し、各語部分を対応する２進重み
付きＤＡＣ回路部分によりアナログ値にデコードするこ
とによりこれらの転移を実行する。上位語部分の最小位
桁ビットの状態が変化すると、下位語部分の最大位桁ビ
ットが本来の状態から反対の状態へ強制的に変更され
る。
の重なり語部分に分割し、各語部分を対応する２進重み
付きＤＡＣ回路部分によりアナログ値にデコードするこ
とによりこれらの転移を実行する。上位語部分の最小位
桁ビットの状態が変化すると、下位語部分の最大位桁ビ
ットが本来の状態から反対の状態へ強制的に変更され
る。
【００１６】例えば、３語部分を有し、１６ビット分解
能を提供するＤＡＣは１８ビットを有し、各語部分の対
向面の隣接ビットは同じ２進重みを有する。ビット１−
６は最小桁の語部分に対応し、ビット７−１２は中間桁
の語部分に対応し、ビット１３−１８は最上位の語部分
に対応する。転移時にビット６と７は同じ２進重みを有
し、ビット１２と１３は同じ２進重みを有する（すなわ
ち、各々２5 と２10である）。増加するディジタル語値
の例では、ビット１−６が最小語部分の限界まで満たさ
れ、ビット７を「０」から「１」へ切り替えることによ
り中間語部分を増加する時にクリアされる。従って、一
旦全ての低位ビット１−６が「１」となって、ビット７
が「０」から「１」となると、ビット６は通常ビット１
−５と共に「１」から「０」へクリアされる。本発明の
ＤＡＣはビット６を「０」から「１」へ戻す。低位桁の
語部分はその全容量の半分まで満たされている。
能を提供するＤＡＣは１８ビットを有し、各語部分の対
向面の隣接ビットは同じ２進重みを有する。ビット１−
６は最小桁の語部分に対応し、ビット７−１２は中間桁
の語部分に対応し、ビット１３−１８は最上位の語部分
に対応する。転移時にビット６と７は同じ２進重みを有
し、ビット１２と１３は同じ２進重みを有する（すなわ
ち、各々２5 と２10である）。増加するディジタル語値
の例では、ビット１−６が最小語部分の限界まで満たさ
れ、ビット７を「０」から「１」へ切り替えることによ
り中間語部分を増加する時にクリアされる。従って、一
旦全ての低位ビット１−６が「１」となって、ビット７
が「０」から「１」となると、ビット６は通常ビット１
−５と共に「１」から「０」へクリアされる。本発明の
ＤＡＣはビット６を「０」から「１」へ戻す。低位桁の
語部分はその全容量の半分まで満たされている。
【００１７】この結果、適当なディジタル語を与えるこ
とにより、本発明のＤＡＣは到達不能なアナログ出力信
号値は存在せず、伝達関数のある区間から次へ連続的な
転移を有する。３語部分を１ビットずつ重ね合わせるこ
とにより、１８ビットはＤＡＣの真の１６ビット分解能
を与える。ＤＡＣの各回路部分は６ビットのみを処理す
るため、各回路部分の２N 素子の値は２6 、すなわち６
４個のみであり、これは区間分けしない伝達関数を有す
る従来の２進重みＤＡＣに必要とされる２16、すなわち
６５、５３６素子ではなく３回路部分で全体で１９２素
子となる。本発明により、上位桁語部分がＮビットを有
し、低位桁語部分がＭビットを有し、高位桁語部分が低
位桁語部分と１ビットだけ重なる場合、ＤＡＣ伝達関数
は２N 重なり区間を有し、各区間は２M レベルを有す
る。
とにより、本発明のＤＡＣは到達不能なアナログ出力信
号値は存在せず、伝達関数のある区間から次へ連続的な
転移を有する。３語部分を１ビットずつ重ね合わせるこ
とにより、１８ビットはＤＡＣの真の１６ビット分解能
を与える。ＤＡＣの各回路部分は６ビットのみを処理す
るため、各回路部分の２N 素子の値は２6 、すなわち６
４個のみであり、これは区間分けしない伝達関数を有す
る従来の２進重みＤＡＣに必要とされる２16、すなわち
６５、５３６素子ではなく３回路部分で全体で１９２素
子となる。本発明により、上位桁語部分がＮビットを有
し、低位桁語部分がＭビットを有し、高位桁語部分が低
位桁語部分と１ビットだけ重なる場合、ＤＡＣ伝達関数
は２N 重なり区間を有し、各区間は２M レベルを有す
る。
【００１８】図５と図６はＤＡＣ１５の概略図である。
図５は１個の６ビットＤＡＣ回路部分１６ｃを図示す
る。部分１６ｃは、並列インターフェース２８でＤＡＣ
に与えられるディジタル入力語Ｄ［１８：１］のビット
Ｄ［６：１］を受け取る。ビットＤ［６：１］は節点Ｄ
６からＤ１に印可される。各節点Ｄ１−Ｄ６はビット・
デコード・トランジスタ３０1 −３０6 の各制御端子に
結合される。トランジスタ３０1 −３０6 はインターフ
ェース２８に与えられるディジタル入力の各ビットによ
り操作されるスイッチのアレイを形成する。トランジス
タ３６1 −３６6と３８1 −３８6 は対応するトランジ
スタ３０1 −３０6 と接地端子ＶＳＳ間に結合される。
トランジスタ３６1 −３６6 と３８1 −３８6 は関連の
ビット・デコード・トランジスタ３０1 −３０6 のカス
コード化重み付け制御電流源のアレイを形成する。節点
Ｄ１−Ｄ６の各ビットの状態は、どの電流源又は電流源
の組み合わせが出力端子３４に結合され加算されるかを
決定する。
図５は１個の６ビットＤＡＣ回路部分１６ｃを図示す
る。部分１６ｃは、並列インターフェース２８でＤＡＣ
に与えられるディジタル入力語Ｄ［１８：１］のビット
Ｄ［６：１］を受け取る。ビットＤ［６：１］は節点Ｄ
６からＤ１に印可される。各節点Ｄ１−Ｄ６はビット・
デコード・トランジスタ３０1 −３０6 の各制御端子に
結合される。トランジスタ３０1 −３０6 はインターフ
ェース２８に与えられるディジタル入力の各ビットによ
り操作されるスイッチのアレイを形成する。トランジス
タ３６1 −３６6と３８1 −３８6 は対応するトランジ
スタ３０1 −３０6 と接地端子ＶＳＳ間に結合される。
トランジスタ３６1 −３６6 と３８1 −３８6 は関連の
ビット・デコード・トランジスタ３０1 −３０6 のカス
コード化重み付け制御電流源のアレイを形成する。節点
Ｄ１−Ｄ６の各ビットの状態は、どの電流源又は電流源
の組み合わせが出力端子３４に結合され加算されるかを
決定する。
【００１９】バイアス線ＢＩＡＳＮとＢＩＡＳＮ２は各
々トランジスタ３６1 −３６6 と３８1 −３８6 の制御
端子に結合される。ＢＩＡＳＮはＤＡＣの全出力電流レ
ベルを設定する。ＢＩＡＳＮ２はトランジスタ３８1 −
３８6 のドレイン・ソース電圧降下を飽和電圧ＶDS,sat
と一定に、等しく、これ以上に保持する。バイアス線Ｂ
ＩＡＳＮとＢＩＡＳＮ２は図６でより詳細に説明するバ
イアス回路により発生される。
々トランジスタ３６1 −３６6 と３８1 −３８6 の制御
端子に結合される。ＢＩＡＳＮはＤＡＣの全出力電流レ
ベルを設定する。ＢＩＡＳＮ２はトランジスタ３８1 −
３８6 のドレイン・ソース電圧降下を飽和電圧ＶDS,sat
と一定に、等しく、これ以上に保持する。バイアス線Ｂ
ＩＡＳＮとＢＩＡＳＮ２は図６でより詳細に説明するバ
イアス回路により発生される。
【００２０】各トランジスタ３６1 −３６6 と３８1 −
３８6 は、アレイ中のそのトランジスタの数を指示する
関連乗算因子「Ｍ」を有する。例えば、トランジスタ３
８4は８のＭ因子を有し、これは並列に互いに接続され
た８個のトランジスタ３８4があることを示している。
トランジスタ３６1 −３６6 と３８1 −３８6 は、増大
するＭ因子により示すように、トランジスタ３６1 から
トランジスタ３６6 、トランジスタ３８1 からトランジ
スタ３８6 の順序で、あるものから次へ２：１の比率で
次第に大きくなる電流源コンデンサを提供するよう選択
された乗算因子を有する。
３８6 は、アレイ中のそのトランジスタの数を指示する
関連乗算因子「Ｍ」を有する。例えば、トランジスタ３
８4は８のＭ因子を有し、これは並列に互いに接続され
た８個のトランジスタ３８4があることを示している。
トランジスタ３６1 −３６6 と３８1 −３８6 は、増大
するＭ因子により示すように、トランジスタ３６1 から
トランジスタ３６6 、トランジスタ３８1 からトランジ
スタ３８6 の順序で、あるものから次へ２：１の比率で
次第に大きくなる電流源コンデンサを提供するよう選択
された乗算因子を有する。
【００２１】図６は、３個の６ビットＤＡＣ回路部分１
６ａ−１６ｃを含むＤＡＣ１５の概略図である。部分１
６ａ、１６ｂ、１６ｃは並列インターフェース２８から
のディジタル入力Ｄ［１８：１］のビットＤ［１２：
７］、Ｄ［１８：１３］、Ｄ［６：１］を各々受け取
る。各ＤＡＣ回路部分１６ａ−１６ｃの出力は関連する
重み付け電流ミラー４６ａ−４６ｃに印可される。電流
ミラー４６ａ−４６ｃはトランジスタ４８、５０、５
２、５４を含む。ＤＡＣ回路部分１６ａは、トランジス
タ５０ａと５２ａにミラーされたトランジスタ４８ａと
５４ａを通して出力電流をシンクする。各トランジスタ
４８ａ，５０ａ，５２ａ，５４ａは１のＭ因子を有す
る。従って、トランジスタ４８ａと５４ａを介してＤＡ
Ｃ１６ａから流れる出力電流はトランジスタ５０ａと５
２ａにミラーされる時１を乗算される、又は重み付けさ
れる。
６ａ−１６ｃを含むＤＡＣ１５の概略図である。部分１
６ａ、１６ｂ、１６ｃは並列インターフェース２８から
のディジタル入力Ｄ［１８：１］のビットＤ［１２：
７］、Ｄ［１８：１３］、Ｄ［６：１］を各々受け取
る。各ＤＡＣ回路部分１６ａ−１６ｃの出力は関連する
重み付け電流ミラー４６ａ−４６ｃに印可される。電流
ミラー４６ａ−４６ｃはトランジスタ４８、５０、５
２、５４を含む。ＤＡＣ回路部分１６ａは、トランジス
タ５０ａと５２ａにミラーされたトランジスタ４８ａと
５４ａを通して出力電流をシンクする。各トランジスタ
４８ａ，５０ａ，５２ａ，５４ａは１のＭ因子を有す
る。従って、トランジスタ４８ａと５４ａを介してＤＡ
Ｃ１６ａから流れる出力電流はトランジスタ５０ａと５
２ａにミラーされる時１を乗算される、又は重み付けさ
れる。
【００２２】ＤＡＣ１６ｂは電流ミラー４６ｂのトラン
ジスタ４８ｂと５４ｂを通して電流をシンクする。トラ
ンジスタ４８ｂと５４ｂは１のＭ因子を有するが、トラ
ンジスタ５０ｂと５２ｂは３２のＭ因子を有する。従っ
て、トランジスタ５０ｂと５２ｂにミラーされる時ＤＡ
Ｃ１６ｂからの出力電流は３２を乗算される。
ジスタ４８ｂと５４ｂを通して電流をシンクする。トラ
ンジスタ４８ｂと５４ｂは１のＭ因子を有するが、トラ
ンジスタ５０ｂと５２ｂは３２のＭ因子を有する。従っ
て、トランジスタ５０ｂと５２ｂにミラーされる時ＤＡ
Ｃ１６ｂからの出力電流は３２を乗算される。
【００２３】ＤＡＣ１６ｃは電流ミラー４６ｃのトラン
ジスタ４８ｃと５４ｃを通して電流をシンクする。トラ
ンジスタ４８ｃと５４ｃは３２のＭ因子を有するが、ト
ランジスタ５０ｃと５２ｃは１のＭ因子を有する。トラ
ンジスタ５０ｃと５２ｃにミラーされる時ＤＡＣ部分１
６ｃからの出力電流は３２で除算される。それ故、ＤＡ
Ｃ１５の回路部分は１／３２、１、３２のスケール因子
を有する。これはビット１−６、７−１２、１３−１８
の各々により表現された１８ビット・ディジタル語の１
６ビット値の間に存在する同じ数学的スケーリング関係
である。電流ミラー４６ａ−４６ｃの出力は出力節点Ｉ
ＤＡＣで加算される。
ジスタ４８ｃと５４ｃを通して電流をシンクする。トラ
ンジスタ４８ｃと５４ｃは３２のＭ因子を有するが、ト
ランジスタ５０ｃと５２ｃは１のＭ因子を有する。トラ
ンジスタ５０ｃと５２ｃにミラーされる時ＤＡＣ部分１
６ｃからの出力電流は３２で除算される。それ故、ＤＡ
Ｃ１５の回路部分は１／３２、１、３２のスケール因子
を有する。これはビット１−６、７−１２、１３−１８
の各々により表現された１８ビット・ディジタル語の１
６ビット値の間に存在する同じ数学的スケーリング関係
である。電流ミラー４６ａ−４６ｃの出力は出力節点Ｉ
ＤＡＣで加算される。
【００２４】ＤＡＣ１５はさらにＤＡＣ入力コードに係
わらずトランジスタが常にわずかにオンで少量の電流を
引き込むようにトランジスタをバイアスするバイアス回
路５６と電流ミラー・トランジスタ５５ａ−５５ｃのア
レイを含む。回路５６はトランジスタ５７、５８、５９
を含む。１実施例では、トランジスタ５７、５８、５９
は同一の長さ、同一の幅を有する。トランジスタ５７、
５８はバイアス電流ＩREF を受け取り、一方トランジス
タ５９はバイアス電流４ＩREF を受け取る。トランジス
タ５９を流れる電流はトランジスタ５７を流れる電流の
４倍であるため、ＢＩＡＳＮ２はＢＩＡＳＮ電圧より高
い電圧を有し、これはトランジスタ５７のドレイン（そ
して図５のトランジスタ３８1 −３８6 ）をＶDS,sat以
上に引き上げる。ＢＩＡＳＰ２はＢＩＡＳＮとＢＩＡＳ
Ｎ２と同様にバイアス回路で発生される。ＢＩＡＳＰ２
は、トランジスタ４８と５０のドレイン・ソース電圧Ｖ
DSが一定で、飽和電圧ＶDS,satと大体等しく、かつこれ
以上であるようにトランジスタ５２と５４をバイアスす
る。回路５６は基準電流ＩREF からＢＩＡＳＮとＢＩＡ
ＳＮ２を発生する回路の一例である。他の回路も使用可
能である。
わらずトランジスタが常にわずかにオンで少量の電流を
引き込むようにトランジスタをバイアスするバイアス回
路５６と電流ミラー・トランジスタ５５ａ−５５ｃのア
レイを含む。回路５６はトランジスタ５７、５８、５９
を含む。１実施例では、トランジスタ５７、５８、５９
は同一の長さ、同一の幅を有する。トランジスタ５７、
５８はバイアス電流ＩREF を受け取り、一方トランジス
タ５９はバイアス電流４ＩREF を受け取る。トランジス
タ５９を流れる電流はトランジスタ５７を流れる電流の
４倍であるため、ＢＩＡＳＮ２はＢＩＡＳＮ電圧より高
い電圧を有し、これはトランジスタ５７のドレイン（そ
して図５のトランジスタ３８1 −３８6 ）をＶDS,sat以
上に引き上げる。ＢＩＡＳＰ２はＢＩＡＳＮとＢＩＡＳ
Ｎ２と同様にバイアス回路で発生される。ＢＩＡＳＰ２
は、トランジスタ４８と５０のドレイン・ソース電圧Ｖ
DSが一定で、飽和電圧ＶDS,satと大体等しく、かつこれ
以上であるようにトランジスタ５２と５４をバイアスす
る。回路５６は基準電流ＩREF からＢＩＡＳＮとＢＩＡ
ＳＮ２を発生する回路の一例である。他の回路も使用可
能である。
【００２５】トランジスタ５２、５４、５５ａ−５５ｃ
は常にオンであるため、ＤＡＣ１４へのディジタル入力
の値が０である時でさえも出力節点ＩＤＡＣから少量の
電流がプルアップされる。電流ミラー・トランジスタ６
２は出力節点ＩＤＡＣと電圧供給端子ＶＳＳとの間に結
合される。ＤＡＣの入力に零のディジタル値が与えられ
ている時にトランジスタ６２は出力ＩＤＡＣのプルアッ
プ電流をオフセットするようバイアスされる。１実施例
では、節点ＩＤＡＣ全電流が零入力値に対して零となる
ようトランジスタ６２の寸法を決定する。
は常にオンであるため、ＤＡＣ１４へのディジタル入力
の値が０である時でさえも出力節点ＩＤＡＣから少量の
電流がプルアップされる。電流ミラー・トランジスタ６
２は出力節点ＩＤＡＣと電圧供給端子ＶＳＳとの間に結
合される。ＤＡＣの入力に零のディジタル値が与えられ
ている時にトランジスタ６２は出力ＩＤＡＣのプルアッ
プ電流をオフセットするようバイアスされる。１実施例
では、節点ＩＤＡＣ全電流が零入力値に対して零となる
ようトランジスタ６２の寸法を決定する。
【００２６】図７は、本発明の１実施例に従って重なり
ＤＡＣ回路部分１６ａ−１６ｃ間のビットをマップする
ためのビット・マッピング回路を図示する概略図であ
る。ビット・マッピング回路７０は加算器アレイ７２、
排他ＯＲ（「ＸＯＲ」）回路７４、出力フリップフロッ
プ・アレイ７６、並列インターフェース２８を含む。ビ
ット・マッピング回路７０はＤＡＣ１５（図６）により
アナログ形式に変換するため並列インターフェース２８
に１８ビット・ディジタル入力語Ｄ［１８：１］を与え
る。
ＤＡＣ回路部分１６ａ−１６ｃ間のビットをマップする
ためのビット・マッピング回路を図示する概略図であ
る。ビット・マッピング回路７０は加算器アレイ７２、
排他ＯＲ（「ＸＯＲ」）回路７４、出力フリップフロッ
プ・アレイ７６、並列インターフェース２８を含む。ビ
ット・マッピング回路７０はＤＡＣ１５（図６）により
アナログ形式に変換するため並列インターフェース２８
に１８ビット・ディジタル入力語Ｄ［１８：１］を与え
る。
【００２７】加算器アレイ７２は互いに結合されてリプ
ル・アレイ全加算器を形成する１８個の個々の加算器素
子のアレイを含む。加算器アレイ７２はＡＤＤＥＮＤ入
力、ＳＵＢＴＲＡＣＴ制御入力、ＡＵＧＥＮＤ入力、及
びＳＵＭ出力を含む。加算器アレイ７２は帰還線路７８
からＡＵＧＥＮＤ入力に本ディジタル入力語Ｄ［１８：
１］を受け取り、ＳＵＢＴＲＡＣＴ制御入力に与えられ
るＤＯＷＮ信号の値の関数としてＡＤＤＥＮＤ入力に与
えられたＳＴＥＰＳＩＺＥ信号の値を加算又は減算す
る。ＤＯＷＮ＝０の場合、加算器アレイ７２はＡＤＤＥ
ＮＤとＡＵＧＥＮＤを加算する。ＤＯＷＮ＝１の場合、
加算器アレイ７２はＡＵＧＥＮＤからＡＤＤＥＮＤを減
算する。１実施例では、ＳＴＥＰＳＩＺＥ信号の値は２
進数１である。ＳＴＥＰＳＩＺＥとＤＯＷＮ信号は「サ
ーボ」制御回路のように制御入力（図示せず）により与
えられる。生成した和は「期待」ディジタル入力値Ｘ
［１８：１］としてＳＵＭ出力に与えられる。この語は
アナログ信号への変換用に並列インターフェース２８上
でＤＡＣに与えられる次の語として期待される。
ル・アレイ全加算器を形成する１８個の個々の加算器素
子のアレイを含む。加算器アレイ７２はＡＤＤＥＮＤ入
力、ＳＵＢＴＲＡＣＴ制御入力、ＡＵＧＥＮＤ入力、及
びＳＵＭ出力を含む。加算器アレイ７２は帰還線路７８
からＡＵＧＥＮＤ入力に本ディジタル入力語Ｄ［１８：
１］を受け取り、ＳＵＢＴＲＡＣＴ制御入力に与えられ
るＤＯＷＮ信号の値の関数としてＡＤＤＥＮＤ入力に与
えられたＳＴＥＰＳＩＺＥ信号の値を加算又は減算す
る。ＤＯＷＮ＝０の場合、加算器アレイ７２はＡＤＤＥ
ＮＤとＡＵＧＥＮＤを加算する。ＤＯＷＮ＝１の場合、
加算器アレイ７２はＡＵＧＥＮＤからＡＤＤＥＮＤを減
算する。１実施例では、ＳＴＥＰＳＩＺＥ信号の値は２
進数１である。ＳＴＥＰＳＩＺＥとＤＯＷＮ信号は「サ
ーボ」制御回路のように制御入力（図示せず）により与
えられる。生成した和は「期待」ディジタル入力値Ｘ
［１８：１］としてＳＵＭ出力に与えられる。この語は
アナログ信号への変換用に並列インターフェース２８上
でＤＡＣに与えられる次の語として期待される。
【００２８】加算器アレイは図８に詳細に図示されてい
る。個々の加算器素子のキャリー入力（ＣＩ）とキャリ
ー出力（ＣＯ）ピンは隣接する加算器素子に接続されて
リプル・キャリー機能を実装する。ＤＯＷＮ信号は最初
のＣＩピンとＸＯＲゲート８０に与えられて、ＤＯＷＮ
＝１の時Ｄ［１８：１］からＳＴＥＰＳＩＺＥ［１８：
１］の２の補数減算を実行する。
る。個々の加算器素子のキャリー入力（ＣＩ）とキャリ
ー出力（ＣＯ）ピンは隣接する加算器素子に接続されて
リプル・キャリー機能を実装する。ＤＯＷＮ信号は最初
のＣＩピンとＸＯＲゲート８０に与えられて、ＤＯＷＮ
＝１の時Ｄ［１８：１］からＳＴＥＰＳＩＺＥ［１８：
１］の２の補数減算を実行する。
【００２９】図７を再び参照すると、期待ビットＸ［１
８：１３，１１：６，５：１］はＸＯＲ回路７４を通し
て変更することなく出力フリップフロップ・アレイ７６
へ渡される。ＤＡＣ伝達関数のある区間から次への転移
を指示している、ビットＤ［１３，７］がその現在の状
態から変化しようとしているかどうかに応じてＸＯＲ回
路７４内で切り替えられる、又は反転される。図９はＸ
ＯＲ回路７４を詳細に図示する。ＸＯＲ回路７４はＸＯ
Ｒゲート８２、８４、８６、８８を含む。期待ビットＸ
［７］とＸ［１３］はＸＯＲゲート８２と８４に送ら
れ、現在のビットＤ［７］とＤ［１３］と比較される。
どちらかのビットに現在の値から期待値へ状態の変化が
ある場合、各ＸＯＲゲート８２又は８４はその出力ＩＮ
ＶＥＲＴ６又はＩＮＶＥＲＴ１２に論理高レベルを発生
し、これはＸＯＲゲート８６と８８の対応する重なりビ
ットＸ［６］又はＸ［１２］を切り替える、又は反転さ
せる。切り替えられたビットＴ［６］とＴ［１２］は図
１０に示すようにフリップフロップ・アレイ７６の入力
でＸ［１８：１３，１１：７，５：１］と組み合わされ
る。
８：１３，１１：６，５：１］はＸＯＲ回路７４を通し
て変更することなく出力フリップフロップ・アレイ７６
へ渡される。ＤＡＣ伝達関数のある区間から次への転移
を指示している、ビットＤ［１３，７］がその現在の状
態から変化しようとしているかどうかに応じてＸＯＲ回
路７４内で切り替えられる、又は反転される。図９はＸ
ＯＲ回路７４を詳細に図示する。ＸＯＲ回路７４はＸＯ
Ｒゲート８２、８４、８６、８８を含む。期待ビットＸ
［７］とＸ［１３］はＸＯＲゲート８２と８４に送ら
れ、現在のビットＤ［７］とＤ［１３］と比較される。
どちらかのビットに現在の値から期待値へ状態の変化が
ある場合、各ＸＯＲゲート８２又は８４はその出力ＩＮ
ＶＥＲＴ６又はＩＮＶＥＲＴ１２に論理高レベルを発生
し、これはＸＯＲゲート８６と８８の対応する重なりビ
ットＸ［６］又はＸ［１２］を切り替える、又は反転さ
せる。切り替えられたビットＴ［６］とＴ［１２］は図
１０に示すようにフリップフロップ・アレイ７６の入力
でＸ［１８：１３，１１：７，５：１］と組み合わされ
る。
【００３０】図１０はフリップフロップ・アレイ７６を
詳細に図示する。フリップフロップ・アレイ７６は、入
力語の各ビットに対して１個のフリップフロップである
Ｄ型フリップフロップのような１８フリップフロップの
アレイを含む。
詳細に図示する。フリップフロップ・アレイ７６は、入
力語の各ビットに対して１個のフリップフロップである
Ｄ型フリップフロップのような１８フリップフロップの
アレイを含む。
【００３１】以下の例が、ビット・マッピング回路７０
がどのようにしてＤＡＣ伝達関数を図２の転移Ａから
Ｂ、ＢからＤそしてＤからＣ、ＣからＡに追随させるか
を示す。この例では、ＳＴＥＰＳＩＺＥ＝１である。ビ
ット１８：１を見ると、図２の点Ａ、Ｂ、Ｃ又はＤは以
下のコードを有する： Ａ ＸＸＸＸＸＸ ＸＸＸＸＸ０ ０１１１１１ Ｂ ＸＸＸＸＸＸ ＸＸＸＸＸ０ １１１１１１ Ｃ ＸＸＸＸＸＸ ＸＸＸＸＸ１ ００００００ Ｄ ＸＸＸＸＸＸ ＸＸＸＸＸ１ １０００００ 増加方向では、転移 Ｂ ＸＸＸＸＸＸ ＸＸＸＸＸ０ １１１１１１ から Ｃ ＸＸＸＸＸＸ ＸＸＸＸＸ１ ００００００ は（ビット６の反転後）、転移 Ｂ ＸＸＸＸＸＸ ＸＸＸＸＸ０ １１１１１１ から Ｄ ＸＸＸＸＸＸ ＸＸＸＸＸ１ １０００００ となる。同様に、転移の減少方向では、 Ｃ ＸＸＸＸＸＸ ＸＸＸＸＸ１ ００００００ から Ｂ ＸＸＸＸＸＸ ＸＸＸＸＸ０ １１１１１１ は（ビットの反転後）、転移 Ｃ ＸＸＸＸＸＸ ＸＸＸＸＸ１ ００００００ から Ａ ＸＸＸＸＸＸ ＸＸＸＸＸ０ ０１１１１１ となる。
がどのようにしてＤＡＣ伝達関数を図２の転移Ａから
Ｂ、ＢからＤそしてＤからＣ、ＣからＡに追随させるか
を示す。この例では、ＳＴＥＰＳＩＺＥ＝１である。ビ
ット１８：１を見ると、図２の点Ａ、Ｂ、Ｃ又はＤは以
下のコードを有する： Ａ ＸＸＸＸＸＸ ＸＸＸＸＸ０ ０１１１１１ Ｂ ＸＸＸＸＸＸ ＸＸＸＸＸ０ １１１１１１ Ｃ ＸＸＸＸＸＸ ＸＸＸＸＸ１ ００００００ Ｄ ＸＸＸＸＸＸ ＸＸＸＸＸ１ １０００００ 増加方向では、転移 Ｂ ＸＸＸＸＸＸ ＸＸＸＸＸ０ １１１１１１ から Ｃ ＸＸＸＸＸＸ ＸＸＸＸＸ１ ００００００ は（ビット６の反転後）、転移 Ｂ ＸＸＸＸＸＸ ＸＸＸＸＸ０ １１１１１１ から Ｄ ＸＸＸＸＸＸ ＸＸＸＸＸ１ １０００００ となる。同様に、転移の減少方向では、 Ｃ ＸＸＸＸＸＸ ＸＸＸＸＸ１ ００００００ から Ｂ ＸＸＸＸＸＸ ＸＸＸＸＸ０ １１１１１１ は（ビットの反転後）、転移 Ｃ ＸＸＸＸＸＸ ＸＸＸＸＸ１ ００００００ から Ａ ＸＸＸＸＸＸ ＸＸＸＸＸ０ ０１１１１１ となる。
【００３２】ＢからＣ又はＣからＢ転移を表すビット７
と１３の状態の変化を検出することにより、不連続転移
の急迫はビット・マッピング回路７０により検出され
る。ＤＡＣ制御語が増減するにつれて、ＤＡＣアナログ
出力はそれ故レベルＡからＢ、ＢからＣ又はＤからＣ、
ＣからＡへ連続的な転移を行う。ある種の「サーボ」応
用例で使用するときには、ＤＡＣ入力は局所的に単調な
領域内に留まる傾向がある。まれに、「サーボ」ループ
がＤＡＣをある局所的単調域から隣接する単調域へ「ジ
ャンプ」させる。ミット・マッピング回路７０はこのジ
ャンプを見事に達成する。
と１３の状態の変化を検出することにより、不連続転移
の急迫はビット・マッピング回路７０により検出され
る。ＤＡＣ制御語が増減するにつれて、ＤＡＣアナログ
出力はそれ故レベルＡからＢ、ＢからＣ又はＤからＣ、
ＣからＡへ連続的な転移を行う。ある種の「サーボ」応
用例で使用するときには、ＤＡＣ入力は局所的に単調な
領域内に留まる傾向がある。まれに、「サーボ」ループ
がＤＡＣをある局所的単調域から隣接する単調域へ「ジ
ャンプ」させる。ミット・マッピング回路７０はこのジ
ャンプを見事に達成する。
【００３３】本発明のＤＡＣは２個以上の回路部分を有
し、各部分は２ビット以上を有する。回路部分の数は、
特定のＤＡＣによりデコードされるディジタル語の寸法
から見て、各部分により節約される回路素子の数と関連
回路に必要な追加回路素子の数との間のトレードオフに
依存する。
し、各部分は２ビット以上を有する。回路部分の数は、
特定のＤＡＣによりデコードされるディジタル語の寸法
から見て、各部分により節約される回路素子の数と関連
回路に必要な追加回路素子の数との間のトレードオフに
依存する。
【００３４】図１１から図１６は本発明による、様々な
数の部分と様々な部分あたりのビット数とを有するＤＡ
Ｃの伝達関数を図示するグラフである。図１１では、２
つの部分があり、部分あたり２ビットで、図１２では、
２つの部分があり、部分あたり３ビットで、図１３で
は、２つの部分があり、部分あたり４ビットで、図１４
では、２つの部分があり、部分あたり５ビットで、図１
５では、２つの部分があり、部分あたり６ビットで、図
１６では、３つの部分があり、部分あたり３ビットであ
る。
数の部分と様々な部分あたりのビット数とを有するＤＡ
Ｃの伝達関数を図示するグラフである。図１１では、２
つの部分があり、部分あたり２ビットで、図１２では、
２つの部分があり、部分あたり３ビットで、図１３で
は、２つの部分があり、部分あたり４ビットで、図１４
では、２つの部分があり、部分あたり５ビットで、図１
５では、２つの部分があり、部分あたり６ビットで、図
１６では、３つの部分があり、部分あたり３ビットであ
る。
【００３５】本発明は望ましい実施例を参照して記述し
てきたが、発明の要旨と範囲から逸脱することなく形式
と詳細に変更を加えうることは当業者には認識される。
例えば、本発明のＤＡＣは様々な回路構成により実装可
能である。本明細書で図示した構成は単なる一例であ
る。ＤＡＣは離散素子により実装可能であり、又応用特
定集積回路（ＡＳＩＣ）のような全体的又は部分的に集
積回路で実装可能である。ＤＡＣ主要機能、特にビット
・マッピング回路はハードウェア又はソフトウェアで実
装可能である。例えば、ビット・マッピング回路はマイ
クロプロセッサにより実行されるソフトウェア・ルーチ
ンで実装可能である。明細書及び特許請求の範囲で使用
した用語「接続」又は「結合」は各種の型式の接続又は
結合を含み、直接接続又は１個以上の中間部品を介した
接続も含むことが可能である。
てきたが、発明の要旨と範囲から逸脱することなく形式
と詳細に変更を加えうることは当業者には認識される。
例えば、本発明のＤＡＣは様々な回路構成により実装可
能である。本明細書で図示した構成は単なる一例であ
る。ＤＡＣは離散素子により実装可能であり、又応用特
定集積回路（ＡＳＩＣ）のような全体的又は部分的に集
積回路で実装可能である。ＤＡＣ主要機能、特にビット
・マッピング回路はハードウェア又はソフトウェアで実
装可能である。例えば、ビット・マッピング回路はマイ
クロプロセッサにより実行されるソフトウェア・ルーチ
ンで実装可能である。明細書及び特許請求の範囲で使用
した用語「接続」又は「結合」は各種の型式の接続又は
結合を含み、直接接続又は１個以上の中間部品を介した
接続も含むことが可能である。
【図１】仮想的な完全なＤＡＣと２種の従来のＤＡＣの
ディジタル語値に対する出力アナログ信号レベルを比較
するグラフ。
ディジタル語値に対する出力アナログ信号レベルを比較
するグラフ。
【図２】本発明によるＤＡＣのブロック線図。
【図３】図２に示したＤＡＣのディジタル語値とアナロ
グ信号レベル間の伝達関数のグラフ。
グ信号レベル間の伝達関数のグラフ。
【図４】図２に示したＤＡＣのディジタル語値とアナロ
グ信号レベル間の伝達関数のグラフ。
グ信号レベル間の伝達関数のグラフ。
【図５】本発明によるＤＡＣ回路の回路部分の概略回路
表示。
表示。
【図６】本発明を実施したＤＡＣの概略回路表示で、図
５に図示した３個の回路部分を含む。
５に図示した３個の回路部分を含む。
【図７】重なりＤＡＣ部分間のビット・マッピングを図
示する概略図。
示する概略図。
【図８】重なりＤＡＣ部分間のビット・マッピングを図
示する概略図。
示する概略図。
【図９】重なりＤＡＣ部分間のビット・マッピングを図
示する概略図。
示する概略図。
【図１０】重なりＤＡＣ部分間のビット・マッピングを
図示する概略図。
図示する概略図。
【図１１】本発明による色々な数の部分、部分あたり色
々なビット数を有するＤＡＣの伝達関数を図示するグラ
フ。
々なビット数を有するＤＡＣの伝達関数を図示するグラ
フ。
【図１２】本発明による色々な数の部分、部分あたり色
々なビット数を有するＤＡＣの伝達関数を図示するグラ
フ。
々なビット数を有するＤＡＣの伝達関数を図示するグラ
フ。
【図１３】本発明による色々な数の部分、部分あたり色
々なビット数を有するＤＡＣの伝達関数を図示するグラ
フ。
々なビット数を有するＤＡＣの伝達関数を図示するグラ
フ。
【図１４】本発明による色々な数の部分、部分あたり色
々なビット数を有するＤＡＣの伝達関数を図示するグラ
フ。
々なビット数を有するＤＡＣの伝達関数を図示するグラ
フ。
【図１５】本発明による色々な数の部分、部分あたり色
々なビット数を有するＤＡＣの伝達関数を図示するグラ
フ。
々なビット数を有するＤＡＣの伝達関数を図示するグラ
フ。
【図１６】本発明による色々な数の部分、部分あたり色
々なビット数を有するＤＡＣの伝達関数を図示するグラ
フ。
々なビット数を有するＤＡＣの伝達関数を図示するグラ
フ。
１４、１５ ＤＡＣ
１６ａ、１６ｂ、１６ｃ ６ビットＤＡＣ回路部分
１９ 加算節点
３０ スイッチ
４６ 電流ミラー
５５ 電流ミラー
５６ バイアス回路
７０ ビット・マッピング回路
７２ 加算器アレイ
７４ 排他ＯＲ回路
７６ フリップフロップ・アレイ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 アラン フィードラー
アメリカ合衆国ミネソタ州ミネアポリ
ス，エクセルシア ブールバード
3131，アパートメント 609
(56)参考文献 特開 昭64−24514（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
Claims (11)
- 【請求項１】 現在のディジタル語と新たなディジタル
語とを含む多重ビット・ディジタル語を対応するアナロ
グ値に変換するディジタル・アナログ変換器（ＤＡＣ）
であって、前記多重ビット・ディジタル語を与える第１の回路装置
であって、各ディジタル語がディジタル値を有するとと
もに第１及び第２の多重ビット語部分（ｎ 1 ，ｎ 2 ）を有
し、該第１の多重ビット語部分（ｎ 1 ）が下位桁部分で
あり、該第２の多重ビット語部分（ｎ 2 ）が上位桁部分
であり、該第１の多重ビット語部分（ｎ 1 ）の最上位ビ
ット（ｍｓｂ）の重みと前記第２の多重ビット語部分
（ｎ 2 ）の最下位ビット（ｌｓｂ）の重みが同じであ
る、第１の回路装置と、前記第２の多重ビット語部分（ｎ 2 ）の最下位ビットが
前記現在のディジタル語から前記新たなディジタル語に
状態を 変更した時を検出し、かつ、前記第２の多重ビッ
ト語部分（ｎ 2 ）の最下位ビットが状態を変更するたび
に前記新たなディジタル語の前記第１の多重ビット語部
分（ｎ 1 ）の最上位ビットの状態を応答的に反転させる
ことによって前記新たなディジタル語をデコードする、
デコード手段と、前記デコードされた新たなディジタル語の前記第１及び
第２の多重ビット語部分（ｎ 1 ，ｎ 2 ） を第１及び第２の
アナログ値に変換し、かつ、該第１及び第２のアナログ
値を加算して前記デコードされたディジタル語のディジ
タル値を示すアナログ出力を与える、第２の回路装置
と、 を含む、ディジタル・アナログ変換器。 - 【請求項２】 前記デコード手段が、前記現在のディジタル語の前記第２の多重ビット語部分
（ｎ 2 ）の最下位ビット を受け取る第１入力と、前記新
たなディジタル語の前記第２の多重ビット語部分
（ｎ 2 ）の最下位ビットを受け取る第２入力と、出力と
を有する第１排他ＯＲゲートと、該 第１排他ＯＲゲートの出力に結合された第１入力と、
前記新たなディジタル語の前記第１の多重ビット語部分
（ｎ 1 ）の最上位ビットを受け取る第２入力と、前記新
たなディジタル語の前記第１の多重ビット語部分
（ｎ 1 ）の最上位ビッ トに対するマップ値を与える出力
とを有する第２排他ＯＲゲートと、 を含む、請求項１記載のディジタル・アナログ変換器。 - 【請求項３】 前記第２の回路装置が、 第１及び第２の変換回路であって、該第１又は第２の変
換回路が、前記デコードされた新たなディジタル語の前
記第１及び第２の多重ビット語部分（ｎ 1 ，ｎ 2 ）の一方
を受け取り、かつ、該第１又は第２の多重ビット語部分
のディジタル値を示すアナログ出力信号を応答的に与え
る、第１及び第２の変換回路と、該第１及び第２の 変換回路の一方から前記アナログ出力
信号を受け取り、かつ、前記第２の多重ビット語部分ｎ
2の最高値に対する前記第１の多重ビット語部分（ｎ1 ）
の最高値の比率に等しい比率を与える前記第１及び第２
の変換回路の他方に印可された重み値と比較した数学的
重み値を有する重み回路装置であって、前記第１及び第
２の多重ビット語部分のディジタル値を示すアナログ重
み出力信号を与える重み回路装置と、 を含む、請求項１記載のディジタル・アナログ変換器。 - 【請求項４】 前記第１及び第２の変換回路がそれぞ
れ、前記第１又は第２の 変換回路により変換される前記第１
又は第２の多重ビット語部分の各ビットにより制御され
るスイッチのアレイであって、各スイッチが前記アナロ
グ出力信号の一部を渡す、スイッチのアレイと、該 スイッチのアレイに直列に結合された電流源トランジ
スタのアレイであって、各電流源トランジスタが前記各
スイッチに電流を与える、電流源トランジスタのアレイ
と、 を含む、請求項３記載のディジタル・アナログ変換器。 - 【請求項５】 前記電流源トランジスタのアレイは、前
記各スイッチに与えられる電流が該各スイッチを制御す
るビットの相対２進重みに対応するレベルを有するよう
に重み付けられている、請求項４記載のディジタル・ア
ナログ変換器。 - 【請求項６】 前記スイッチのアレイの前記各スイッチ
が、スイッチとして動作するトランジスタを含む、請求
項４記載のディジタル・アナログ変換器。 - 【請求項７】 低位桁部分の下位語部分と高位桁部分の
上位語部分とを有する多重ビット・ディジタル語をデコ
ードするディジタル・アナログ変換器（ＤＡＣ）であっ
て、前記下位語部分の最上位桁ビット（ｍｓｂ）と前記
上位語部分の最小位桁ビット（ｌｓｂ）は同じ重みであ
り、前記ディジタル・アナログ変換器が、 新 たなディジタル語を受け取り、該新たなディジタル語
を現在のディジタル語と比較することによって該新たな
ディジタル語をデコードし、かつ、前記上位語部分の最
小位桁ビットが状態を変えるたびに前記下位語部分の最
上位桁ビットを反転させるデコード装置と、前記デコードされた 新たなディジタル語を、該デコード
された新たなディジタル語のディジタル値に対応するア
ナログ出力値に変換する変換器装置と、 を含む、ディジタル・アナログ変換器。 - 【請求項８】 前記デコード装置は、 デコードすべき前記新たなディジタル語を与える多重ビ
ット・ディジタル語発生器と、該 多重ビット・ディジタル語発生器と前記変換器装置と
の間に結合され、かつ、前記現在のディジタル値を記憶
する多重ビット記憶素子と、前記 多重ビット・ディジタル語発生器からの前記新たな
ディジタル語の前記上位語部分の最小位桁ビットと、前
記多重ビット記憶素子からの前記現在のディジタル語の
前記上位語部分の最小位桁ビットとを受け取るよう結合
され、かつ、比較出力を有する第１排他ＯＲゲートと、該 第１排他ＯＲゲートからの前記比較出力と、前記多重
ビット・ディジタル語発生器からの前記新たなディジタ
ル語の前記下位語部分の最上位桁ビットを受け取るよう
結合され、かつ、前記多重ビット記憶素子に結合された
置き換え最上位桁ビット出力を有する第２排他ＯＲゲー
トと、 を含む、請求項７記載のディジタル・アナログ変換器。 - 【請求項９】 前記変換器装置は、前記上位語部分又は前記下位語部分 を受け取り、かつ、
該上位語部分又は該下位語部分のディジタル値を示す各
アナログ出力信号を応答的に与える変換回路部分を含
み、該 変換回路部分は、前記上位語部分又は前記下位語部分 の各ビットにより制
御されるスイッチのアレイであって、各スイッチが前記
アナログ出力信号の一部を渡す、スイッチのアレイと、該 スイッチのアレイに直列に結合された電流源トランジ
スタのアレイであって、該各電流源トランジスタが各ス
イッチに電流を与える、電流源トランジスタのアレイ
と、 を含む、請求項７記載のディジタル・アナログ変換器。 - 【請求項１０】 前記変換器装置は少なくとも第１及び
第２の変換回路部分を含み、該第１及び第２の変換回路
部分はそれぞれ各ディジタル語部分を受け取る、請求項
９記載のディジタル・アナログ変換器。 - 【請求項１１】 ディジタル値を有する多重ビット・デ
ィジタル語を対応するアナログ値に変換する方法であっ
て、前記多重ビット・ディジタル語が現在のディジタル
語と新たなディジタル語とを含む、方法であって、 （ａ）前記各多重ビット・ディジタル語を第１及び第２
の多重ビット語部分（ｎ 1 ，ｎ 2 ）に分割するステップで
あって、該第１の多重ビット語部分（ｎ 1 ）が最小位桁
部分であり、該第２の多重ビット語部分（ｎ 2 ）が最大
位桁部分であり、該第１の多重ビット語部分（ｎ 1 ）の
最大位桁ビット（ｍｓｂ）の重みが前記第２の多重ビッ
ト語部分（ｎ 2 ）の最小位桁ビット（ｌｓｂ）の重みと
同じである、ステップと、 （ｂ）前記第２の多重ビット語部分（ｎ 2 ）の最小位桁
ビットが前記現在のディジタル語から前記新たなディジ
タル語に変わる時を検出し、かつ、前記第２の多重ビッ
ト語部分（ｎ 2 ）の最小位桁ビットが状態を変えるたび
に前記新たなディジタル語の前記第１の多重ビット語部
分（ｎ 1 ）の最大位桁ビットの状態を応答的に反転する
ことによって前記新たなディジタル語をデコードされた
新たなディジタル語にデコードするステップと、 （ｃ）該ステップ（ｂ）で生成された前記デコードされ
た新たなディジタル語の第１及び第２の多重ビット語部
分（ｎ 1 ，ｎ 2 ）を第１及び第２のアナログ値にそれぞれ
変換するステップと、 （ｄ）該ステップ（ｃ）で生成された前記第１及び第２
のアナログ値を加算して、前記デコードされたディジタ
ル語の前記ディジタル値を示すアナログ出力を与えるス
テップと、 を含む、方法 。
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|---|---|---|---|
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-
1997
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