JP2001136071A - Ｄ／ａコンバータ装置 - Google Patents

Abstract

(57)【要約】 【課題】 同一構成を有するＤ／Ａコンバータユニット
の単純な繰り返し構成で、比較的占有面積を小さく良好
な微分直線性を実現できるＤ／Ａコンバータ装置を提供
する。 【解決手段】 Ｍ＋Ｎビットのディジタル信号を２のＭ
乗個のＮビットのディジタル信号にするデコーダ１００
を有し、デコーダ１００の出力である２のＭ乗個のＮビ
ットのディジタル信号の各々をアナログ信号に変換す
る、２のＭ乗個の全く同一構成を有するＮビットＤ／Ａ
コンバータユニット（抵抗ラダー回路）１１，１２のア
ナログ信号出力を並列接続合成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号を
アナログ信号に変換するＤ／Ａコンバータ装置に関する
ものである。

【０００２】

【従来の技術】Ｒ２Ｒ電圧加算型の従来のＤ／Ａコンバ
ータ装置としては、図３に示すような回路が使用されて
いる。図３は９ビット入力のＤ／Ａコンバータ装置を示
している。このＤ／Ａコンバータ装置は、９ビットのデ
ィジタル信号（Ｄ０〜Ｄ８）を、Ｄフリップフロップ
（以下、単にフリップフロップと記す）ＦＦＣ０〜ＦＦ
Ｃ８からなる保持回路３２によって、クロックＣＬＫに
同期したディジタル信号（ａ０〜ａ８）にし、これを９
ビット信号ライン３３を介してＲと２Ｒの２種類の抵抗
素子を組み合わせた抵抗分割回路である抵抗ラダー回路
３１に加えることで９ビットのディジタル信号（Ｄ０〜
Ｄ８）に対応したアナログ信号出力を得る構成である。

【０００３】図４には、抵抗分圧型の従来のＤ／Ａコン
バータ装置が示されている。このＤ／Ａコンバータ装置
は、図４に示すように、直列接続されて基準電圧ＶＲが
印加された単位抵抗素子Ｒ０〜Ｒ５１１からなる抵抗素
子群４１と、単位抵抗素子Ｒ０〜Ｒ５１１の各々の接続
点あるいはグラウンドの電位の何れか一つを選択して出
力するスイッチ回路４２と、スイッチ回路４２のオンオ
フを９ビットのディジタル信号（Ｄ０〜Ｄ８）に基づい
て制御するデコーダ４３とで構成されている。

【０００４】このＤ／Ａコンバータ装置は、必要なコー
ド数だけの分圧電圧を単位抵抗素子Ｒ０〜Ｒ５１１を直
列に接続して作り、デコーダ４３にて９ビットのディジ
タル信号（Ｄ０〜Ｄ８）をデコードし、デコーダ４３の
出力に従ってスイッチ回路４２にて１つの分圧電圧を選
択することで、９ビットのディジタル信号（Ｄ０〜Ｄ
８）に対応したアナログ出力信号が得られる。

【０００５】前述したＲ２Ｒ電圧加算型のＤ／Ａコンバ
ータ装置は、図４に示した上記の抵抗分圧型のＤ／Ａコ
ンバータ装置に比較して、抵抗素子の数を少なくでき、
小面積でＤ／Ａコンバータ装置を形成できるという利点
がある。

【０００６】これに対して、抵抗分圧型のＤ／Ａコンバ
ータ装置は、多数の単位抵抗素子Ｒ０〜Ｒ５１１を必要
とするが、Ｄ／Ａコンバータ装置にとって最も重要な特
性である微分直線性が原理的に保証されているという利
点がある。なお、微分直線性とはディジタル入力値の１
コード（ディジタル値）の増加に対してアナログ信号出
力が必ず増加して減少はしない特性のことである。

【０００７】

【発明が解決しようとする課題】以上説明したように、
従来のＤ／Ａコンバータ装置では、図４に示した抵抗分
圧型の場合は多数の単位抵抗素子Ｒ０〜Ｒ５１１を必要
とし、半導体化した場合のチップ上の占有面積が比較的
大きくなるという問題を有する。

【０００８】また、図３に示したＲ２Ｒ電圧加算型の場
合は、半導体化した場合のチップ上の占有面積は比較的
小さく形成できる。ところが、微分直線性が抵抗素子間
の相対精度に大きく依存し、特に抵抗素子間の相対精度
がＭＳＢ（最上位ビット）の変化に対する微分直線性に
大きく影響するという問題を有する。

【０００９】この難点を解決することができるＤ／Ａコ
ンバータ装置が特開平４−３３０８２７号公報にて提案
されている。このＤ／Ａコンバータ装置は、図５に示す
ように、９ビットのディジタル信号（Ｄ０〜Ｄ８）を反
転するインバータＩＮ０〜ＩＮ９、ＮＡＮＤ回路ＮＡＮ
０〜ＮＡＮ７およびＮＯＲ回路ＮＯＲ０〜ＮＯＲ７から
なる論理回路５３と、抵抗ラダー回路５１，５２とから
構成されている。そして、９ビットのディジタル信号
（Ｄ０〜Ｄ８）に対応したアナログ信号出力が抵抗ラダ
ー回路５１，５２の並列合成出力として得られる。

【００１０】このＤ／Ａコンバータ装置は、９ビットの
ディジタル信号（Ｄ０〜Ｄ８）のＭＳＢ（Ｄ８）が
「１」のときには、基準点Ａに「１」の電位（電源電
位）が与えられた８ビットの抵抗ラダー回路５１におい
て、全てのビットに対応した抵抗素子２Ｒに「１」の電
位（ＮＡＮＤ回路ＮＡＮ０〜ＮＡＮ７の出力としての電
源電位）が与えられることになる。その結果、８ビット
の抵抗ラダー回路５１は、「１」の電位（電源電位）と
出力端との間に接続された抵抗素子２Ｒと等価になる。

【００１１】８ビットの抵抗ラダー回路５２には、基準
点Ｂに「１」の電位（インバータＩＮ９の出力としての
電源電位）が与えられ、ＭＳＢ以外の８ビットのディジ
タル信号（Ｄ７〜Ｄ０）のレベルに応じて各ビットの抵
抗素子２Ｒに「１」の電位（ＮＯＲ回路ＮＯＲ０〜ＮＯ
Ｒ７の出力としての電源電位）または「０」の電位（Ｎ
ＯＲ回路ＮＯＲ０〜ＮＯＲ７の出力としての接地電位）
が選択的に与えられることになる。

【００１２】したがって、８ビットの抵抗ラダー回路５
１，５２の出力端を共通に接続することにより、８ビッ
トの抵抗ラダー回路５１，５２の合成回路は、ＭＳＢに
対応した抵抗素子２Ｒが「１」の電位が与えられた９ビ
ットの抵抗ラダー回路と等価になり、ＭＳＢが「１」と
なっている９ビットのディジタル信号（Ｄ０〜Ｄ８）に
対応したアナログ信号出力が得られる。

【００１３】また、９ビットのディジタル信号（Ｄ０〜
Ｄ８）のＭＳＢ（Ｄ８）が「０」のときには、基準点Ｂ
に「０」の電位（インバータＩＮ９の出力としての接地
電位）が与えられた８ビットの抵抗ラダー回路５２にお
いて、全てのビットに対応した抵抗素子２Ｒに「０」の
電位（ＮＯＲ回路ＮＯＲ０〜ＮＯＲ７の出力としての接
地電位）が与えられることになる。その結果、８ビット
の抵抗ラダー回路５２は、「０」の電位（接地電位）と
出力端との間に接続された抵抗素子２Ｒと等価になる。

【００１４】８ビットの抵抗ラダー回路５１には、基準
点Ａに「１」の電位（電源電位）が与えられ、ＭＳＢ以
外の８ビットのディジタル信号（Ｄ７〜Ｄ０）のレベル
に応じて各ビットの抵抗素子２Ｒに「１」の電位（ＮＡ
ＮＤ回路ＮＡＮ０〜ＮＡＮ７の出力としての電源電位）
または「０」の電位（ＮＡＮＤ回路ＮＡＮ０〜ＮＡＮ７
の出力としての接地電位）が選択的に与えられることに
なる。

【００１５】したがって、８ビットの抵抗ラダー回路５
１，５２の出力端を共通に接続することにより、８ビッ
トの抵抗ラダー回路５１，５２の合成回路は、ＭＳＢに
対応した抵抗素子２Ｒに「０」の電位が与えられた９ビ
ットの抵抗ラダー回路と等価になり、ＭＳＢが「０」と
なっている９ビットのディジタル信号（Ｄ０〜Ｄ８）に
対応したアナログ信号出力が得られる。

【００１６】しかしながら、図５に示したＤ／Ａコンバ
ータ装置では、基準点ＢにはインバータＩＮ９が接続さ
れている。インバータの入出力間には必然的にある抵抗
成分が存在する。したがって、Ｄ８が「０」の時の基準
点Ｂの値は「０」とＣ点の電位とを２ＲとインバータＩ
Ｎ９の抵抗成分の抵抗分圧で決まる電位差だけ「０」か
ら上昇する。また、Ｄ８が「１」の時の基準点Ｂの値は
「１」とＣ点の電位とを２ＲとインバータｌＮ９の抵抗
成分の抵抗分圧で決まる電位差だけ「１」から下降す
る。さらに、このＣ点の電位はＤ０〜Ｄ７の「０」、
「１」の値に応じて変化する。したがって、入力ディジ
タル信号（Ｄ０〜Ｄ８）の変化に対する抵抗ラダー回路
５２のアナログ信号出力の変化が不規則である問題点を
有する。

【００１７】ここで、基準点について説明する。一般
に、２つの異なる電位間を２のＮ乗に区分すると、取り
得る区分電位はその両端の電位を含めると２のＮ乗＋１
個存在する。しかし、ＮビットのＤ／Ａコンバータの取
り得る値は２のＮ乗個である。Ｒ２Ｒ抵抗ラダー型Ｄ／
Ａコンバータの場合、この“基準点”の抵抗である２Ｒ
に「０」を接続すると下端電位から２のＮ乗個を出力す
る回路となり、「１」を接続すると上端電位から２のＮ
乗個を出力する回路となり、その他「０」と「ｌ」との
間の任意の値を接続すると両端からその任意の値に相当
する電位差分だけ内測を２のＮ乗分割した２のＮ乗個を
出力する回路となるので、“基準点”と記述している。

【００１８】さらに、組み合わせる複数の抵抗ラダー回
路間にこのような構造の違いがあるために、単純な繰り
返し構成は不可能であるばかりでなく、これら複数の抵
抗ラダー回路に出力を供給する論理回路が特に、抵抗ラ
ダー回路を４個以上組み合わせる場合に、複雑になると
いう問題を有する。

【００１９】本発明の目的は、同一構成を有するＤ／Ａ
コンバータユニットの単純な繰り返し構成で、良好な微
分直線性を実現できるＤ／Ａコンバータ装置を提供する
ことである。

【００２０】本発明の他の目的は、チップ上の占有面積
が比較的小さいＤ／Ａコンバータ装置を提供することで
ある。

【００２１】

【課題を解決するための手段】本発明の請求項１記載の
Ｄ／Ａコンバータ装置は、入力されたディジタル信号を
アナログ信号に変換するものであって、（Ｍ＋Ｎ）ビッ
トのディジタル信号を、ＭＳＢ側Ｍビットの「０」、
「１」の値に応じて全てが「０」であるＮビットディジ
タル信号と全てが「ｌ」であるＮビットディジタル信号
とを合わせて（２のＭ乗−１）個と、ＬＳＢ側Ｎビット
の「０」、「１」の値と同一のＮビットディジタル信号
を１個とに変換するデコーダと、デコーダの出力である
２のＭ乗個のＮビットのディジタル信号の各々をアナロ
グ信号に変換する、２のＭ乗個の全く同一構成を有する
ＮビットＤ／Ａコンバータユニットとを備えている。そ
して、ＮビットＤ／Ａコンバータユニットが抵抗ラダー
回路で構成されるＲ２Ｒ電圧加算型であって、２のＭ乗
個の全く同一構成を有するＮビットＤ／Ａコンバータユ
ニットのアナログ信号出力同士を各々抵抗を介して並列
接続合成し、Ｍ＋Ｎビット分解能のアナログ信号として
出力する。

【００２２】この構成によれば、デコーダで（Ｍ＋Ｎ）
ビット（Ｍ、Ｎは正の整数）のディジタル信号を２のＭ
乗個のＮビットのディジタル信号に変換し、２のＭ乗個
の全く同一構成を有するＮビットＤ／Ａコンバータユニ
ットで２のＭ乗個のＮビットのディジタル信号を各々ア
ナログ信号に変換し、２のＭ乗個のＮビットＤ／Ａコン
バータユニットのアナログ信号出力同士を各々抵抗を介
して並列接続合成して、Ｍ＋Ｎビット分解能のアナログ
信号として出力する。

【００２３】このＤ／Ａコンバータ装置では、同一構成
を有するＤ／Ａコンバータユニットの単純な繰り返し構
成でＤ／Ａ変換を実現でき、良好な微分直線性を実現で
きる。また、ＮビットＤ／Ａコンバータユニットが、抵
抗ラダー回路で構成されるＲ２Ｒ電圧加算型であるの
で、チップ上の占有面積を比較的小さくできる。

【００２４】

【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。

【００２５】〔第１の実施の形態〕図１は本発明にかか
るＤ／Ａコンバータ装置の第１の実施の形態を示す回路
図である。以下では、Ｍ＝１、Ｎ＝８の場合について説
明する。

【００２６】このＤ／Ａコンバータ装置は、入力された
ディジタル信号をアナログ信号に変換するものであり、
図１に示すように、９ビットのディジタル信号（Ｄ０〜
Ｄ８）を２個の８ビットのディジタル信号（ａ０〜Ａ
７），（ｂ０〜ｂ７）に変換するデコーダ１００と、デ
コーダ１００の出力である２個の８ビットのディジタル
信号（ａ０〜Ａ７），（ｂ０〜ｂ７）の各々をアナログ
信号に変換する、２個の全く同一構成を有するＮビット
Ｄ／Ａコンバータユニットとしての抵抗ラダー回路１
１，１２とを備えている。

【００２７】そして、２個の全く同一構成を有する抵抗
ラダー回路１１，１２のアナログ信号出力同士が各々抵
抗素子Ｒを介して並列接続合成され、９ビット分解能の
アナログ信号が出力される。

【００２８】以下、より具体的に説明する。

【００２９】デコーダ１００は、９ビットのディジタル
信号（Ｄ０〜Ｄ８）とクロックＣＬＫとを入力とし、９
ビットのディジタル信号（Ｄ０〜Ｄ８）を、クロックＣ
ＬＫに同期した２個の８ビットのディジタル信号（ａ０
〜Ａ７），（ｂ０〜ｂ７）に変換する。

【００３０】そのために、デコーダ１００は、１６個の
スイッチ付Ｄフリップフロップ（以下、単にスイッチ付
フリップフロップと記す）ＦＦＳＡ０〜ＦＦＳＡ７，Ｆ
ＦＳＢ０〜ＦＦＳＢ７とインバータＩＮ１１とで構成さ
れている。

【００３１】そして、９ビットのディジタル信号（Ｄ０
〜Ｄ８）のうちの８ビットのディジタル信号（Ｄ０〜Ｄ
７）がスイッチ付フリップフロップＦＦＳＡ０〜ＦＦＳ
Ａ７，ＦＦＳＢ０〜ＦＦＳＢ７の各々のデータ入力端子
Ｄに入力される。

【００３２】また、１ビットのディジタル信号（Ｄ８）
がスイッチ付フリップフロップＦＦＳＡ０〜ＦＦＳＡ７
の各々のスイッチ入力端子ＳＷに入力され、１ビットの
ディジタル信号（Ｄ８）をインバータＩＮ１１で反転し
たものがスイッチ付フリップフロップＦＦＳＢ０〜ＦＦ
ＳＢ７の各々のスイッチ入力端子ＳＷに入力される。

【００３３】また、電源電圧がスイッチ付フリップフロ
ップＦＦＳＡ０〜ＦＦＳＡ７の各々のデータ入力端子Ｄ
Ｔに共通に入力され、接地電圧がスイッチ付フリップフ
ロップＦＦＳＢ０〜ＦＦＳＢ７の各々のデータ入力端子
ＤＴに共通に入力され、クロックＣＬＫがスイッチ付フ
リップフロップＦＦＳＡ０〜ＦＦＳＡ７，ＦＦＳＢ０〜
ＦＦＳＢ７の各々のクロック端子ＣＫに入力される。

【００３４】また、スイッチ付フリップフロップＦＦＳ
Ａ０〜ＦＦＳＡ７の各々の出力端子Ｑからの８ビットの
ディジタル信号（ａ０〜ａ７）が８ビット信号ライン１
３を介して抵抗ラダー回路１１に入力される。同様に、
スイッチ付フリップフロップＦＦＳＢ０〜ＦＦＳＢ７の
各々の出力端子Ｑからの８ビットのディジタル信号（ｂ
０〜ｂ７）が８ビット信号ライン１４を介して抵抗ラダ
ー回路１２に入力される。

【００３５】つまり、デコーダ１００は、９ビットのデ
ィジタル信号（Ｄ０〜Ｄ８）のＭＳＢ（Ｄ８）が「０」
のときには、８ビットのディジタル信号（ａ０〜ａ７）
としてＭＳＢ以外の８ビットのディジタル信号（Ｄ０〜
Ｄ７）を出力し、８ビットのディジタル信号（ｂ０〜ｂ
７）として全部「０」を出力する。また、９ビットのデ
ィジタル信号（Ｄ０〜Ｄ８）のＭＳＢ（Ｄ８）が「１」
のときには、８ビットのディジタル信号（ｂ０〜ｂ７）
としてＭＳＢ以外の８ビットのディジタル信号（Ｄ０〜
Ｄ７）を出力し、８ビットのディジタル信号（ａ０〜ａ
７）として全部「１」を出力する。

【００３６】抵抗ラダー回路１１，１２は、抵抗素子Ｒ
と抵抗素子２Ｒとを組み合わせて構成され、全く同一構
成であり、８ビットのディジタル信号（ａ０〜Ａ７），
（ｂ０〜ｂ７）を各々アナログ信号に変換する。抵抗ラ
ダー回路１１，１２の出力端は、各々抵抗素子Ｒを介し
て並列に接続されて、各々のアナログ信号が合成され
る。

【００３７】一方の抵抗ラダー回路１１には、上記した
ように、デコーダ１００におけるスイッチ付フリップフ
ロップＦＦＳＡ０〜ＦＦＳＡ７の出力端子Ｑからの８ビ
ットのディジタル信号（ａ０〜ａ７）が入力される。ス
イッチ付フリップフロップＦＦＳＡ０〜ＦＦＳＡ７のス
イッチ入力端子ＳＷに接続されているディジタル入力信
号（Ｄ０〜Ｄ８）のうちの１ビットＤ８（ＭＳＢ）が
「０」の時には、スイッチ付フリップフロップＦＦＳＡ
０〜ＦＦＳＡ７のデータ入力端子Ｄに入力されているデ
ィジタル入力信号Ｌ０（ＬＳＢ）〜Ｄ７が８ビットのデ
ィジタル信号（ａ０〜ａ７）として選択される。

【００３８】また、ディジタル入力信号（Ｄ０〜Ｄ８）
のうちの１ビットＤ８（ＭＳＢ）が「１」の時には、ス
イッチ付フリップフロップＦＦＳＡ０〜ＦＦＳＡ７のデ
ータ入力端子ＤＴに入力されている電源（ディジタル信
号「１」）が８ビットのディジタル信号（ａ０〜ａ７）
として選択される。そして、選択された８ビットのディ
ジタル信号（ａ０〜ａ７）は、クロック端子ＣＫに入力
される同期用のクロックＣＬＫに同期して抵抗ラダー回
路１１に入力される。

【００３９】他方の抵抗ラダー回路１２には、上記した
ように、デコーダ１００におけるスイッチ付フリップフ
ロップＦＦＳＢ０〜ＦＦＳＢ７の出力端子Ｑからの８ビ
ットのディジタル信号（ｂ０〜ｂ７）が入力される。ス
イッチ付フリップフロップＦＦＳＢ０〜ＦＦＳＢ７のス
イッチ入力端子ＳＷに接続されているディジタル入力信
号（Ｄ０〜Ｄ８）のうちの１ビットＤ８（ＭＳＢ）が
「１」の時には、スイッチ付フリップフロップＦＦＳＢ
０〜ＦＦＳＢ７のデータ入力端子Ｄに入力されているデ
ィジタル入力信号Ｌ０（ＬＳＢ）〜Ｄ７が８ビットのデ
ィジタル信号（ｂ０〜ｂ７）として選択される。

【００４０】また、ディジタル入力信号（Ｄ０〜Ｄ８）
のうちの１ビットＤ８（ＭＳＢ）が「０」の時には、ス
イッチ付フリップフロップＦＦＳＢ０〜ＦＦＳＢ７のデ
ータ入力端子ＤＴに入力されている接地電圧（ディジタ
ル信号「０」）が８ビットのディジタル信号（ｂ０〜ｂ
７）として選択される。そして、選択された８ビットの
ディジタル信号（ｂ０〜ｂ７）は、クロック端子ＣＫに
入力される同期用のクロックＣＬＫに同期して抵抗ラダ
ー回路１２に入力される。

【００４１】以上のように構成された第１の実施の形態
では、図１においてディジタル入力信号のＤ８（ＭＳ
Ｂ）が「０」の時、抵抗ラダー回路１２への８ビットの
ディジタル信号ｂ０〜ｂ７は全て「０」となり、抵抗ラ
ダー回路１２は基準点Ｂが「０」の電位となっているた
め、等価的に出力端に抵抗素子２Ｒを介して「０」が印
加されていることとなり、図３の従来のＤ／Ａコンバー
タ装置においてＤ８（ＭＳＢ）が「０」であるのと等価
である。

【００４２】また、図１においてディジタル入力信号の
Ｄ８（ＭＳＢ）が「ｌ」の時、抵抗ラダー回路１１への
８ビットのディジタル信号ａ０〜ａ７は全て「１」とな
り、抵抗ラダー回路１１は基準点Ａが「０」の電位とな
っているため、等価的に出力端に抵抗素子２Ｒを介して
「１−（２のＮ−１乗）／２」が印加されていることと
なり、図３の従来のＤ／Ａコンバータ装置においてＤ８
（ＭＳＢ）が「１」であるのとはアナログ信号出力が１
ＬＳＢ分小さくなり、取り得る値の個数が２のＮ乗−１
となるが、機能としては第１の実施の形態は図３の従来
のＤ／Ａコンバータ装置と同じ動作をする。

【００４３】さらに、基準点Ａ，Ｂともに「０」の電位
に固定しているので、図５に示した従来のＤ／Ａコンバ
ータ装置で起こる基準点Ｂの変化に起因する入力ディジ
タル信号（Ｄ０〜Ｄ８）の変化に対する抵抗ラダー回路
のアナログ信号出力の変化が不規則となる問題点は発生
しない。

【００４４】したがって、第１の実施の形態は図３の従
来のＤ／Ａコンバータ装置と同じ動作をする。

【００４５】ただし、図３の従来のＤ／Ａコンバータ装
置の場合、９ビットのディジタル信号（Ｄ８〜Ｄ０）が
“（ＭＳＢ）０１１１１１１１１（ＬＳＢ）”から
“（ＭＳＢ）１００００００００（ＬＳＢ）”に変化す
る場合、８ビットのディジタル信号（Ｄ７〜Ｄ０）の信
号が印加される抵抗素子の極性が「１」から「０」へ、
またディジタル信号（Ｄ８）の信号が印加される抵抗素
子の極性が「０」から「１」へ極性が全て反転するため
にこれらの抵抗素子の相対精度、特にディジタル信号Ｄ
８の信号が印加される抵抗素子とその他の抵抗素子間の
相対精度がアナログ出力電圧、すなわちＤ／Ａコンバー
タ装置の微分直線性に大きく影響を与える。場合によっ
ては、この変化において本来増加するアナログ出力が減
少してしまう問題も発生する。

【００４６】これに対して、第１の実施の形態のＤ／Ａ
コンバータ装置の場合、ディジタル信号（Ｄ８〜Ｄ０）
が“（ＭＳＢ）０１１１１１１１１（ＬＳＢ）”から
“（ＭＳＢ）１００００００００（ＬＳＢ）”に変化す
る場合にも各抵抗素子への印加極性が全て反転するよう
な現象は生じず、微分直線性が破綻することはない。

【００４７】図３の従来例との動作の相違を図６（第１
の実施の形態）と図８（従来例）とに模式的に示す。こ
の図６、図８において、状態１は９ビットのディジタル
信号（Ｄ８〜Ｄ０）が“（ＭＳＢ）０１１１１１１１１
（ＬＳＢ）”の状態を示し、状態２は９ビットのディジ
タル信号（Ｄ８〜Ｄ０）が“（ＭＳＢ）１００００００
００（ＬＳＢ）”の状態を示している。図６からわかる
ように第１の実施の形態のＤ／Ａコンバータ装置では、
抵抗ラダー回路を構成する各抵抗素子の印加極性は全く
変化しない。したがって、アナログ出力も全く変化しな
いが、減少することは原理的に起こり得ない。

【００４８】なお、上記の例えば図１の構成では、９ビ
ットのディジタル信号（Ｄ８〜Ｄ０）が（０１１１１１
１１１）から（１００００００００）に変化するとき
に、８ビットのディジタル信号（ａ７〜ａ０）の方は全
く変化しておらず、（０１１１１１１１１）を変換した
アナログ信号と、（１００００００００）を変換したア
ナログ信号とが同一の値を持つことになり、９ビットの
ディジタル信号（Ｄ８〜Ｄ０）が増えても、アナログ信
号の方が変化しない状態となる。

【００４９】Ｄ／Ａコンバータ装置で最も問題となるの
はディジタル入力信号が増加しているにも関わらず、ア
ナログ信号出力が減少してしまうことである。第１の実
施の形態ではディジタル入力信号が増加してもアナログ
信号出力が全く変化しない状態は存在するが、少なくと
もアナログ信号出力が減少してしまうことは防止する効
果を有する。

【００５０】以上のように、この実施の形態のＤ／Ａコ
ンバータ装置によれば、デコーダ１００で９ビットのデ
ィジタル信号を２個の８ビットのディジタル信号に変換
し、２個の全く同一構成を有する８ビットＤ／Ａコンバ
ータユニットで２個の８ビットのディジタル信号を各々
アナログ信号に変換し、２個の８ビットＤ／Ａコンバー
タユニットのアナログ信号出力同士を各々抵抗Ｒを介し
て並列接続合成して、Ｍ＋Ｎビット分解能のアナログ信
号として出力するので、同一構成を有する抵抗ラダー回
路１１，１２の単純な繰り返し構成でＤ／Ａ変換を実現
でき、良好な微分直線性を実現できる。

【００５１】また、８ビットＤ／Ａコンバータユニット
１１，１２が、抵抗ラダー回路で構成されるＲ２Ｒ電圧
加算型であるので、チップ上の占有面積を比較的小さく
できる。

【００５２】〔第２の実施の形態〕図２に本発明の第２
の実施の形態のＤ／Ａコンバータ装置の回路図を示す。
このＤ／Ａコンバータ装置は、デコーダ１０１の構成が
第１の実施の形態とは異なるのみで、抵抗ラダー回路１
１，１２等その他の構成は第１の実施の形態と同じであ
る。

【００５３】デコーダ１０１は、以下の動作を行うよう
に回路構成されている。すなわち、９ビットのディジタ
ル信号（Ｄ８〜Ｄ０）が“（ＭＳＢ）０１１１１１１１
１（ＬＳＢ）”の時に、抵抗ラダー回路１１へ印加する
８ビットのディジタル信号（ａ７〜ａ０）が“（ＭＳ
Ｂ）１１１１１１１１（ＬＳＢ）”であり、抵抗ラダー
回路１２へ印加する８ビットのディジタル信号（ｂ７〜
ｂ０）が“（ＭＳＢ）００００００００（ＬＳＢ）”で
ある。

【００５４】なお、９ビットのディジタル信号（Ｄ８〜
Ｄ０）が“（ＭＳＢ）０１１１１１１１１（ＬＳＢ）”
より小さい値のときは、抵抗ラダー回路１１へ印加する
８ビットのディジタル信号（ａ７〜ａ０）が８ビットの
ディジタル信号（Ｄ７〜Ｄ０）と同じ値が出力される。
抵抗ラダー回路１２へ印加する８ビットのディジタル信
号（ｂ７〜ｂ０）が“（ＭＳＢ）００００００００（Ｌ
ＳＢ）”である。

【００５５】また、９ビットのディジタル信号（Ｄ８〜
Ｄ０）が“（ＭＳＢ）１００００００００（ＬＳＢ）”
の時に、抵抗ラダー回路１１へ印加する８ビットのディ
ジタル信号（ａ７〜ａ０）が“（ＭＳＢ）１１１１１１
１１（ＬＳＢ）”であり、抵抗ラダー回路１２へ印加す
る８ビットのディジタル信号（ｂ７〜ｂ０）が“（ＭＳ
Ｂ）０００００００１（ＬＳＢ）”である。

【００５６】なお、９ビットのディジタル信号（Ｄ８〜
Ｄ０）が“（ＭＳＢ）１００００００００（ＬＳＢ）”
より大きいときは、８ビットのディジタル信号（ｂ７〜
ｂ０）は、つねに、８ビットのディジタル信号（Ｄ７〜
Ｄ０）より「１」だけ大きい値をとることになる。ただ
し、９ビットのディジタル信号（Ｄ８〜Ｄ０）が“（Ｍ
ＳＢ）１１１１１１１１１（ＬＳＢ）”のときは、８ビ
ットのディジタル信号（Ｄ７〜Ｄ０）と同じ値を出力す
る。

【００５７】以上のような動作を実行させるために、デ
コーダ１０１は、例えば図１０に示すような足し算器が
図１のデコーダ１００における８ビットのディジタル信
号（Ｄ７〜Ｄ０）の入力部に付加されたものである。具
体的には、９ビットのディジタル信号（Ｄ８〜Ｄ０）を
入力とする足し算器から出力される８ビットのディジタ
ル信号（Ｄ７′〜Ｄ０′）が図１のデコーダ１００の８
ビットのディジタル信号（Ｄ７〜Ｄ０）として入力され
る構成となっている。図２のデコーダ１０１のＤ８は、
図１のデコーダ１００と同じものが入力される。

【００５８】この足し算器は、排他的論理和回路ＸＯＲ
１〜ＸＯＲ８と、論理積回路ＡＮＤ１〜ＡＮＤ１５で構
成されている。

【００５９】この足し算器は、Ｄ８が「０」の時は（Ｄ
７〜Ｄ０に「０」を足す、すなわち（Ｄ７〜Ｄ０）がそ
のまま出力され、Ｄ８が「ｌ」の時は（Ｄ７〜Ｄ０）に
「１」だけ大きい値が出力される。しかし（Ｄ７〜Ｄ
０）が全て「１」の時に「１」を足し算すると（Ｄ７−
Ｄ０）が全て「０」になってしまうので、対策として
（Ｄ７〜Ｄ０）の論理積の反転とＤ８との積を構成し
て、（Ｄ７〜Ｄ０）が全て「１」の時はたとえＤ８が
「１」でも「０」を足す、すなわち（Ｄ７〜Ｄ０）がそ
のまま出力される。

【００６０】このように動作することで、“（ＭＳＢ）
０１１１１１１１１（ＬＳＢ）”から“（ＭＳＢ）１０
０００００００（ＬＳＢ）”に変化したときに、アナロ
グ信号は、ディジタル信号の１コード分電圧が増加する
ことになり、第１の実施の形態のように、ディジタル信
号の方が変化したのに、アナログ信号が変化しないとい
う状態を無くすことができ、変換精度をより高めること
ができる。

【００６１】図７にこの第２の実施の形態のＤ／Ａコン
バータ装置の動作を模式的に示す。上記した図６、図８
同様、状態１は９ビットのディジタル信号（Ｄ８〜Ｄ
０）が“（ＭＳＢ）０１１１１１１１１（ＬＳＢ）”の
状態を示し、状態２は９ビットのディジタル信号（Ｄ８
〜Ｄ０）が“（ＭＳＢ）１００００００００（ＬＳ
Ｂ）”の状態を示している。図７からわかるように、第
２の実施の形態のＤ／Ａコンバータ装置では抵抗ラダー
回路１１，１２を構成する各抵抗素子の印加極性が反転
する現象は無く、微分直線性が破綻することはない。

【００６２】〔第３の実施の形態〕図９は、９ビットの
ディジタル信号（Ｄ０〜Ｄ８）をデコーダ１０２で４つ
の７ビットのディジタル信号（ａ０〜ａ６、ｂ０〜ｂ
６、ｃ０〜ｃ６、ｄ０〜ｄ６）にして、４個の７ビット
抵抗ラダー回路２１〜２４で各々アナログ信号に変換
し、２個の抵抗ラダー回路のアナログ出力同士を各々抵
抗素子Ｒを介して接続したものを、さらに各々抵抗素子
Ｒを介して接続することで９ビットのディジタル信号に
対応したアナログ信号を得るＤ／Ａコンバータ装置を構
成する本発明の第３の実施の形態を示している。

【００６３】デコーダ１０２は、スイッチ付フリップフ
ロップＦＦＳＡ０〜ＦＦＳＡ６，ＦＦＳＢ０〜ＦＦＳＢ
６，ＦＦＳＣ０〜ＦＦＳＣ６，ＦＦＳＤ０〜ＦＦＳＤ６
と、論理和回路ＯＲ１〜ＯＲ４と、インバータＩＮ２
１，ＩＮ２２で構成されている。

【００６４】そして、デコーダ１０２は、Ｄ７＝
「０」、Ｄ８＝「０」の時ａ０〜ａ６には各々Ｄ０〜Ｄ
６を与え、ｂ０〜ｂ６、ｃ０〜ｃ６、ｄ０〜ｄ６には全
て「０」を与えるので、等価的に図３の従来のＤ／Ａコ
ンバータ装置でｂ０〜ｂ６がＤ７＝「０」、ｃ０〜ｃ６
とｄ０〜ｄ６とでＤ８＝「０」であるのと同様な動作を
する。

【００６５】Ｄ７＝「１」、Ｄ８＝「０」の時ａ０〜ａ
６には全て「１」を与え、ｂ０〜ｂ６には各々Ｄ０〜Ｄ
６を与え、ｃＯ〜ｃ６、ｄ０〜ｄ６には全て「０」を与
えるので、等価的に図３の従来のＤ／Ａコンバータ装置
でａ０〜ａ６がＤ７＝「１」、ｃ０〜ｃ６とｄ０〜ｄ６
とでＤ８＝「０」であるのと同様な動作をする。

【００６６】Ｄ７＝「０」、Ｄ８＝「ｌ」の時ａ０〜ａ
６、ｂ０〜ｂ６には全て「１」を与え、ｃ０〜ｃ６には
各々Ｄ０〜Ｄ６が与え、ｄ０〜ｄ６には全て「０」を与
えるので、等価的に図３の従来のＤ／Ａコンバータ装置
でｄ０〜ｄ６がＤ７＝「０」、ａ０〜ａ６とｂ０〜ｂ６
とでＤ８＝「１」であるのと同様な動作をする。

【００６７】Ｄ７＝「ｌ」、Ｄ８＝「１」の時ａ０〜ａ
６、ｂ０〜ｂ６、ｃ０〜ｃ６には全て「１」を与え、ｄ
０〜ｄ６には各々Ｄ０〜Ｄ６を与えるので、等価的に図
３の従来のＤ／Ａコンバータ装置でｃ０〜ｃ６がＤ７＝
「１」、ａ０〜ａ６とｂ０〜ｂ６とでＤ８＝「１」であ
るのと同様な動作をする。

【００６８】しかし、本実施の形態も第１の実施の形態
と同様に図３の従来のＤ／Ａコンバータ装置とは異な
り、上位ビットの極性反転時に抵抗ラダー回路を構成す
る各抵抗素子への印加極性が全て反転するような現象が
起こらないので、微分直線性が破綻することはない。た
だし、第１の実施の形態が上位１ビット（Ｄ８）の極性
反転時の微分直線性の破綻の防止を保証するのに対し、
本実施の形態は上位２ビット（Ｄ７、Ｄ８）の極性反転
時の微分直線性の破綻の防止を保証する。

【００６９】

【発明の効果】本発明のＤ／Ａコンバータ装置によれ
ば、２のＭ乗個の全く同一構成を有するＮビットＤ／Ａ
コンバータユニットのアナログ信号出力同士を並列接続
合成してＭ＋ＮビットのＤ／Ａコンバータ装置を構成し
たので、本来増加するアナログ出力が少なくとも減少し
てしまうことは防止できる良好な微分直線性を実現する
効果を有するのみならず、極めて単純な繰り返しで構成
可能となる効果を有する。また、ＮビットＤ／Ａコンバ
ータユニットが抵抗ラダー回路で構成されるＲ２Ｒ電圧
加算型であるので、チップの占有面積を比較的小さくす
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のＤ／Ａコンバータ
装置の構成を示す回路図である。

【図２】本発明の第２の実施の形態のＤ／Ａコンバータ
装置の構成を示す回路図である。

【図３】従来例のＤ／Ａコンバータ装置の構成を示す回
路図である。

【図４】他の従来例のＤ／Ａコンバータ装置の構成を示
す回路図である。

【図５】更に他の従来例のＤ／Ａコンバータ装置の構成
を示す回路図である。

【図６】第１の実施の形態のＤ／Ａコンバータ装置の動
作を示す模式図である。

【図７】第２の実施の形態のＤ／Ａコンバータ装置の動
作を示す模式図である。

【図８】図３に示す従来例のＤ／Ａコンバータ装置の動
作を示す模式図である。

【図９】本発明の第３の実施の形態のＤ／Ａコンバータ
装置の構成を示す回路図である。

【図１０】足し算器の構成を示す回路図である。

【符号の説明】

１１，１２ 抵抗ラダー回路 Ｒ，２Ｒ 抵抗素子 １００ デコーダ １０１ デコーダ ＦＦＳＡ０〜ＦＦＳＡ７ スイッチ付フリップフロッ
プ回路 ＦＦＳＢ０〜ＦＦＳＢ７ スイッチ付フリップフロッ
プ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力されたディジタル信号をアナログ信
   号に変換するＤ／Ａコンバータ装置であって、 （Ｍ＋Ｎ）ビットのディジタル信号を、ＭＳＢ側Ｍビッ
   トの「０」、「１」の値に応じて全てが「０」であるＮ
   ビットディジタル信号と全てが「ｌ」であるＮビットデ
   ィジタル信号とを合わせて（２のＭ乗−１）個と、ＬＳ
   Ｂ側Ｎビットの「０」、「１」の値と同一のＮビットデ
   ィジタル信号を１個とに変換するデコーダと、 前記デコーダの出力である２のＭ乗個のＮビットのディ
   ジタル信号の各々をアナログ信号に変換する、２のＭ乗
   個の全く同一構成を有するＮビットＤ／Ａコンバータユ
   ニットとを備え、 前記ＮビットＤ／Ａコンバータユニットが抵抗ラダー回
   路で構成されるＲ２Ｒ電圧加算型であって、前記２のＭ
   乗個の全く同一構成を有するＮビットＤ／Ａコンバータ
   ユニットのアナログ信号出力同士を各々抵抗を介して並
   列接続合成し、Ｍ＋Ｎビット分解能のアナログ信号とし
   て出力することを特徴とするＤ／Ａコンバータ装置。