JP2001136071A - D/aコンバータ装置 - Google Patents
D/aコンバータ装置Info
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Abstract
の単純な繰り返し構成で、比較的占有面積を小さく良好
な微分直線性を実現できるD/Aコンバータ装置を提供
する。 【解決手段】 M+Nビットのディジタル信号を2のM
乗個のNビットのディジタル信号にするデコーダ100
を有し、デコーダ100の出力である2のM乗個のNビ
ットのディジタル信号の各々をアナログ信号に変換す
る、2のM乗個の全く同一構成を有するNビットD/A
コンバータユニット(抵抗ラダー回路)11,12のア
ナログ信号出力を並列接続合成する。
Description
アナログ信号に変換するD/Aコンバータ装置に関する
ものである。
ータ装置としては、図3に示すような回路が使用されて
いる。図3は9ビット入力のD/Aコンバータ装置を示
している。このD/Aコンバータ装置は、9ビットのデ
ィジタル信号(D0〜D8)を、Dフリップフロップ
(以下、単にフリップフロップと記す)FFC0〜FF
C8からなる保持回路32によって、クロックCLKに
同期したディジタル信号(a0〜a8)にし、これを9
ビット信号ライン33を介してRと2Rの2種類の抵抗
素子を組み合わせた抵抗分割回路である抵抗ラダー回路
31に加えることで9ビットのディジタル信号(D0〜
D8)に対応したアナログ信号出力を得る構成である。
バータ装置が示されている。このD/Aコンバータ装置
は、図4に示すように、直列接続されて基準電圧VRが
印加された単位抵抗素子R0〜R511からなる抵抗素
子群41と、単位抵抗素子R0〜R511の各々の接続
点あるいはグラウンドの電位の何れか一つを選択して出
力するスイッチ回路42と、スイッチ回路42のオンオ
フを9ビットのディジタル信号(D0〜D8)に基づい
て制御するデコーダ43とで構成されている。
ド数だけの分圧電圧を単位抵抗素子R0〜R511を直
列に接続して作り、デコーダ43にて9ビットのディジ
タル信号(D0〜D8)をデコードし、デコーダ43の
出力に従ってスイッチ回路42にて1つの分圧電圧を選
択することで、9ビットのディジタル信号(D0〜D
8)に対応したアナログ出力信号が得られる。
ータ装置は、図4に示した上記の抵抗分圧型のD/Aコ
ンバータ装置に比較して、抵抗素子の数を少なくでき、
小面積でD/Aコンバータ装置を形成できるという利点
がある。
ータ装置は、多数の単位抵抗素子R0〜R511を必要
とするが、D/Aコンバータ装置にとって最も重要な特
性である微分直線性が原理的に保証されているという利
点がある。なお、微分直線性とはディジタル入力値の1
コード(ディジタル値)の増加に対してアナログ信号出
力が必ず増加して減少はしない特性のことである。
従来のD/Aコンバータ装置では、図4に示した抵抗分
圧型の場合は多数の単位抵抗素子R0〜R511を必要
とし、半導体化した場合のチップ上の占有面積が比較的
大きくなるという問題を有する。
合は、半導体化した場合のチップ上の占有面積は比較的
小さく形成できる。ところが、微分直線性が抵抗素子間
の相対精度に大きく依存し、特に抵抗素子間の相対精度
がMSB(最上位ビット)の変化に対する微分直線性に
大きく影響するという問題を有する。
ンバータ装置が特開平4−330827号公報にて提案
されている。このD/Aコンバータ装置は、図5に示す
ように、9ビットのディジタル信号(D0〜D8)を反
転するインバータIN0〜IN9、NAND回路NAN
0〜NAN7およびNOR回路NOR0〜NOR7から
なる論理回路53と、抵抗ラダー回路51,52とから
構成されている。そして、9ビットのディジタル信号
(D0〜D8)に対応したアナログ信号出力が抵抗ラダ
ー回路51,52の並列合成出力として得られる。
ディジタル信号(D0〜D8)のMSB(D8)が
「1」のときには、基準点Aに「1」の電位(電源電
位)が与えられた8ビットの抵抗ラダー回路51におい
て、全てのビットに対応した抵抗素子2Rに「1」の電
位(NAND回路NAN0〜NAN7の出力としての電
源電位)が与えられることになる。その結果、8ビット
の抵抗ラダー回路51は、「1」の電位(電源電位)と
出力端との間に接続された抵抗素子2Rと等価になる。
点Bに「1」の電位(インバータIN9の出力としての
電源電位)が与えられ、MSB以外の8ビットのディジ
タル信号(D7〜D0)のレベルに応じて各ビットの抵
抗素子2Rに「1」の電位(NOR回路NOR0〜NO
R7の出力としての電源電位)または「0」の電位(N
OR回路NOR0〜NOR7の出力としての接地電位)
が選択的に与えられることになる。
1,52の出力端を共通に接続することにより、8ビッ
トの抵抗ラダー回路51,52の合成回路は、MSBに
対応した抵抗素子2Rが「1」の電位が与えられた9ビ
ットの抵抗ラダー回路と等価になり、MSBが「1」と
なっている9ビットのディジタル信号(D0〜D8)に
対応したアナログ信号出力が得られる。
D8)のMSB(D8)が「0」のときには、基準点B
に「0」の電位(インバータIN9の出力としての接地
電位)が与えられた8ビットの抵抗ラダー回路52にお
いて、全てのビットに対応した抵抗素子2Rに「0」の
電位(NOR回路NOR0〜NOR7の出力としての接
地電位)が与えられることになる。その結果、8ビット
の抵抗ラダー回路52は、「0」の電位(接地電位)と
出力端との間に接続された抵抗素子2Rと等価になる。
点Aに「1」の電位(電源電位)が与えられ、MSB以
外の8ビットのディジタル信号(D7〜D0)のレベル
に応じて各ビットの抵抗素子2Rに「1」の電位(NA
ND回路NAN0〜NAN7の出力としての電源電位)
または「0」の電位(NAND回路NAN0〜NAN7
の出力としての接地電位)が選択的に与えられることに
なる。
1,52の出力端を共通に接続することにより、8ビッ
トの抵抗ラダー回路51,52の合成回路は、MSBに
対応した抵抗素子2Rに「0」の電位が与えられた9ビ
ットの抵抗ラダー回路と等価になり、MSBが「0」と
なっている9ビットのディジタル信号(D0〜D8)に
対応したアナログ信号出力が得られる。
ータ装置では、基準点BにはインバータIN9が接続さ
れている。インバータの入出力間には必然的にある抵抗
成分が存在する。したがって、D8が「0」の時の基準
点Bの値は「0」とC点の電位とを2RとインバータI
N9の抵抗成分の抵抗分圧で決まる電位差だけ「0」か
ら上昇する。また、D8が「1」の時の基準点Bの値は
「1」とC点の電位とを2RとインバータlN9の抵抗
成分の抵抗分圧で決まる電位差だけ「1」から下降す
る。さらに、このC点の電位はD0〜D7の「0」、
「1」の値に応じて変化する。したがって、入力ディジ
タル信号(D0〜D8)の変化に対する抵抗ラダー回路
52のアナログ信号出力の変化が不規則である問題点を
有する。
に、2つの異なる電位間を2のN乗に区分すると、取り
得る区分電位はその両端の電位を含めると2のN乗+1
個存在する。しかし、NビットのD/Aコンバータの取
り得る値は2のN乗個である。R2R抵抗ラダー型D/
Aコンバータの場合、この“基準点”の抵抗である2R
に「0」を接続すると下端電位から2のN乗個を出力す
る回路となり、「1」を接続すると上端電位から2のN
乗個を出力する回路となり、その他「0」と「l」との
間の任意の値を接続すると両端からその任意の値に相当
する電位差分だけ内測を2のN乗分割した2のN乗個を
出力する回路となるので、“基準点”と記述している。
路間にこのような構造の違いがあるために、単純な繰り
返し構成は不可能であるばかりでなく、これら複数の抵
抗ラダー回路に出力を供給する論理回路が特に、抵抗ラ
ダー回路を4個以上組み合わせる場合に、複雑になると
いう問題を有する。
コンバータユニットの単純な繰り返し構成で、良好な微
分直線性を実現できるD/Aコンバータ装置を提供する
ことである。
が比較的小さいD/Aコンバータ装置を提供することで
ある。
D/Aコンバータ装置は、入力されたディジタル信号を
アナログ信号に変換するものであって、(M+N)ビッ
トのディジタル信号を、MSB側Mビットの「0」、
「1」の値に応じて全てが「0」であるNビットディジ
タル信号と全てが「l」であるNビットディジタル信号
とを合わせて(2のM乗−1)個と、LSB側Nビット
の「0」、「1」の値と同一のNビットディジタル信号
を1個とに変換するデコーダと、デコーダの出力である
2のM乗個のNビットのディジタル信号の各々をアナロ
グ信号に変換する、2のM乗個の全く同一構成を有する
NビットD/Aコンバータユニットとを備えている。そ
して、NビットD/Aコンバータユニットが抵抗ラダー
回路で構成されるR2R電圧加算型であって、2のM乗
個の全く同一構成を有するNビットD/Aコンバータユ
ニットのアナログ信号出力同士を各々抵抗を介して並列
接続合成し、M+Nビット分解能のアナログ信号として
出力する。
ビット(M、Nは正の整数)のディジタル信号を2のM
乗個のNビットのディジタル信号に変換し、2のM乗個
の全く同一構成を有するNビットD/Aコンバータユニ
ットで2のM乗個のNビットのディジタル信号を各々ア
ナログ信号に変換し、2のM乗個のNビットD/Aコン
バータユニットのアナログ信号出力同士を各々抵抗を介
して並列接続合成して、M+Nビット分解能のアナログ
信号として出力する。
を有するD/Aコンバータユニットの単純な繰り返し構
成でD/A変換を実現でき、良好な微分直線性を実現で
きる。また、NビットD/Aコンバータユニットが、抵
抗ラダー回路で構成されるR2R電圧加算型であるの
で、チップ上の占有面積を比較的小さくできる。
を参照して説明する。
るD/Aコンバータ装置の第1の実施の形態を示す回路
図である。以下では、M=1、N=8の場合について説
明する。
ディジタル信号をアナログ信号に変換するものであり、
図1に示すように、9ビットのディジタル信号(D0〜
D8)を2個の8ビットのディジタル信号(a0〜A
7),(b0〜b7)に変換するデコーダ100と、デ
コーダ100の出力である2個の8ビットのディジタル
信号(a0〜A7),(b0〜b7)の各々をアナログ
信号に変換する、2個の全く同一構成を有するNビット
D/Aコンバータユニットとしての抵抗ラダー回路1
1,12とを備えている。
ラダー回路11,12のアナログ信号出力同士が各々抵
抗素子Rを介して並列接続合成され、9ビット分解能の
アナログ信号が出力される。
信号(D0〜D8)とクロックCLKとを入力とし、9
ビットのディジタル信号(D0〜D8)を、クロックC
LKに同期した2個の8ビットのディジタル信号(a0
〜A7),(b0〜b7)に変換する。
スイッチ付Dフリップフロップ(以下、単にスイッチ付
フリップフロップと記す)FFSA0〜FFSA7,F
FSB0〜FFSB7とインバータIN11とで構成さ
れている。
〜D8)のうちの8ビットのディジタル信号(D0〜D
7)がスイッチ付フリップフロップFFSA0〜FFS
A7,FFSB0〜FFSB7の各々のデータ入力端子
Dに入力される。
がスイッチ付フリップフロップFFSA0〜FFSA7
の各々のスイッチ入力端子SWに入力され、1ビットの
ディジタル信号(D8)をインバータIN11で反転し
たものがスイッチ付フリップフロップFFSB0〜FF
SB7の各々のスイッチ入力端子SWに入力される。
ップFFSA0〜FFSA7の各々のデータ入力端子D
Tに共通に入力され、接地電圧がスイッチ付フリップフ
ロップFFSB0〜FFSB7の各々のデータ入力端子
DTに共通に入力され、クロックCLKがスイッチ付フ
リップフロップFFSA0〜FFSA7,FFSB0〜
FFSB7の各々のクロック端子CKに入力される。
A0〜FFSA7の各々の出力端子Qからの8ビットの
ディジタル信号(a0〜a7)が8ビット信号ライン1
3を介して抵抗ラダー回路11に入力される。同様に、
スイッチ付フリップフロップFFSB0〜FFSB7の
各々の出力端子Qからの8ビットのディジタル信号(b
0〜b7)が8ビット信号ライン14を介して抵抗ラダ
ー回路12に入力される。
ィジタル信号(D0〜D8)のMSB(D8)が「0」
のときには、8ビットのディジタル信号(a0〜a7)
としてMSB以外の8ビットのディジタル信号(D0〜
D7)を出力し、8ビットのディジタル信号(b0〜b
7)として全部「0」を出力する。また、9ビットのデ
ィジタル信号(D0〜D8)のMSB(D8)が「1」
のときには、8ビットのディジタル信号(b0〜b7)
としてMSB以外の8ビットのディジタル信号(D0〜
D7)を出力し、8ビットのディジタル信号(a0〜a
7)として全部「1」を出力する。
と抵抗素子2Rとを組み合わせて構成され、全く同一構
成であり、8ビットのディジタル信号(a0〜A7),
(b0〜b7)を各々アナログ信号に変換する。抵抗ラ
ダー回路11,12の出力端は、各々抵抗素子Rを介し
て並列に接続されて、各々のアナログ信号が合成され
る。
ように、デコーダ100におけるスイッチ付フリップフ
ロップFFSA0〜FFSA7の出力端子Qからの8ビ
ットのディジタル信号(a0〜a7)が入力される。ス
イッチ付フリップフロップFFSA0〜FFSA7のス
イッチ入力端子SWに接続されているディジタル入力信
号(D0〜D8)のうちの1ビットD8(MSB)が
「0」の時には、スイッチ付フリップフロップFFSA
0〜FFSA7のデータ入力端子Dに入力されているデ
ィジタル入力信号L0(LSB)〜D7が8ビットのデ
ィジタル信号(a0〜a7)として選択される。
のうちの1ビットD8(MSB)が「1」の時には、ス
イッチ付フリップフロップFFSA0〜FFSA7のデ
ータ入力端子DTに入力されている電源(ディジタル信
号「1」)が8ビットのディジタル信号(a0〜a7)
として選択される。そして、選択された8ビットのディ
ジタル信号(a0〜a7)は、クロック端子CKに入力
される同期用のクロックCLKに同期して抵抗ラダー回
路11に入力される。
ように、デコーダ100におけるスイッチ付フリップフ
ロップFFSB0〜FFSB7の出力端子Qからの8ビ
ットのディジタル信号(b0〜b7)が入力される。ス
イッチ付フリップフロップFFSB0〜FFSB7のス
イッチ入力端子SWに接続されているディジタル入力信
号(D0〜D8)のうちの1ビットD8(MSB)が
「1」の時には、スイッチ付フリップフロップFFSB
0〜FFSB7のデータ入力端子Dに入力されているデ
ィジタル入力信号L0(LSB)〜D7が8ビットのデ
ィジタル信号(b0〜b7)として選択される。
のうちの1ビットD8(MSB)が「0」の時には、ス
イッチ付フリップフロップFFSB0〜FFSB7のデ
ータ入力端子DTに入力されている接地電圧(ディジタ
ル信号「0」)が8ビットのディジタル信号(b0〜b
7)として選択される。そして、選択された8ビットの
ディジタル信号(b0〜b7)は、クロック端子CKに
入力される同期用のクロックCLKに同期して抵抗ラダ
ー回路12に入力される。
では、図1においてディジタル入力信号のD8(MS
B)が「0」の時、抵抗ラダー回路12への8ビットの
ディジタル信号b0〜b7は全て「0」となり、抵抗ラ
ダー回路12は基準点Bが「0」の電位となっているた
め、等価的に出力端に抵抗素子2Rを介して「0」が印
加されていることとなり、図3の従来のD/Aコンバー
タ装置においてD8(MSB)が「0」であるのと等価
である。
D8(MSB)が「l」の時、抵抗ラダー回路11への
8ビットのディジタル信号a0〜a7は全て「1」とな
り、抵抗ラダー回路11は基準点Aが「0」の電位とな
っているため、等価的に出力端に抵抗素子2Rを介して
「1−(2のN−1乗)/2」が印加されていることと
なり、図3の従来のD/Aコンバータ装置においてD8
(MSB)が「1」であるのとはアナログ信号出力が1
LSB分小さくなり、取り得る値の個数が2のN乗−1
となるが、機能としては第1の実施の形態は図3の従来
のD/Aコンバータ装置と同じ動作をする。
に固定しているので、図5に示した従来のD/Aコンバ
ータ装置で起こる基準点Bの変化に起因する入力ディジ
タル信号(D0〜D8)の変化に対する抵抗ラダー回路
のアナログ信号出力の変化が不規則となる問題点は発生
しない。
来のD/Aコンバータ装置と同じ動作をする。
置の場合、9ビットのディジタル信号(D8〜D0)が
“(MSB)011111111(LSB)”から
“(MSB)100000000(LSB)”に変化す
る場合、8ビットのディジタル信号(D7〜D0)の信
号が印加される抵抗素子の極性が「1」から「0」へ、
またディジタル信号(D8)の信号が印加される抵抗素
子の極性が「0」から「1」へ極性が全て反転するため
にこれらの抵抗素子の相対精度、特にディジタル信号D
8の信号が印加される抵抗素子とその他の抵抗素子間の
相対精度がアナログ出力電圧、すなわちD/Aコンバー
タ装置の微分直線性に大きく影響を与える。場合によっ
ては、この変化において本来増加するアナログ出力が減
少してしまう問題も発生する。
コンバータ装置の場合、ディジタル信号(D8〜D0)
が“(MSB)011111111(LSB)”から
“(MSB)100000000(LSB)”に変化す
る場合にも各抵抗素子への印加極性が全て反転するよう
な現象は生じず、微分直線性が破綻することはない。
の実施の形態)と図8(従来例)とに模式的に示す。こ
の図6、図8において、状態1は9ビットのディジタル
信号(D8〜D0)が“(MSB)011111111
(LSB)”の状態を示し、状態2は9ビットのディジ
タル信号(D8〜D0)が“(MSB)1000000
00(LSB)”の状態を示している。図6からわかる
ように第1の実施の形態のD/Aコンバータ装置では、
抵抗ラダー回路を構成する各抵抗素子の印加極性は全く
変化しない。したがって、アナログ出力も全く変化しな
いが、減少することは原理的に起こり得ない。
ットのディジタル信号(D8〜D0)が(011111
111)から(100000000)に変化するとき
に、8ビットのディジタル信号(a7〜a0)の方は全
く変化しておらず、(011111111)を変換した
アナログ信号と、(100000000)を変換したア
ナログ信号とが同一の値を持つことになり、9ビットの
ディジタル信号(D8〜D0)が増えても、アナログ信
号の方が変化しない状態となる。
はディジタル入力信号が増加しているにも関わらず、ア
ナログ信号出力が減少してしまうことである。第1の実
施の形態ではディジタル入力信号が増加してもアナログ
信号出力が全く変化しない状態は存在するが、少なくと
もアナログ信号出力が減少してしまうことは防止する効
果を有する。
ンバータ装置によれば、デコーダ100で9ビットのデ
ィジタル信号を2個の8ビットのディジタル信号に変換
し、2個の全く同一構成を有する8ビットD/Aコンバ
ータユニットで2個の8ビットのディジタル信号を各々
アナログ信号に変換し、2個の8ビットD/Aコンバー
タユニットのアナログ信号出力同士を各々抵抗Rを介し
て並列接続合成して、M+Nビット分解能のアナログ信
号として出力するので、同一構成を有する抵抗ラダー回
路11,12の単純な繰り返し構成でD/A変換を実現
でき、良好な微分直線性を実現できる。
11,12が、抵抗ラダー回路で構成されるR2R電圧
加算型であるので、チップ上の占有面積を比較的小さく
できる。
の実施の形態のD/Aコンバータ装置の回路図を示す。
このD/Aコンバータ装置は、デコーダ101の構成が
第1の実施の形態とは異なるのみで、抵抗ラダー回路1
1,12等その他の構成は第1の実施の形態と同じであ
る。
に回路構成されている。すなわち、9ビットのディジタ
ル信号(D8〜D0)が“(MSB)01111111
1(LSB)”の時に、抵抗ラダー回路11へ印加する
8ビットのディジタル信号(a7〜a0)が“(MS
B)11111111(LSB)”であり、抵抗ラダー
回路12へ印加する8ビットのディジタル信号(b7〜
b0)が“(MSB)00000000(LSB)”で
ある。
D0)が“(MSB)011111111(LSB)”
より小さい値のときは、抵抗ラダー回路11へ印加する
8ビットのディジタル信号(a7〜a0)が8ビットの
ディジタル信号(D7〜D0)と同じ値が出力される。
抵抗ラダー回路12へ印加する8ビットのディジタル信
号(b7〜b0)が“(MSB)00000000(L
SB)”である。
D0)が“(MSB)100000000(LSB)”
の時に、抵抗ラダー回路11へ印加する8ビットのディ
ジタル信号(a7〜a0)が“(MSB)111111
11(LSB)”であり、抵抗ラダー回路12へ印加す
る8ビットのディジタル信号(b7〜b0)が“(MS
B)00000001(LSB)”である。
D0)が“(MSB)100000000(LSB)”
より大きいときは、8ビットのディジタル信号(b7〜
b0)は、つねに、8ビットのディジタル信号(D7〜
D0)より「1」だけ大きい値をとることになる。ただ
し、9ビットのディジタル信号(D8〜D0)が“(M
SB)111111111(LSB)”のときは、8ビ
ットのディジタル信号(D7〜D0)と同じ値を出力す
る。
コーダ101は、例えば図10に示すような足し算器が
図1のデコーダ100における8ビットのディジタル信
号(D7〜D0)の入力部に付加されたものである。具
体的には、9ビットのディジタル信号(D8〜D0)を
入力とする足し算器から出力される8ビットのディジタ
ル信号(D7′〜D0′)が図1のデコーダ100の8
ビットのディジタル信号(D7〜D0)として入力され
る構成となっている。図2のデコーダ101のD8は、
図1のデコーダ100と同じものが入力される。
1〜XOR8と、論理積回路AND1〜AND15で構
成されている。
7〜D0に「0」を足す、すなわち(D7〜D0)がそ
のまま出力され、D8が「l」の時は(D7〜D0)に
「1」だけ大きい値が出力される。しかし(D7〜D
0)が全て「1」の時に「1」を足し算すると(D7−
D0)が全て「0」になってしまうので、対策として
(D7〜D0)の論理積の反転とD8との積を構成し
て、(D7〜D0)が全て「1」の時はたとえD8が
「1」でも「0」を足す、すなわち(D7〜D0)がそ
のまま出力される。
011111111(LSB)”から“(MSB)10
0000000(LSB)”に変化したときに、アナロ
グ信号は、ディジタル信号の1コード分電圧が増加する
ことになり、第1の実施の形態のように、ディジタル信
号の方が変化したのに、アナログ信号が変化しないとい
う状態を無くすことができ、変換精度をより高めること
ができる。
バータ装置の動作を模式的に示す。上記した図6、図8
同様、状態1は9ビットのディジタル信号(D8〜D
0)が“(MSB)011111111(LSB)”の
状態を示し、状態2は9ビットのディジタル信号(D8
〜D0)が“(MSB)100000000(LS
B)”の状態を示している。図7からわかるように、第
2の実施の形態のD/Aコンバータ装置では抵抗ラダー
回路11,12を構成する各抵抗素子の印加極性が反転
する現象は無く、微分直線性が破綻することはない。
ディジタル信号(D0〜D8)をデコーダ102で4つ
の7ビットのディジタル信号(a0〜a6、b0〜b
6、c0〜c6、d0〜d6)にして、4個の7ビット
抵抗ラダー回路21〜24で各々アナログ信号に変換
し、2個の抵抗ラダー回路のアナログ出力同士を各々抵
抗素子Rを介して接続したものを、さらに各々抵抗素子
Rを介して接続することで9ビットのディジタル信号に
対応したアナログ信号を得るD/Aコンバータ装置を構
成する本発明の第3の実施の形態を示している。
ロップFFSA0〜FFSA6,FFSB0〜FFSB
6,FFSC0〜FFSC6,FFSD0〜FFSD6
と、論理和回路OR1〜OR4と、インバータIN2
1,IN22で構成されている。
「0」、D8=「0」の時a0〜a6には各々D0〜D
6を与え、b0〜b6、c0〜c6、d0〜d6には全
て「0」を与えるので、等価的に図3の従来のD/Aコ
ンバータ装置でb0〜b6がD7=「0」、c0〜c6
とd0〜d6とでD8=「0」であるのと同様な動作を
する。
6には全て「1」を与え、b0〜b6には各々D0〜D
6を与え、cO〜c6、d0〜d6には全て「0」を与
えるので、等価的に図3の従来のD/Aコンバータ装置
でa0〜a6がD7=「1」、c0〜c6とd0〜d6
とでD8=「0」であるのと同様な動作をする。
6、b0〜b6には全て「1」を与え、c0〜c6には
各々D0〜D6が与え、d0〜d6には全て「0」を与
えるので、等価的に図3の従来のD/Aコンバータ装置
でd0〜d6がD7=「0」、a0〜a6とb0〜b6
とでD8=「1」であるのと同様な動作をする。
6、b0〜b6、c0〜c6には全て「1」を与え、d
0〜d6には各々D0〜D6を与えるので、等価的に図
3の従来のD/Aコンバータ装置でc0〜c6がD7=
「1」、a0〜a6とb0〜b6とでD8=「1」であ
るのと同様な動作をする。
と同様に図3の従来のD/Aコンバータ装置とは異な
り、上位ビットの極性反転時に抵抗ラダー回路を構成す
る各抵抗素子への印加極性が全て反転するような現象が
起こらないので、微分直線性が破綻することはない。た
だし、第1の実施の形態が上位1ビット(D8)の極性
反転時の微分直線性の破綻の防止を保証するのに対し、
本実施の形態は上位2ビット(D7、D8)の極性反転
時の微分直線性の破綻の防止を保証する。
ば、2のM乗個の全く同一構成を有するNビットD/A
コンバータユニットのアナログ信号出力同士を並列接続
合成してM+NビットのD/Aコンバータ装置を構成し
たので、本来増加するアナログ出力が少なくとも減少し
てしまうことは防止できる良好な微分直線性を実現する
効果を有するのみならず、極めて単純な繰り返しで構成
可能となる効果を有する。また、NビットD/Aコンバ
ータユニットが抵抗ラダー回路で構成されるR2R電圧
加算型であるので、チップの占有面積を比較的小さくす
ることができる。
装置の構成を示す回路図である。
装置の構成を示す回路図である。
路図である。
す回路図である。
を示す回路図である。
作を示す模式図である。
作を示す模式図である。
作を示す模式図である。
装置の構成を示す回路図である。
プ回路 FFSB0〜FFSB7 スイッチ付フリップフロッ
プ回路
Claims (1)
- 【請求項1】 入力されたディジタル信号をアナログ信
号に変換するD/Aコンバータ装置であって、 (M+N)ビットのディジタル信号を、MSB側Mビッ
トの「0」、「1」の値に応じて全てが「0」であるN
ビットディジタル信号と全てが「l」であるNビットデ
ィジタル信号とを合わせて(2のM乗−1)個と、LS
B側Nビットの「0」、「1」の値と同一のNビットデ
ィジタル信号を1個とに変換するデコーダと、 前記デコーダの出力である2のM乗個のNビットのディ
ジタル信号の各々をアナログ信号に変換する、2のM乗
個の全く同一構成を有するNビットD/Aコンバータユ
ニットとを備え、 前記NビットD/Aコンバータユニットが抵抗ラダー回
路で構成されるR2R電圧加算型であって、前記2のM
乗個の全く同一構成を有するNビットD/Aコンバータ
ユニットのアナログ信号出力同士を各々抵抗を介して並
列接続合成し、M+Nビット分解能のアナログ信号とし
て出力することを特徴とするD/Aコンバータ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31656099A JP3501701B2 (ja) | 1999-11-08 | 1999-11-08 | D/aコンバータ装置およびd/a変換方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31656099A JP3501701B2 (ja) | 1999-11-08 | 1999-11-08 | D/aコンバータ装置およびd/a変換方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001136071A true JP2001136071A (ja) | 2001-05-18 |
JP3501701B2 JP3501701B2 (ja) | 2004-03-02 |
Family
ID=18078467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31656099A Expired - Fee Related JP3501701B2 (ja) | 1999-11-08 | 1999-11-08 | D/aコンバータ装置およびd/a変換方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3501701B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004045080A1 (ja) * | 2002-11-13 | 2004-05-27 | Sharp Kabushiki Kaisha | D/aコンバータ回路 |
CN113131942A (zh) * | 2019-12-31 | 2021-07-16 | 圣邦微电子(北京)股份有限公司 | 一种数模转换器 |
-
1999
- 1999-11-08 JP JP31656099A patent/JP3501701B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004045080A1 (ja) * | 2002-11-13 | 2004-05-27 | Sharp Kabushiki Kaisha | D/aコンバータ回路 |
CN113131942A (zh) * | 2019-12-31 | 2021-07-16 | 圣邦微电子(北京)股份有限公司 | 一种数模转换器 |
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---|---|
JP3501701B2 (ja) | 2004-03-02 |
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