JP2805636B2 - 並列比較型ａ／ｄ変換器 - Google Patents
並列比較型ａ／ｄ変換器Info
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- JP2805636B2 JP2805636B2 JP1155846A JP15584689A JP2805636B2 JP 2805636 B2 JP2805636 B2 JP 2805636B2 JP 1155846 A JP1155846 A JP 1155846A JP 15584689 A JP15584689 A JP 15584689A JP 2805636 B2 JP2805636 B2 JP 2805636B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、並列比較型A/D変換器に関し、特にLSI（La
rge Scale Integrated Circuit）化に適すると共に、例
えば50MHz以上の高速動作が要求される高品位テレビ信
号をA/D変換する並列比較型A/D変換器に関する。
rge Scale Integrated Circuit）化に適すると共に、例
えば50MHz以上の高速動作が要求される高品位テレビ信
号をA/D変換する並列比較型A/D変換器に関する。
本発明の並列比較型A/D変換器は、複数のコンパレー
タブロックと、上位ビット用エンコーダ及び下位ビット
用エンコーダとを有する並列比較型A/D変換器におい
て、前記上位ビット用エンコーダを制御するアンドゲー
トブロックと、前記下位ビット用エンコーダを制御する
複数のアンドゲートブロックとを設け、構成の簡易化を
計ると共に、グリッチ（Glitch）の発生を抑制する。
タブロックと、上位ビット用エンコーダ及び下位ビット
用エンコーダとを有する並列比較型A/D変換器におい
て、前記上位ビット用エンコーダを制御するアンドゲー
トブロックと、前記下位ビット用エンコーダを制御する
複数のアンドゲートブロックとを設け、構成の簡易化を
計ると共に、グリッチ（Glitch）の発生を抑制する。
従来高速動作が可能で、かつグリッチ（Glitch）を抑
制した並列比較型A/D変換器が、例えば特開昭62−32724
号公報に記載されている。
制した並列比較型A/D変換器が、例えば特開昭62−32724
号公報に記載されている。
すなわち、第６図の従来の並列比較型A/D変換器の一
例を示すブロック部において、１は所定の電位差を有す
る電圧がそれぞれ供給される端子Vra及び端子Vrbの間に
等しい抵抗値を有する2n個（ｎはデジタル出力ｎビット
を示す）の抵抗器を直列接続した抵抗群である。前記抵
抗群１の2n−１個の基準電位点VR1乃至VRxは2n−１個の
比較器群２の各コンパレータに接続され、入力端子1Nに
供給されるアナログ入力信号と基準電位点VR1乃至VRxの
各電圧とが比較される。前記比較器群２の各コンパレー
タの出力はアンドゲート群３を介して符号化回路４に供
給され、アナログ信号のレベルに応じたデジタル信号に
変換する。前記符号化回路４は、アナログ入力に対応す
る出力「１」と出力「０」の切り替わり点が１箇所のみ
のものが、複数発生（グリッチ）することがあり、本来
のデジタル出力に対して誤った出力が発生するため、グ
レイコード（交番２進コード）と呼ばれる符号化手法が
用いられる。そして、グレイコードは変換回路５により
自然２進コードに変換される。前記変換回路５は、通常
イクスクルーシブオア（以下、EX−ORと称する）回路で
構成されている。
例を示すブロック部において、１は所定の電位差を有す
る電圧がそれぞれ供給される端子Vra及び端子Vrbの間に
等しい抵抗値を有する2n個（ｎはデジタル出力ｎビット
を示す）の抵抗器を直列接続した抵抗群である。前記抵
抗群１の2n−１個の基準電位点VR1乃至VRxは2n−１個の
比較器群２の各コンパレータに接続され、入力端子1Nに
供給されるアナログ入力信号と基準電位点VR1乃至VRxの
各電圧とが比較される。前記比較器群２の各コンパレー
タの出力はアンドゲート群３を介して符号化回路４に供
給され、アナログ信号のレベルに応じたデジタル信号に
変換する。前記符号化回路４は、アナログ入力に対応す
る出力「１」と出力「０」の切り替わり点が１箇所のみ
のものが、複数発生（グリッチ）することがあり、本来
のデジタル出力に対して誤った出力が発生するため、グ
レイコード（交番２進コード）と呼ばれる符号化手法が
用いられる。そして、グレイコードは変換回路５により
自然２進コードに変換される。前記変換回路５は、通常
イクスクルーシブオア（以下、EX−ORと称する）回路で
構成されている。
しかしながら、従来の並列比較型A/D変換器は、グリ
ッチを抑制するため、EX−OR回路で構成される変換回路
５が必要とされるので構成が複雑になる欠点があった。
ッチを抑制するため、EX−OR回路で構成される変換回路
５が必要とされるので構成が複雑になる欠点があった。
従って、本発明の目的は、前記欠点を改良することに
あり、グリッチの発生（デジタルエラー）を抑制すると
共に構成の簡易化を計るようにした並列比較型A/D変換
器を提供することにある。
あり、グリッチの発生（デジタルエラー）を抑制すると
共に構成の簡易化を計るようにした並列比較型A/D変換
器を提供することにある。
本発明の並列比較型A/D変換器は、第１乃至第Ｎ（Ｎ
≧２）のコンパレータブロックと、上位ビット用エンコ
ーダ及び下位ビット用エンコーダとを有する並列比較型
A/D変換器において、前記第１乃至第Ｎのコンパレータ
ブロックの所定のコンパレータ出力に接続され、アナロ
グ入力信号レベルに対応した所定のコンパレータブロッ
クを選択して前記上位ビット用エンコーダを制御する上
位ビット制御用論理回路ブロックと、前記第１乃至第Ｎ
のコンパレータブロックの出力にそれぞれ接続され、前
記下位ビット用エンコーダを制御する第１乃至第Ｎの下
位ビット制御用論理回路ブロックとから構成される。
≧２）のコンパレータブロックと、上位ビット用エンコ
ーダ及び下位ビット用エンコーダとを有する並列比較型
A/D変換器において、前記第１乃至第Ｎのコンパレータ
ブロックの所定のコンパレータ出力に接続され、アナロ
グ入力信号レベルに対応した所定のコンパレータブロッ
クを選択して前記上位ビット用エンコーダを制御する上
位ビット制御用論理回路ブロックと、前記第１乃至第Ｎ
のコンパレータブロックの出力にそれぞれ接続され、前
記下位ビット用エンコーダを制御する第１乃至第Ｎの下
位ビット制御用論理回路ブロックとから構成される。
また、本発明の並列比較型A/D変換器は、前記上位ビ
ット制御用論理回路ブロックの出力により、第１乃至第
Ｎの下位ビット制御用論理回路ブロックを夫々制御する
ように構成される。
ット制御用論理回路ブロックの出力により、第１乃至第
Ｎの下位ビット制御用論理回路ブロックを夫々制御する
ように構成される。
本発明によれば、前記上位ビット制御用論理回路ブロ
ックにより、アナログ入力信号レベルに対応した所定の
コンパレータブロックを選択して前記上位ビット用エン
コーダを制御すると共に、前記第１乃至第Ｎの下位ビッ
ト制御用論理回路ブロックにより前記下位ビット用エン
コーダを制御するようにしたので簡単な構成によりグリ
ッチの発生を抑制することが可能である。
ックにより、アナログ入力信号レベルに対応した所定の
コンパレータブロックを選択して前記上位ビット用エン
コーダを制御すると共に、前記第１乃至第Ｎの下位ビッ
ト制御用論理回路ブロックにより前記下位ビット用エン
コーダを制御するようにしたので簡単な構成によりグリ
ッチの発生を抑制することが可能である。
また、前記上位ビット制御用論理回路ブロックの出力
により、第１乃至第Ｎの下位ビット制御用論理回路ブロ
ックを夫々制御する場合には、デジタル出力の真の値か
らのずれ（デジタルエラー）を可及的に少なくすること
ができる。
により、第１乃至第Ｎの下位ビット制御用論理回路ブロ
ックを夫々制御する場合には、デジタル出力の真の値か
らのずれ（デジタルエラー）を可及的に少なくすること
ができる。
以下、本発明の実施例について図面を参照しながら説
明する。
明する。
第１図は本発明のA/D変換器の基本構成を示すブロッ
ク図であり、INはアナログ入力信号が供給される入力端
子、６は第１のコンパレータブロックである。前記第１
のコンパレータブロック６はコンパレータ6a乃至コンパ
レータ6dから構成される。７は第Ｎ（Ｎ≧２ 一例とし
てＮ＝３）のコンパレータブロックであり、コンパレー
タ7a乃至コンパレータ7cから構成される。８は抵抗群で
あり、一例として互いに抵抗値の等しい第１の抵抗器R1
乃至第12の抵抗器R12を端子VU及び端子VL間に直列接続
して成り、各接続点P1乃至P12に互いに異なる基準電圧
を発生する。そして、入力端子INは前記第１のコンパレ
ータブロック６のコンパレータ6a乃至コンパレータ6d及
び第Ｎのコンパレータ７のコンパレータ7a乃至7dの同相
入力端子にそれぞれ接続され、接続点P1乃至P12はコン
パレータ6a乃至コンパレータ7dの逆相入力端子にそれぞ
れ接続される。９は上位ビット制御用アンドゲートブロ
ックであり、一例として第１のコンパレータブロック６
のコンパレータ6dの出力に接続されたアンドゲート9aと
第Ｎのコンパレータブロック７のコンパレータ7dに接続
されたアンドゲート9cとから構成され、アナログ入力信
号レベルに対応した所定のコンパレータブロック（第１
のコンパレータブロック６または第Ｎのコンパレータブ
ロック７）を選択して上位ビット用エンコーダ10を制御
する。11は第１のコンパレータブロック６の出力に接続
された第１の下位ビット制御用アンドゲートブロックで
あり、アンドゲート11a乃至アンドゲート11cから構成さ
れる。12は第Ｎのコンパレータブロック７の出力に接続
された第Ｎ（一例としてＮ＝３）の下位ビット制御用ア
ンドゲートブロックであり、アンドゲート12a乃至アン
ドゲート12cから構成される。13は下位ビット用エンコ
ーダであり、第１の下位ビット制御用アンドゲートブロ
ック11及び第Ｎの下位ビット制御用アンドゲートブロッ
ク12の出力により制御される。なお、Q1乃至Q11はスイ
ッチングトランジスタ、D1（MSB）〜D4（LSB）はデジタ
ル出力端子である。
ク図であり、INはアナログ入力信号が供給される入力端
子、６は第１のコンパレータブロックである。前記第１
のコンパレータブロック６はコンパレータ6a乃至コンパ
レータ6dから構成される。７は第Ｎ（Ｎ≧２ 一例とし
てＮ＝３）のコンパレータブロックであり、コンパレー
タ7a乃至コンパレータ7cから構成される。８は抵抗群で
あり、一例として互いに抵抗値の等しい第１の抵抗器R1
乃至第12の抵抗器R12を端子VU及び端子VL間に直列接続
して成り、各接続点P1乃至P12に互いに異なる基準電圧
を発生する。そして、入力端子INは前記第１のコンパレ
ータブロック６のコンパレータ6a乃至コンパレータ6d及
び第Ｎのコンパレータ７のコンパレータ7a乃至7dの同相
入力端子にそれぞれ接続され、接続点P1乃至P12はコン
パレータ6a乃至コンパレータ7dの逆相入力端子にそれぞ
れ接続される。９は上位ビット制御用アンドゲートブロ
ックであり、一例として第１のコンパレータブロック６
のコンパレータ6dの出力に接続されたアンドゲート9aと
第Ｎのコンパレータブロック７のコンパレータ7dに接続
されたアンドゲート9cとから構成され、アナログ入力信
号レベルに対応した所定のコンパレータブロック（第１
のコンパレータブロック６または第Ｎのコンパレータブ
ロック７）を選択して上位ビット用エンコーダ10を制御
する。11は第１のコンパレータブロック６の出力に接続
された第１の下位ビット制御用アンドゲートブロックで
あり、アンドゲート11a乃至アンドゲート11cから構成さ
れる。12は第Ｎのコンパレータブロック７の出力に接続
された第Ｎ（一例としてＮ＝３）の下位ビット制御用ア
ンドゲートブロックであり、アンドゲート12a乃至アン
ドゲート12cから構成される。13は下位ビット用エンコ
ーダであり、第１の下位ビット制御用アンドゲートブロ
ック11及び第Ｎの下位ビット制御用アンドゲートブロッ
ク12の出力により制御される。なお、Q1乃至Q11はスイ
ッチングトランジスタ、D1（MSB）〜D4（LSB）はデジタ
ル出力端子である。
以上の構成における動作について説明する。入力端子
INに供給されるアナログ入力信号のレベルがP4点の基準
電圧より大の時、第１のコンパレータブロック６のコン
パレータ6a乃至コンパレータ6dの同相出力はいずれもハ
イレベルとなり、上位ビット制御用アンドゲート９のア
ンドゲート9aの出力もハイレベルになり、第１のコンパ
レータブロック６が選択される。従って、上位ビット用
エンコーダ10のスイッチングトランジスタQ1及びQ2がオ
ンし、デジタル出力端子D1（MSB）〜D4（LSB）の出力は
〔1100〕となる。また、アナログ入力信号レベルが上昇
してP3点の基準電圧を超えた時、第１のコンパレータブ
ロック６のコンパレータ6cの出力及び第１の下位ビット
制御用アンドゲートブロック11のアンドゲート11cの出
力がハイレベルとなり、下位ビット用エンコーダ13のス
イッッチングトランジスタQ3がオンし、デジタル出力端
子D1（MSB）〜D4（LSB）の出力は〔1101〕となる。更に
アナログ入力信号レベルが上昇してP2点の基準電圧を超
えた時、第１のコンパレータブロック６のコンパレータ
6bの出力及び第１の下位ビット制御用アンドゲートブロ
ック11のアンドゲート11bの出力がハイレベルとなり、
下位ビット用エンコーダ13のスイッチントランジスタQ4
がオンし、デジタル出力端子D1（MSB）〜D4（LSB）の出
力は〔1110〕となる（この場合、アンドゲート11cはオ
フ）。更にアナログ入力信号レベルが上昇してP1点の基
準電圧を超えた時、第１のコンパレータブロック６のコ
ンパレータａの出力及び第１の下位ビット制御用アンド
ゲートブロック11のアンドゲート11aの出力がハイレベ
ルとなり、下位ビットエンコーダ13のスイッチングトラ
ンジスタQ5及びQ6がオンし、デジタル出力端子D1（MS
B）〜D4（LSB）の出力は〔1111〕となる（この場合、ア
ンドゲート11b及び11cは共にオフ）。
INに供給されるアナログ入力信号のレベルがP4点の基準
電圧より大の時、第１のコンパレータブロック６のコン
パレータ6a乃至コンパレータ6dの同相出力はいずれもハ
イレベルとなり、上位ビット制御用アンドゲート９のア
ンドゲート9aの出力もハイレベルになり、第１のコンパ
レータブロック６が選択される。従って、上位ビット用
エンコーダ10のスイッチングトランジスタQ1及びQ2がオ
ンし、デジタル出力端子D1（MSB）〜D4（LSB）の出力は
〔1100〕となる。また、アナログ入力信号レベルが上昇
してP3点の基準電圧を超えた時、第１のコンパレータブ
ロック６のコンパレータ6cの出力及び第１の下位ビット
制御用アンドゲートブロック11のアンドゲート11cの出
力がハイレベルとなり、下位ビット用エンコーダ13のス
イッッチングトランジスタQ3がオンし、デジタル出力端
子D1（MSB）〜D4（LSB）の出力は〔1101〕となる。更に
アナログ入力信号レベルが上昇してP2点の基準電圧を超
えた時、第１のコンパレータブロック６のコンパレータ
6bの出力及び第１の下位ビット制御用アンドゲートブロ
ック11のアンドゲート11bの出力がハイレベルとなり、
下位ビット用エンコーダ13のスイッチントランジスタQ4
がオンし、デジタル出力端子D1（MSB）〜D4（LSB）の出
力は〔1110〕となる（この場合、アンドゲート11cはオ
フ）。更にアナログ入力信号レベルが上昇してP1点の基
準電圧を超えた時、第１のコンパレータブロック６のコ
ンパレータａの出力及び第１の下位ビット制御用アンド
ゲートブロック11のアンドゲート11aの出力がハイレベ
ルとなり、下位ビットエンコーダ13のスイッチングトラ
ンジスタQ5及びQ6がオンし、デジタル出力端子D1（MS
B）〜D4（LSB）の出力は〔1111〕となる（この場合、ア
ンドゲート11b及び11cは共にオフ）。
次に、アナログ入力信号レベルが接続点P9乃至P12の
近傍にあり、第Ｎ（一例としてＮ＝３）のコンパレータ
ブロックが選択される場合について説明する。アナログ
入力信号レベルがP12点の基準電圧を超えた時、第Ｎの
コンパレータブロック７のコンパレータ7dの出力及び上
位ビット制御用アンドゲートブロック９のコンパレータ
9cの出力がハイレベルとなり、上位ビット用エンコーダ
10のスイッチングトランジスタQ7がオンし、デジタル出
力端子D1（MSB）〜D4（LSB）の出力は〔0100〕となる。
更にアナログ入力信号レベルが上昇してP11点の基準電
圧を超えた時、第Ｎの下位ビット制御用アンドゲートブ
ロック12のアンドゲート12cの出力がハイレベルとな
り、下位ビット用エンコーダ13のスイッチングトランジ
スタQ8がオンし、デジタル出力端子D1（MSB）〜D4（LS
B）は〔0101〕となる。更にアナログ入力信号レベルが
上昇してP10点の基準電圧を超えた時、第Ｎの下位ビッ
ト制御用アンドゲートブロック12のアンドゲート12bの
出力がハイレベルとなり、下位ビットエンコーダ13のス
イッチングトランジスタQ9がオンし、デジタル出力端子
D1（MSB）〜D4（LSB）の出力は〔0110〕となる。更にア
ナログ入力信号レベルが上昇してP9点の基準電圧を超え
た時、第Ｎの下位ビット制御用アンドゲートブロック12
のアンドゲート12aの出力がハイレベルとなり、下位ビ
ットエンコーダ13のスイッチングトランジスタQ10及びQ
11がオンし、デジタル出力端子D1（MSB）〜D4（LSB）の
出力は〔0101〕となる。従って、上位ビット制御用アン
ドゲートブロック９の出力により上位ビット用エンコー
ダ10を制御し、第１の下位ビット制御用アンドゲートブ
ロック11または第Ｎの下位ビット制御用アンドゲートブ
ロック12の出力により下位ビット用エンコーダ13を制御
するようにしたので、構成の簡易化を計ることができる
と共に、後述する如くグリッチの発生を抑制することが
できる。なお、前述して如く、Ｎは３の場合に限定され
るものでなく、Ｎ≧２であれば同様の動作が可能であ
る。また、第１図の波線で示したように、上位ビット制
御用アンドゲートブロック９の出力によって第１の下位
ビット制御用アンドゲートブロック11乃至第Ｎの下位ビ
ット制御用アンドゲートブロック12を夫々制御する場合
は、第１のコンパレータブロック６または第Ｎのコンパ
レータブロック７のうち、選択されたものについて第１
の下位ビット制御用アンドゲートブロック11または第Ｎ
の下位ビット制御用アンドゲートブロック12が選択され
るのでデジタル出力の真の値からのずれ（デジタルエラ
ー）を可及的に少なくすることができる。
近傍にあり、第Ｎ（一例としてＮ＝３）のコンパレータ
ブロックが選択される場合について説明する。アナログ
入力信号レベルがP12点の基準電圧を超えた時、第Ｎの
コンパレータブロック７のコンパレータ7dの出力及び上
位ビット制御用アンドゲートブロック９のコンパレータ
9cの出力がハイレベルとなり、上位ビット用エンコーダ
10のスイッチングトランジスタQ7がオンし、デジタル出
力端子D1（MSB）〜D4（LSB）の出力は〔0100〕となる。
更にアナログ入力信号レベルが上昇してP11点の基準電
圧を超えた時、第Ｎの下位ビット制御用アンドゲートブ
ロック12のアンドゲート12cの出力がハイレベルとな
り、下位ビット用エンコーダ13のスイッチングトランジ
スタQ8がオンし、デジタル出力端子D1（MSB）〜D4（LS
B）は〔0101〕となる。更にアナログ入力信号レベルが
上昇してP10点の基準電圧を超えた時、第Ｎの下位ビッ
ト制御用アンドゲートブロック12のアンドゲート12bの
出力がハイレベルとなり、下位ビットエンコーダ13のス
イッチングトランジスタQ9がオンし、デジタル出力端子
D1（MSB）〜D4（LSB）の出力は〔0110〕となる。更にア
ナログ入力信号レベルが上昇してP9点の基準電圧を超え
た時、第Ｎの下位ビット制御用アンドゲートブロック12
のアンドゲート12aの出力がハイレベルとなり、下位ビ
ットエンコーダ13のスイッチングトランジスタQ10及びQ
11がオンし、デジタル出力端子D1（MSB）〜D4（LSB）の
出力は〔0101〕となる。従って、上位ビット制御用アン
ドゲートブロック９の出力により上位ビット用エンコー
ダ10を制御し、第１の下位ビット制御用アンドゲートブ
ロック11または第Ｎの下位ビット制御用アンドゲートブ
ロック12の出力により下位ビット用エンコーダ13を制御
するようにしたので、構成の簡易化を計ることができる
と共に、後述する如くグリッチの発生を抑制することが
できる。なお、前述して如く、Ｎは３の場合に限定され
るものでなく、Ｎ≧２であれば同様の動作が可能であ
る。また、第１図の波線で示したように、上位ビット制
御用アンドゲートブロック９の出力によって第１の下位
ビット制御用アンドゲートブロック11乃至第Ｎの下位ビ
ット制御用アンドゲートブロック12を夫々制御する場合
は、第１のコンパレータブロック６または第Ｎのコンパ
レータブロック７のうち、選択されたものについて第１
の下位ビット制御用アンドゲートブロック11または第Ｎ
の下位ビット制御用アンドゲートブロック12が選択され
るのでデジタル出力の真の値からのずれ（デジタルエラ
ー）を可及的に少なくすることができる。
次に、第２図のグリッチ発生の第１の例を示すブロッ
ク図を参照しながら切り替わり点が２個発生した時のデ
ジタルエラー（真値からのずれ＝グリッチ）について説
明する。第２図において、入力端子INに供給されるアナ
ログ入力信号のレベルがP4点の基準電圧に対応している
時にP1点の基準電圧に対応した入力電圧がスピードが遅
いため見かけ上コンパレータ6aに残っている場合、コン
パレータ6a及びコンパレータ6dの出力は共にハイレベル
になる。従って、アンドゲート11a及びアンドゲート9a
の出力も共にハイレベルとなり、スイッチングトランジ
スタQ1、Q2、Q5及びQ6がオンし、デジタル出力端子D
1（MSB）〜D4（LSB）の出力は〔1111〕となって真値〔1
100〕から３ステップ以内の誤差（無視できる）を有す
る出力が得られる。また、第３図のグリッチ発生の第２
の例を示すブロック図に示す如く、アナログ入力信号レ
ベルがP10点の基準電圧に対応している時にP7点の基準
電圧に対応した電圧がコンパレータに残っている場合、
同様にして（スイッチングトランジスタQ12がオン）デ
ジタル出力端子D1（MSB）〜D4（LSB）の出力は〔0111〕
となり、真値から１ステップずれることになるがこの誤
差は実用上無視できる程度である。
ク図を参照しながら切り替わり点が２個発生した時のデ
ジタルエラー（真値からのずれ＝グリッチ）について説
明する。第２図において、入力端子INに供給されるアナ
ログ入力信号のレベルがP4点の基準電圧に対応している
時にP1点の基準電圧に対応した入力電圧がスピードが遅
いため見かけ上コンパレータ6aに残っている場合、コン
パレータ6a及びコンパレータ6dの出力は共にハイレベル
になる。従って、アンドゲート11a及びアンドゲート9a
の出力も共にハイレベルとなり、スイッチングトランジ
スタQ1、Q2、Q5及びQ6がオンし、デジタル出力端子D
1（MSB）〜D4（LSB）の出力は〔1111〕となって真値〔1
100〕から３ステップ以内の誤差（無視できる）を有す
る出力が得られる。また、第３図のグリッチ発生の第２
の例を示すブロック図に示す如く、アナログ入力信号レ
ベルがP10点の基準電圧に対応している時にP7点の基準
電圧に対応した電圧がコンパレータに残っている場合、
同様にして（スイッチングトランジスタQ12がオン）デ
ジタル出力端子D1（MSB）〜D4（LSB）の出力は〔0111〕
となり、真値から１ステップずれることになるがこの誤
差は実用上無視できる程度である。
前述の第１の例及び第２の例においては、上位ビット
制御用アンドゲートブロック９の出力により第１の下位
ビット制御用アンドゲートブロック11乃至第Ｎ（一例と
してＮ＝３）の下位ビット制御用アンドゲートブロック
12を制御していない場合について述べたが、次に第４図
乃至第５図のグリッチ発生の第３乃至第４の例を示すブ
ロック図をそれぞれ参照しながら上位ビット制御用アン
ドゲートブロック９の出力により第１の下位ビット制御
用アンドゲートブロック11乃至第Ｎ（一例としてＮ＝
３）の下位ビット制御用アンドゲートブロック12を制御
した場合について説明する。第４図において、入力端子
INに供給されるアナログ入力信号のレベルがP4の基準電
圧に対応している時にP1の点の基準電圧に対応した入力
電圧がコンパレータのスピードが遅いためコンパレータ
6aに残っている場合、デジタル出力端子D1（MSB）〜D4
（LSB）の出力は〔1111〕となって３ステップ以内の誤
差となる（第１の例と同様）。次に第５図において、入
力端子INに供給されるアナログ入力信号のレベルがP10
点の基準電圧に対応している時にP7点に対応した入力電
圧がP7点に対応したコンパレータに残っている場合、上
位ビット制御用アンドゲートブロック９のアンドゲート
9bの出力はローレベルとなってスイッチングトランジス
タQ12をオフするため、デジタル出力端子D1（MSB）〜D4
（LSB）の出力は〔0110〕となる。従って、この第４の
例は前述した第２の例に比べてグリッチの発生が少な
い。
制御用アンドゲートブロック９の出力により第１の下位
ビット制御用アンドゲートブロック11乃至第Ｎ（一例と
してＮ＝３）の下位ビット制御用アンドゲートブロック
12を制御していない場合について述べたが、次に第４図
乃至第５図のグリッチ発生の第３乃至第４の例を示すブ
ロック図をそれぞれ参照しながら上位ビット制御用アン
ドゲートブロック９の出力により第１の下位ビット制御
用アンドゲートブロック11乃至第Ｎ（一例としてＮ＝
３）の下位ビット制御用アンドゲートブロック12を制御
した場合について説明する。第４図において、入力端子
INに供給されるアナログ入力信号のレベルがP4の基準電
圧に対応している時にP1の点の基準電圧に対応した入力
電圧がコンパレータのスピードが遅いためコンパレータ
6aに残っている場合、デジタル出力端子D1（MSB）〜D4
（LSB）の出力は〔1111〕となって３ステップ以内の誤
差となる（第１の例と同様）。次に第５図において、入
力端子INに供給されるアナログ入力信号のレベルがP10
点の基準電圧に対応している時にP7点に対応した入力電
圧がP7点に対応したコンパレータに残っている場合、上
位ビット制御用アンドゲートブロック９のアンドゲート
9bの出力はローレベルとなってスイッチングトランジス
タQ12をオフするため、デジタル出力端子D1（MSB）〜D4
（LSB）の出力は〔0110〕となる。従って、この第４の
例は前述した第２の例に比べてグリッチの発生が少な
い。
なお、前述の実施例では、４ビット並列比較型A/D変
換器について説明したが、本発明はこれに限定されるこ
となく、例えば16ビットまたは３ビットのものに適用す
ることが可能である。
換器について説明したが、本発明はこれに限定されるこ
となく、例えば16ビットまたは３ビットのものに適用す
ることが可能である。
以上の説明から明らかな通り、本発明の並列比較型A/
D変換器は、上位ビット制御用論理回路ブロックと、下
位ビット制御用論理回路ブロックを設けることにより、
従来例のEX−OR回路で構成される変換回路が不要とな
り、グリッチの発生を抑制すると共に構成の簡易化を計
ることができる。
D変換器は、上位ビット制御用論理回路ブロックと、下
位ビット制御用論理回路ブロックを設けることにより、
従来例のEX−OR回路で構成される変換回路が不要とな
り、グリッチの発生を抑制すると共に構成の簡易化を計
ることができる。
また、上位ビット制御用論理回路ブロックにより下位
ビット制御用論理回路ブロックを制御する場合には、デ
ジタル出力の真の値からのずれ（デジタルエラー）を可
及的に少なくすることができる。
ビット制御用論理回路ブロックを制御する場合には、デ
ジタル出力の真の値からのずれ（デジタルエラー）を可
及的に少なくすることができる。
第１図は本発明の並列比較型A/D変換器の基本構成を示
すブロック図、第２図はグリッチ（Glitch）発生の第１
の例を示すブロック図、第３図はグリッチ発生の第２の
例を示すブロック図、第４図はグリッチ発生の第３の例
を示すブロック図、第５図はグリッチ発生の第４の例を
示すブロック図、第６図は従来の並列比較型A/D変換器
の一例を示すブロック図である。 ６……第１のコンパレータブロック 6a〜6d……コンパレータ ７……第Ｎのコンパレータブロック 7a〜7d……コンパレータ ８……抵抗群 ９……上位ビット制御用アンドゲートブロック 10……上位ビット用エンコーダ 11……第１の下位ビット制御用アンドゲートブロック 11a〜11c……アンドゲート 12……第Ｎの下位ビット制御用アンドゲートブロック 12a〜12c……アンドゲート 13……下位ビット用エンコーダ D1（MSB）〜D4（LSB）……デジタル出力端子 R1〜R12……第１乃至第12の抵抗器 P1〜P12……接続点 Q1〜Q12……スイッチングトランジスタ
すブロック図、第２図はグリッチ（Glitch）発生の第１
の例を示すブロック図、第３図はグリッチ発生の第２の
例を示すブロック図、第４図はグリッチ発生の第３の例
を示すブロック図、第５図はグリッチ発生の第４の例を
示すブロック図、第６図は従来の並列比較型A/D変換器
の一例を示すブロック図である。 ６……第１のコンパレータブロック 6a〜6d……コンパレータ ７……第Ｎのコンパレータブロック 7a〜7d……コンパレータ ８……抵抗群 ９……上位ビット制御用アンドゲートブロック 10……上位ビット用エンコーダ 11……第１の下位ビット制御用アンドゲートブロック 11a〜11c……アンドゲート 12……第Ｎの下位ビット制御用アンドゲートブロック 12a〜12c……アンドゲート 13……下位ビット用エンコーダ D1（MSB）〜D4（LSB）……デジタル出力端子 R1〜R12……第１乃至第12の抵抗器 P1〜P12……接続点 Q1〜Q12……スイッチングトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/14 H03M 1/36
Claims (2)
- 【請求項１】第１乃至第Ｎ（Ｎ≧２）のコンパレータブ
ロックと、 上位ビット用エンコーダ及び下位ビット用エンコーダと
を有する並列比較型A/D変換器において、 前記第１乃至第Ｎのコンパレータブロックの所定のコン
パレータの出力に接続され、アナログ入力信号レベルに
対応した所定のコンパレータブロックを選択して前記上
位ビット用エンコーダを制御する上位ビット制御用論理
回路ブロックと、 前記第１乃至第Ｎのコンパレータブロックの出力にそれ
ぞれ接続され、前記下位ビット用エンコーダを制御する
第１乃至第Ｎの下位ビット制御用論理回路ブロックとを
設けたことを特徴とする並列比較型A/D変換器。 - 【請求項２】上位ビット制御用論理回路ブロックの出力
により、第１乃至第Ｎの下位ビット制御用論理回路ブロ
ックを夫々制御するようにしたことを特徴とする請求項
１記載の並列比較型A/D変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155846A JP2805636B2 (ja) | 1989-06-20 | 1989-06-20 | 並列比較型ａ／ｄ変換器 |
| TW080101428A TW249872B (ja) | 1989-06-20 | 1991-02-25 | |
| US07/661,321 US5119098A (en) | 1989-06-20 | 1991-02-26 | Full flash analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155846A JP2805636B2 (ja) | 1989-06-20 | 1989-06-20 | 並列比較型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322710A JPH0322710A (ja) | 1991-01-31 |
| JP2805636B2 true JP2805636B2 (ja) | 1998-09-30 |
Family
ID=15614777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155846A Expired - Lifetime JP2805636B2 (ja) | 1989-06-20 | 1989-06-20 | 並列比較型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2805636B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2791519B2 (ja) * | 1991-11-20 | 1998-08-27 | 三菱電機株式会社 | ２進データ発生回路およびａ／ｄ変換器 |
| US5382955A (en) * | 1993-11-04 | 1995-01-17 | Tektronix, Inc. | Error tolerant thermometer-to-binary encoder |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5947893B2 (ja) * | 1979-02-28 | 1984-11-22 | 松下電器産業株式会社 | 並列型アナログ・ディジタル変換器 |
| JPS5873232A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | Ａｄ変換回路 |
| JP2585578B2 (ja) * | 1987-03-20 | 1997-02-26 | 株式会社日立製作所 | Ａｄ変換器 |
-
1989
- 1989-06-20 JP JP1155846A patent/JP2805636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322710A (ja) | 1991-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20080724 Year of fee payment: 10 |
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