JPS63126321A - 並列型ａ／ｄ変換器 - Google Patents
並列型ａ／ｄ変換器Info
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- JPS63126321A JPS63126321A JP27324186A JP27324186A JPS63126321A JP S63126321 A JPS63126321 A JP S63126321A JP 27324186 A JP27324186 A JP 27324186A JP 27324186 A JP27324186 A JP 27324186A JP S63126321 A JPS63126321 A JP S63126321A
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- JP
- Japan
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- circuit
- encoder
- logic
- conversion
- encoder circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 28
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアナログ信号をデジタル信号に変換する並列型
ム／Ｄ変換器に関するものである。
ム／Ｄ変換器に関するものである。
従来の技術
従来の並列型ム／Ｄ変換器は第４図に示すような構成に
なっている。つまり入力信号１はコンパレータ列４Ａ、
４Ｂの各コンパレータの一方の入力端に並列に入力され
、基準電圧２は基準抵抗列３により分圧されて、各参照
電圧として各コンパレータの他方の入力端に入力される
。各コンパレータはクロックパルス６に同期して比較動
作を行い、隣接するコンパレータの出力は論理回路列６
人、６Ｂの論理回路に入力され所定の論理回路の出力の
みが能動となり、第１エンコーダ回路７及び第２エンコ
ーダ回路８に入力される。
なっている。つまり入力信号１はコンパレータ列４Ａ、
４Ｂの各コンパレータの一方の入力端に並列に入力され
、基準電圧２は基準抵抗列３により分圧されて、各参照
電圧として各コンパレータの他方の入力端に入力される
。各コンパレータはクロックパルス６に同期して比較動
作を行い、隣接するコンパレータの出力は論理回路列６
人、６Ｂの論理回路に入力され所定の論理回路の出力の
みが能動となり、第１エンコーダ回路７及び第２エンコ
ーダ回路８に入力される。
第１エンコーダ回路７及び第２エンコーダ回路８はグレ
イコードを用いてコーテングされており、論理回路列６
人、もしくは６Ｂの論理出力はグレイコードに変換され
る。さらに第１エンコーダ回路７及び第２エンコーダ回
路８の出力は第３エンコーダ回路９に入力される。第３
エンコーダの下位ビットは第１及び第２エンコーダ回路
７．８の論理出力がそのまま現われるようにコーテング
されており、上位ビットは第１もしくは第２エンコーダ
回路の受は持つ変換数域に対応するダレイコ−ドでコー
テングされている。つまり第１エンコーダ回路７に出力
する論理回路列６Ａからの出力のいずれかが能動の場合
は第３エンコーダ回路９の上位ビットのうち第７ビツト
を能動とし、第２エンコーダ回路８に出力する論理回路
列６Ｂからの出力のいずれかが能動の場合は第３エンコ
ーダ回路９の上位ビットのうち第８ビツト及び第７ビツ
トを能動とするようにコーテングされている。
イコードを用いてコーテングされており、論理回路列６
人、もしくは６Ｂの論理出力はグレイコードに変換され
る。さらに第１エンコーダ回路７及び第２エンコーダ回
路８の出力は第３エンコーダ回路９に入力される。第３
エンコーダの下位ビットは第１及び第２エンコーダ回路
７．８の論理出力がそのまま現われるようにコーテング
されており、上位ビットは第１もしくは第２エンコーダ
回路の受は持つ変換数域に対応するダレイコ−ドでコー
テングされている。つまり第１エンコーダ回路７に出力
する論理回路列６Ａからの出力のいずれかが能動の場合
は第３エンコーダ回路９の上位ビットのうち第７ビツト
を能動とし、第２エンコーダ回路８に出力する論理回路
列６Ｂからの出力のいずれかが能動の場合は第３エンコ
ーダ回路９の上位ビットのうち第８ビツト及び第７ビツ
トを能動とするようにコーテングされている。
それゆえ第３エンコーダ回路９に現れる論理信号は全て
グレイコードである。
グレイコードである。
さらに第３エンコーダ回路９の出力は上位ビットからカ
スケードに接続されたＥＸＯＲ回路から成る、コード変
換回路１ｏによりより扱い易いバイナリ−コードに変換
されて出力端１１に現われる。
スケードに接続されたＥＸＯＲ回路から成る、コード変
換回路１ｏによりより扱い易いバイナリ−コードに変換
されて出力端１１に現われる。
発明が解決しようとする問題点
このような従来の並列型Ａ／Ｄ変換器では、コード変換
回路１０が最上位ビットからカスケードに接続されたＫ
ＸＯＲ回路を用いており、Ｎビットの並列型Ａ／Ｄ変換
器において、最下位ビットの出力は（Ｎ−１）段のＥＸ
ＯＲ回路の信号遅延が発生し、高速変換を行う場合の障
害になっていた。
回路１０が最上位ビットからカスケードに接続されたＫ
ＸＯＲ回路を用いており、Ｎビットの並列型Ａ／Ｄ変換
器において、最下位ビットの出力は（Ｎ−１）段のＥＸ
ＯＲ回路の信号遅延が発生し、高速変換を行う場合の障
害になっていた。
本発明はかかる点に鑑みてなされたもので、より高速な
並列型Ａ／Ｄ変換器を提供することを目的としている。
並列型Ａ／Ｄ変換器を提供することを目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、第３エンコーダ回
路の上位ビットのコーテングをバイナリ−コードを用い
て行い、さらに第１エンコーダ回路と第３エンコーダ回
路間にゲート回路を設け、第２エンコーダ回路に論理信
号が能動の場合、第１エンコーダ回路の論理出力が第３
エンコーダ回路に転送することを禁止することを特徴と
している。
路の上位ビットのコーテングをバイナリ−コードを用い
て行い、さらに第１エンコーダ回路と第３エンコーダ回
路間にゲート回路を設け、第２エンコーダ回路に論理信
号が能動の場合、第１エンコーダ回路の論理出力が第３
エンコーダ回路に転送することを禁止することを特徴と
している。
作用
本発明は上記した構成により、第１エンコーダ回路と第
２エンコーダ回路の論理出力が同時に能動になったまま
第３エンコーダ回路で論理合成されて大きなエラーを発
生することを防止し、グレイコードの特長である、近接
した数値の合成が発生する場合でも大きな数値飛びを発
生しないという特長を維持したまま、変換速度向上の限
外要因であるカスケードに接続されたＥＸＯＲ回路から
成るコード変換回路の接続段数を低減させ、高速化を図
ることができる。
２エンコーダ回路の論理出力が同時に能動になったまま
第３エンコーダ回路で論理合成されて大きなエラーを発
生することを防止し、グレイコードの特長である、近接
した数値の合成が発生する場合でも大きな数値飛びを発
生しないという特長を維持したまま、変換速度向上の限
外要因であるカスケードに接続されたＥＸＯＲ回路から
成るコード変換回路の接続段数を低減させ、高速化を図
ることができる。
実施例
第１図は本発明の並列型Ａ／Ｄ変換器の一実施例を示す
ブロック図である。第１図において、１は入力信号、２
は基準電圧、３は基部抵抗列、４ム、４Ｂはコンパレー
タ列、６はクロックパルス、６人、６Ｂは論理回路列、
７は第１エンコーダ回路、８は第２エンコーダ回路、９
は第３エンコーダ回路、１ｏはコード変換回路、１１は
出力端、１２人、１２Ｂはゲート回路である。
ブロック図である。第１図において、１は入力信号、２
は基準電圧、３は基部抵抗列、４ム、４Ｂはコンパレー
タ列、６はクロックパルス、６人、６Ｂは論理回路列、
７は第１エンコーダ回路、８は第２エンコーダ回路、９
は第３エンコーダ回路、１ｏはコード変換回路、１１は
出力端、１２人、１２Ｂはゲート回路である。
本発明の実施例においては、第４図に示した従来例に対
し、第１エンコーダ回路及び第２エンコーダ回路と第３
エンコーダ回路間にゲート回路を設けていることや、第
３エンコーダ回路９の上位ビットのコーテングをバイナ
リ−コードを用いて構成していること、したがってコー
ド変換回路１゜のＫＸＯＲ回路の接続が下位ビットのみ
となっており、接続段数を低減していることが特徴であ
る。
し、第１エンコーダ回路及び第２エンコーダ回路と第３
エンコーダ回路間にゲート回路を設けていることや、第
３エンコーダ回路９の上位ビットのコーテングをバイナ
リ−コードを用いて構成していること、したがってコー
ド変換回路１゜のＫＸＯＲ回路の接続が下位ビットのみ
となっており、接続段数を低減していることが特徴であ
る。
また、本発明の実施例においては第１及び第２エンコー
ダｆｔ４ビツト構成とした８ビツトのＡ／Ｄ変換器を想
定しているが、第１．第２及び第３のエンコーダ回路を
有する並列型Ａ／Ｄ変換器であれば任意のビット構成及
び変換ビットでも適用し得るのは言うまでもない。
ダｆｔ４ビツト構成とした８ビツトのＡ／Ｄ変換器を想
定しているが、第１．第２及び第３のエンコーダ回路を
有する並列型Ａ／Ｄ変換器であれば任意のビット構成及
び変換ビットでも適用し得るのは言うまでもない。
本発明においては第３エンコーダ回路の上位ビットを従
来のグレイコードを用いたものからバイナリ−コードを
用いたものにしているので、当然のことながら上位ビッ
トはコード変換を行う必要がなく、コード変換は下位ビ
ットのみで良く、第４図に示した従来例に比ベカスケー
ド接続したＫＸＯＲ回路の段数が７段から４段に減少し
ており、ゲート遅延３段の信号遅延時間分出力端の最小
ピッ） （ＬＳＢ ）に現われる変換信号が速くなり、
より高速な変換が可能である。
来のグレイコードを用いたものからバイナリ−コードを
用いたものにしているので、当然のことながら上位ビッ
トはコード変換を行う必要がなく、コード変換は下位ビ
ットのみで良く、第４図に示した従来例に比ベカスケー
ド接続したＫＸＯＲ回路の段数が７段から４段に減少し
ており、ゲート遅延３段の信号遅延時間分出力端の最小
ピッ） （ＬＳＢ ）に現われる変換信号が速くなり、
より高速な変換が可能である。
しかしながらもしも実施例に示したゲート回路１２ム、
１２Ｂを備えていない場合は、このような上位コードを
バイナリ−１下位コードをグレイとした場合は変換時に
大きなエラーを発生し、問題である。
１２Ｂを備えていない場合は、このような上位コードを
バイナリ−１下位コードをグレイとした場合は変換時に
大きなエラーを発生し、問題である。
並列型Ａ／Ｄ変換器においては理想的には論理回路列の
中のどれか１つの論理回路出力が能動となり、他の全て
の論理回路出力が非能動となって、この能動出力により
選択された入力端にデジタル値が出力される。しかしな
がら入力信号が高周波になったり、もしくはクロックパ
ルスが高速になるとコンパレータ回路や論理回路が誤動
作を生じる。このときに最も発生頻度が高いエラーモー
ドは間に１つの論理回路を介して隣接する論理回路の出
力が同時に能動となることである。
中のどれか１つの論理回路出力が能動となり、他の全て
の論理回路出力が非能動となって、この能動出力により
選択された入力端にデジタル値が出力される。しかしな
がら入力信号が高周波になったり、もしくはクロックパ
ルスが高速になるとコンパレータ回路や論理回路が誤動
作を生じる。このときに最も発生頻度が高いエラーモー
ドは間に１つの論理回路を介して隣接する論理回路の出
力が同時に能動となることである。
このときのゲート回路１２人を備えていない場合のエラ
ーの発生の様子を第２図に示す。横軸は入力に対応する
値で、縦軸は出力値である。大きな変換誤差は１６個毎
とに発生しており、これは上位ビットの切換わり部に対
応している。特にＭＳＢの切換わりである「１２８」付
近はフルスケールの％に及ぶ大きなエラーを発生してい
る。
ーの発生の様子を第２図に示す。横軸は入力に対応する
値で、縦軸は出力値である。大きな変換誤差は１６個毎
とに発生しており、これは上位ビットの切換わり部に対
応している。特にＭＳＢの切換わりである「１２８」付
近はフルスケールの％に及ぶ大きなエラーを発生してい
る。
これは次のように考えられる。
今エラーの発生のモードとして「１２７Ｊと［１２９Ｊ
が同時に能動になった場合を想定すると、第３エンコー
ダ回路の論理状態は［１２７］のｒｏｌ １１００００
Ｊと〔１２８〕の「１ｏ○０００００Ｊが第３゛エンコ
ーダ回路内で論理和がとられ、「１１１１００ｏｏ」と
なる。下位４ビツトはコード変換回路でバイナリ−コー
ドに変換されて「１１１１１１１１」となるので最終出
力値は［２５５Ｊとなり、大きな変換エラーを発生する
。
が同時に能動になった場合を想定すると、第３エンコー
ダ回路の論理状態は［１２７］のｒｏｌ １１００００
Ｊと〔１２８〕の「１ｏ○０００００Ｊが第３゛エンコ
ーダ回路内で論理和がとられ、「１１１１００ｏｏ」と
なる。下位４ビツトはコード変換回路でバイナリ−コー
ドに変換されて「１１１１１１１１」となるので最終出
力値は［２５５Ｊとなり、大きな変換エラーを発生する
。
このように上位ビットにバイナリ−コードを用いる場合
は、第１エンコーダ回路、及び第２エンコーダの双方に
それぞれ論理出力が発生した場合、第３エンコーダ中に
おいて論理和がとられ、）（イナリーコードを用いてい
る部分において大きな変換誤差を発生する。
は、第１エンコーダ回路、及び第２エンコーダの双方に
それぞれ論理出力が発生した場合、第３エンコーダ中に
おいて論理和がとられ、）（イナリーコードを用いてい
る部分において大きな変換誤差を発生する。
以上の欠点を解決するため本発明の実施例においては第
１エンコーダ回路と第３エンコーダ回路間にゲート回路
１２ムを備えており、第２エンコーダ回路に論理信号が
発生した場合はゲート回路１２ムを閉じて、第１工／コ
ーダ回路の論理出力の第３エンコーダ回路への転送を禁
止し、第２エンコーダ回路の論理出力のみが第３エンコ
ーダ回路に現われるようにしている。
１エンコーダ回路と第３エンコーダ回路間にゲート回路
１２ムを備えており、第２エンコーダ回路に論理信号が
発生した場合はゲート回路１２ムを閉じて、第１工／コ
ーダ回路の論理出力の第３エンコーダ回路への転送を禁
止し、第２エンコーダ回路の論理出力のみが第３エンコ
ーダ回路に現われるようにしている。
第３図に、第２図に示したものと同一のエラーモードに
おける本発明実施例における変換特性を示す。変換エラ
ーは極めて小さく±２ＬＳＢ程度であり、従来例のよう
に全てのエンコーダ回路をグレイコードを用いたときと
同様の良好な特性を示す。
おける本発明実施例における変換特性を示す。変換エラ
ーは極めて小さく±２ＬＳＢ程度であり、従来例のよう
に全てのエンコーダ回路をグレイコードを用いたときと
同様の良好な特性を示す。
ところで第１図に示した本発明の実施例として示したブ
ロック図においては第２エンコーダ回路８と第３エンコ
ーダ回路９間にもゲート回路１２Ｂを備えているが、こ
れは実施例として示したブロック図が８ピツ） Ａ／Ｄ
変換器における一部分として示しているためであり、第
２エンコーダ回路の右側に隣接するエンコーダ回路から
発生するゲート信号を受けて、第１エンコーダ回路７に
対するゲート回路１２人と同様の機能を果すものである
。それゆえもしも並列型Ａ／Ｄ変換器がただ単に第１及
び第２のエンコーダ回路にしか論理回路列が接続されて
いない場合は不用であることは言うまでもない。
ロック図においては第２エンコーダ回路８と第３エンコ
ーダ回路９間にもゲート回路１２Ｂを備えているが、こ
れは実施例として示したブロック図が８ピツ） Ａ／Ｄ
変換器における一部分として示しているためであり、第
２エンコーダ回路の右側に隣接するエンコーダ回路から
発生するゲート信号を受けて、第１エンコーダ回路７に
対するゲート回路１２人と同様の機能を果すものである
。それゆえもしも並列型Ａ／Ｄ変換器がただ単に第１及
び第２のエンコーダ回路にしか論理回路列が接続されて
いない場合は不用であることは言うまでもない。
発明の効果
以上述べたように、本発明によれば、並列型Ａ／Ｄ変換
器のエンコーダ回路に全てグレイコードを用いたものと
同等の低いエラーレベルであって、より高速変換が可能
であり、産業上極めて有用である。
器のエンコーダ回路に全てグレイコードを用いたものと
同等の低いエラーレベルであって、より高速変換が可能
であり、産業上極めて有用である。
第１図は本発明の一実施例における並列型Ａ／Ｄ変換器
を示す回路図、第２図は本実施例変換器においてゲート
回路が無い場合の変換特性図、第３図は本実施例変換器
における変換特性図、第４図は従来における変換器の回
路図である。 １・・・・・・入力信号、４人、４Ｂ・・・・・・コン
パレータ列、６ム、６Ｂ・・・・・・論理回路列、７・
・・・・・第１エンコーダ回路、８・・・・・・第２エ
ンコーダ回路、９ ・・・ＷＪ３エンコーダ回路、１０
・・・・・・コード変換回路、１２Ａ、１２Ｂ・・・・
・・ゲート回路。 代理人の氏名 弁理士 中 尾 敏 男 はが１名已力
を示す回路図、第２図は本実施例変換器においてゲート
回路が無い場合の変換特性図、第３図は本実施例変換器
における変換特性図、第４図は従来における変換器の回
路図である。 １・・・・・・入力信号、４人、４Ｂ・・・・・・コン
パレータ列、６ム、６Ｂ・・・・・・論理回路列、７・
・・・・・第１エンコーダ回路、８・・・・・・第２エ
ンコーダ回路、９ ・・・ＷＪ３エンコーダ回路、１０
・・・・・・コード変換回路、１２Ａ、１２Ｂ・・・・
・・ゲート回路。 代理人の氏名 弁理士 中 尾 敏 男 はが１名已力
Claims (1)
- 入力信号と参照電圧を比較する複数の比較器と、前記
比較器の比較出力を入力とする複数の論理回路と、前記
論理回路の出力を入力としてグレイコードに変換する第
１及び第２のエンコーダ回路と、前記第２のエンコーダ
回路の論理出力のいずれかが能動の場合に前記第１のエ
ンコーダ回路の出力の転送を禁止するゲート回路と、前
記ゲート回路の出力を入力とする上位ビットにバイナリ
ーコード、下位ビットにグレイコードを発生する第３の
エンコーダ回路を備えてなる並列型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27324186A JPS63126321A (ja) | 1986-11-17 | 1986-11-17 | 並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27324186A JPS63126321A (ja) | 1986-11-17 | 1986-11-17 | 並列型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63126321A true JPS63126321A (ja) | 1988-05-30 |
Family
ID=17525087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27324186A Pending JPS63126321A (ja) | 1986-11-17 | 1986-11-17 | 並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63126321A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03140017A (ja) * | 1989-10-26 | 1991-06-14 | Sharp Corp | 並列型ａ／ｄ変換器 |
-
1986
- 1986-11-17 JP JP27324186A patent/JPS63126321A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03140017A (ja) * | 1989-10-26 | 1991-06-14 | Sharp Corp | 並列型ａ／ｄ変換器 |
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