JP3112349B2 - アナログ−デジタルコンバータ - Google Patents
アナログ−デジタルコンバータInfo
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換するアナログ−デジタル（Ａ／Ｄ）コンバ
ータに関するものである。
ル信号に変換するアナログ−デジタル（Ａ／Ｄ）コンバ
ータに関するものである。
【０００２】
【従来の技術】従来、アナログ信号をデジタル信号に変
換するＡ／Ｄコンバータには、いくつかの方式がある。
このうち、フラッシュタイプと呼ばれる方式のＡ／Ｄコ
ンバータは、変換速度に優れているため、ビデオ信号
等、高周波信号のＡ／Ｄ変換によく用いられている。図
３は、フラッシュタイプの８ビットＡ／Ｄコンバータの
従来例を示したブロック図である。同図において、３１
はアナログ信号入力端子、３２は第１の基準電圧入力端
子、３３は第２の基準電圧入力端子、３４は抵抗素子、
３５は演算増幅器等で構成される電圧比較器、３６は電
圧比較器３５の出力に応じてデジタル信号を生成する回
路、３７はデジタル信号出力端子である。この従来例で
は、抵抗素子３４および電圧比較器３５の数は、２8＝
２５６個とする。
換するＡ／Ｄコンバータには、いくつかの方式がある。
このうち、フラッシュタイプと呼ばれる方式のＡ／Ｄコ
ンバータは、変換速度に優れているため、ビデオ信号
等、高周波信号のＡ／Ｄ変換によく用いられている。図
３は、フラッシュタイプの８ビットＡ／Ｄコンバータの
従来例を示したブロック図である。同図において、３１
はアナログ信号入力端子、３２は第１の基準電圧入力端
子、３３は第２の基準電圧入力端子、３４は抵抗素子、
３５は演算増幅器等で構成される電圧比較器、３６は電
圧比較器３５の出力に応じてデジタル信号を生成する回
路、３７はデジタル信号出力端子である。この従来例で
は、抵抗素子３４および電圧比較器３５の数は、２8＝
２５６個とする。
【０００３】次に、従来のフラッシュタイプＡ／Ｄコン
バータの動作について説明する。
バータの動作について説明する。
【０００４】第１の基準電圧入力端子３２にＥT，第２
の基準電圧入力端子３３にＥB（ＥT＞ＥB） なる基準電
圧が印加されているものとすれば、電圧比較器３５の−
端子に加わる電圧は、下から順に（ＥT−ＥB）／２５６
ずつ２５６段階高くなる。電圧比較器３５は、アナログ
信号入力端子３１に加えられたアナログ信号電圧と、上
記２５６段階の基準電圧を比較し、アナログ電圧に応じ
てLOWまたはHIGH電圧を出力する。そして、上記電圧比
較器３５の出力に基づき、回路３６は、デジタル符号を
生成し、出力端子３７に出力する。このように、フラッ
シュタイプのＡ／Ｄコンバータは、基準電圧入力端子に
加えられた基準電圧を上限、下限とし、その上限、下限
の間を２５６等分し、デジタル信号に変換する。このと
き、デジタル出力のビット数は８となる。
の基準電圧入力端子３３にＥB（ＥT＞ＥB） なる基準電
圧が印加されているものとすれば、電圧比較器３５の−
端子に加わる電圧は、下から順に（ＥT−ＥB）／２５６
ずつ２５６段階高くなる。電圧比較器３５は、アナログ
信号入力端子３１に加えられたアナログ信号電圧と、上
記２５６段階の基準電圧を比較し、アナログ電圧に応じ
てLOWまたはHIGH電圧を出力する。そして、上記電圧比
較器３５の出力に基づき、回路３６は、デジタル符号を
生成し、出力端子３７に出力する。このように、フラッ
シュタイプのＡ／Ｄコンバータは、基準電圧入力端子に
加えられた基準電圧を上限、下限とし、その上限、下限
の間を２５６等分し、デジタル信号に変換する。このと
き、デジタル出力のビット数は８となる。
【０００５】
【発明が解決しようとする課題】上記従来のフラッシュ
タイプＡ／Ｄコンバータでは、多数の抵抗素子、電圧比
較器を必要とするが、こうした抵抗素子の抵抗値、電圧
比較器の特性は一定ではなく、ばらつきがある。特に電
圧比較器には、通常、演算増幅器が用いられるが、演算
増幅器の出力を０Ｖとするための入力電圧は０Ｖではな
く、オフセットと呼ばれる誤差を有している。このオフ
セットがばらつくため、Ａ／Ｄ変換したときの直線性、
すなわち変換精度が、他の方式と比べ劣るという問題点
がある。
タイプＡ／Ｄコンバータでは、多数の抵抗素子、電圧比
較器を必要とするが、こうした抵抗素子の抵抗値、電圧
比較器の特性は一定ではなく、ばらつきがある。特に電
圧比較器には、通常、演算増幅器が用いられるが、演算
増幅器の出力を０Ｖとするための入力電圧は０Ｖではな
く、オフセットと呼ばれる誤差を有している。このオフ
セットがばらつくため、Ａ／Ｄ変換したときの直線性、
すなわち変換精度が、他の方式と比べ劣るという問題点
がある。
【０００６】本発明は、上記の問題点に鑑み、電圧比較
器のオフセットのばらつきによる変換精度の劣化を低減
することのできるＡ／Ｄコンバータを提供することを目
的とする。
器のオフセットのばらつきによる変換精度の劣化を低減
することのできるＡ／Ｄコンバータを提供することを目
的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＡ／Ｄコンバータは、請求項１におい
て、アナログ信号を入力する第１の入力端子と、第１の
基準電圧を入力する第２の入力端子と、第２の基準電圧
を入力する第３の入力端子と、複数の異なる基準電圧レ
ベルを出力するために、前記第２の入力端子と前記第３
の入力端子との間に接続された複数個の抵抗素子と、前
記複数の異なる基準電圧レベルと前記アナログ信号の信
号レベルとを比較する複数の電圧比較手段と、前記複数
の電圧比較手段の出力に基づいて、前記アナログ信号を
ｍビットのデジタル信号に変換する変換手段とを具備
し、前記基準電圧レベルが低くなるほど、前記電圧比較
手段の数を多くすることを特徴とするアナログ−デジタ
ルコンバータであり、請求項２において、請求項１にお
いて、前記変換手段は、ｎビットのデジタル信号の下位
ｍビットを生成することを特徴とするアナログ−デジタ
ルコンバータであり、請求項３において、請求項２にお
いて、前記変換手段は、前記基準電圧レベルの一つにお
いて、前記複数の電圧比較手段の出力を平均化すること
を特徴とするアナログ−デジタルコンバータであり、請
求項４において、請求項２において、前記変換手段は、
前記基準電圧レベルの一つにおいて、前記複数の電圧比
較手段の出力を多数決することを特徴とするアナログ−
デジタルコンバータである。
めに、本発明のＡ／Ｄコンバータは、請求項１におい
て、アナログ信号を入力する第１の入力端子と、第１の
基準電圧を入力する第２の入力端子と、第２の基準電圧
を入力する第３の入力端子と、複数の異なる基準電圧レ
ベルを出力するために、前記第２の入力端子と前記第３
の入力端子との間に接続された複数個の抵抗素子と、前
記複数の異なる基準電圧レベルと前記アナログ信号の信
号レベルとを比較する複数の電圧比較手段と、前記複数
の電圧比較手段の出力に基づいて、前記アナログ信号を
ｍビットのデジタル信号に変換する変換手段とを具備
し、前記基準電圧レベルが低くなるほど、前記電圧比較
手段の数を多くすることを特徴とするアナログ−デジタ
ルコンバータであり、請求項２において、請求項１にお
いて、前記変換手段は、ｎビットのデジタル信号の下位
ｍビットを生成することを特徴とするアナログ−デジタ
ルコンバータであり、請求項３において、請求項２にお
いて、前記変換手段は、前記基準電圧レベルの一つにお
いて、前記複数の電圧比較手段の出力を平均化すること
を特徴とするアナログ−デジタルコンバータであり、請
求項４において、請求項２において、前記変換手段は、
前記基準電圧レベルの一つにおいて、前記複数の電圧比
較手段の出力を多数決することを特徴とするアナログ−
デジタルコンバータである。
【０００８】
【作用】上記の構成を有することにより、電圧比較器の
オフセットのばらつき等による変換精度の劣化を低減す
ることができる。
オフセットのばらつき等による変換精度の劣化を低減す
ることができる。
【０００９】
【実施例】図１に本発明の第１の実施例を示す。図１は
本発明の一実施例としてフラッシュタイプ８ビットＡ／
Ｄコンバータに適用したブロック図である。同図におい
て、１はアナログ信号入力端子、２は第１の基準電圧入
力端子、３は第２の基準電圧入力端子、４は抵抗素子、
５は演算増幅器等で構成される電圧比較器、６は電圧比
較器５の出力に基づき、８ビットのデジタル信号を生成
する回路、７は上位５ビットのデジタル信号出力端子、
８は下位３ビットを計算するブロックであり、その詳細
は図２に示す。９は図２の端子２１に接続される端子、
１０は図２の端子２２に接続される端子、１１は電圧比
較器５−２の出力に基づき、下位３ビット出力端子１３
へ伝送するデジタル符号を、回路６またはブロック８の
いずれかの３ビット符号とする切換え回路、１２は図２
の端子２５に接続される端子、１３は下位３ビットのデ
ジタル信号出力端子である。
本発明の一実施例としてフラッシュタイプ８ビットＡ／
Ｄコンバータに適用したブロック図である。同図におい
て、１はアナログ信号入力端子、２は第１の基準電圧入
力端子、３は第２の基準電圧入力端子、４は抵抗素子、
５は演算増幅器等で構成される電圧比較器、６は電圧比
較器５の出力に基づき、８ビットのデジタル信号を生成
する回路、７は上位５ビットのデジタル信号出力端子、
８は下位３ビットを計算するブロックであり、その詳細
は図２に示す。９は図２の端子２１に接続される端子、
１０は図２の端子２２に接続される端子、１１は電圧比
較器５−２の出力に基づき、下位３ビット出力端子１３
へ伝送するデジタル符号を、回路６またはブロック８の
いずれかの３ビット符号とする切換え回路、１２は図２
の端子２５に接続される端子、１３は下位３ビットのデ
ジタル信号出力端子である。
【００１０】図２は図１のブロック８の詳細図であり、
図２の２１は、図１の端子９に接続される端子、２２は
図１の端子１０に接続される端子、２３は抵抗素子、２
４は演算増幅器で構成される電圧比較器、２５は図１の
端子１２に接続される端子、２６−１は図２において
で示され、かつａ〜ｈの段に配置された８個の電圧比較
器の出力に基づき、３ビット符号を生成する第１の符号
変換器、２６−２は同じくのａ〜ｈの８個の電圧比較
器の出力に基づき、３ビット符号を生成する第２の符号
変換器、２７−１は同じくのｅ〜ｈの４個の電圧比較
器の出力に基づき、２ビット符号を生成する第３の符号
変換器、２７−２は同じくのｅ〜ｈの４個の電圧比較
器の出力に基づき、２ビット符号を生成する第４の符号
変換器、２７−３は同じくのｅ〜ｈの４個の電圧比較
器の出力に基づき、２ビット符号を生成する第５の符号
変換器、２７−４は同じくのｅ〜ｈの４個の電圧比較
器の出力に基づき、２ビット符号を生成する第６の符号
変換器、２８−１は同じく〜のｇの７個の電圧比較
器の出力の多数決をとる第１の多数決回路、２８−２は
〜のｈの７個の電圧比較器の出力の多数決をとる第
２の多数決回路、２９は２６−１と２６−２の符号変換
器の出力する２つの３ビット符号の平均を計算する第１
の演算回路、４０は２７−１〜２７−４の符号変換器の
出力する４つの２ビット符号の平均を計算する第２の演
算回路、４１は２８−１と２８−２の多数決回路の出力
に基づき１ビット符号を生成する第７の符号変換器、４
２はのｄ及びのｄの２つの電圧比較器の出力の論理
積を求める第１の論理回路、４３は〜のｆの４つの
電圧比較器の出力の論理積を求める第２の論理回路、４
４は第１の論理回路４２の出力に基づき、出力を切り替
える第１のスイッチ回路、４５は第２の論理回路４３の
出力に基づき、出力を切り替える第２のスイッチ回路、
４６は３ビットのデジタル出力端子である。
図２の２１は、図１の端子９に接続される端子、２２は
図１の端子１０に接続される端子、２３は抵抗素子、２
４は演算増幅器で構成される電圧比較器、２５は図１の
端子１２に接続される端子、２６−１は図２において
で示され、かつａ〜ｈの段に配置された８個の電圧比較
器の出力に基づき、３ビット符号を生成する第１の符号
変換器、２６−２は同じくのａ〜ｈの８個の電圧比較
器の出力に基づき、３ビット符号を生成する第２の符号
変換器、２７−１は同じくのｅ〜ｈの４個の電圧比較
器の出力に基づき、２ビット符号を生成する第３の符号
変換器、２７−２は同じくのｅ〜ｈの４個の電圧比較
器の出力に基づき、２ビット符号を生成する第４の符号
変換器、２７−３は同じくのｅ〜ｈの４個の電圧比較
器の出力に基づき、２ビット符号を生成する第５の符号
変換器、２７−４は同じくのｅ〜ｈの４個の電圧比較
器の出力に基づき、２ビット符号を生成する第６の符号
変換器、２８−１は同じく〜のｇの７個の電圧比較
器の出力の多数決をとる第１の多数決回路、２８−２は
〜のｈの７個の電圧比較器の出力の多数決をとる第
２の多数決回路、２９は２６−１と２６−２の符号変換
器の出力する２つの３ビット符号の平均を計算する第１
の演算回路、４０は２７−１〜２７−４の符号変換器の
出力する４つの２ビット符号の平均を計算する第２の演
算回路、４１は２８−１と２８−２の多数決回路の出力
に基づき１ビット符号を生成する第７の符号変換器、４
２はのｄ及びのｄの２つの電圧比較器の出力の論理
積を求める第１の論理回路、４３は〜のｆの４つの
電圧比較器の出力の論理積を求める第２の論理回路、４
４は第１の論理回路４２の出力に基づき、出力を切り替
える第１のスイッチ回路、４５は第２の論理回路４３の
出力に基づき、出力を切り替える第２のスイッチ回路、
４６は３ビットのデジタル出力端子である。
【００１１】次に、本発明の動作について説明する。第
１の基準電圧入力端子２にＥT，第２の基準電圧入力端
子３にＥB（ＥT＞ＥB）なる基準電圧が印加されている
ものとすれば、図１に示す、各電圧比較器５の一方の端
子には、（ＥT−ＥB）／２５６（以下、δＥとする）刻
みの基準電圧が加わる。このとき、図１の端子９の電圧
は、ＥB＋８δＥとなる。従って、アナログ信号入力端
子１に加わるアナログ信号電圧が、ＥB＋８δＥ以上で
ある場合、電圧比較器５−２の出力はHIGHとなる。前記
電圧比較器５−２のHIGH出力は、回路１１に伝達され
る。このとき、下位３ビット出力端子１３には回路６か
らの３ビット符号が出力される。
１の基準電圧入力端子２にＥT，第２の基準電圧入力端
子３にＥB（ＥT＞ＥB）なる基準電圧が印加されている
ものとすれば、図１に示す、各電圧比較器５の一方の端
子には、（ＥT−ＥB）／２５６（以下、δＥとする）刻
みの基準電圧が加わる。このとき、図１の端子９の電圧
は、ＥB＋８δＥとなる。従って、アナログ信号入力端
子１に加わるアナログ信号電圧が、ＥB＋８δＥ以上で
ある場合、電圧比較器５−２の出力はHIGHとなる。前記
電圧比較器５−２のHIGH出力は、回路１１に伝達され
る。このとき、下位３ビット出力端子１３には回路６か
らの３ビット符号が出力される。
【００１２】前記アナログ入力信号電圧がＥB＋８δＥ
より低い場合、電圧比較器５−２の出力はLOWとなり、
このとき回路１１は、下位３ビット出力端子１３に、ブ
ロック８からの３ビット符号を出力する。このときのデ
ジタル出力は、下位３ビットは本発明により求めたもの
となる。
より低い場合、電圧比較器５−２の出力はLOWとなり、
このとき回路１１は、下位３ビット出力端子１３に、ブ
ロック８からの３ビット符号を出力する。このときのデ
ジタル出力は、下位３ビットは本発明により求めたもの
となる。
【００１３】ここで、上記の下位３ビットの変換手段に
ついて、図２により詳細に説明する。図２に示す本発明
の第１の実施例では、まず、のａ〜ｈ及びのａ〜ｈ
それぞれ８個の電圧比較器の出力から、符号変換器２６
−１及び２６−２において２つの３ビット符号が求めら
れ、のｅ〜ｈ、のｅ〜ｈ、のｅ〜ｈ、のｅ〜ｈ
それぞれ４個の電圧比較器の出力から、符号変換器２７
−１、２７−２、２７−３、２７−４において４つの２
ビット符号が求められ、〜のｇ及び〜のｈの電
圧比較器の出力それぞれの多数決が、多数決回路２８−
１及び２８−２で求められる。さらに、演算回路２９に
おいて、前記２つの３ビット符号の平均が求められ、演
算回路４０において前記４つの２ビット符号の平均が求
められ、符号変換器４１において多数決回路出力２８−
１及び２８−２に基づく１ビット符号が求められる。
ついて、図２により詳細に説明する。図２に示す本発明
の第１の実施例では、まず、のａ〜ｈ及びのａ〜ｈ
それぞれ８個の電圧比較器の出力から、符号変換器２６
−１及び２６−２において２つの３ビット符号が求めら
れ、のｅ〜ｈ、のｅ〜ｈ、のｅ〜ｈ、のｅ〜ｈ
それぞれ４個の電圧比較器の出力から、符号変換器２７
−１、２７−２、２７−３、２７−４において４つの２
ビット符号が求められ、〜のｇ及び〜のｈの電
圧比較器の出力それぞれの多数決が、多数決回路２８−
１及び２８−２で求められる。さらに、演算回路２９に
おいて、前記２つの３ビット符号の平均が求められ、演
算回路４０において前記４つの２ビット符号の平均が求
められ、符号変換器４１において多数決回路出力２８−
１及び２８−２に基づく１ビット符号が求められる。
【００１４】ここで、入力アナログ信号電圧がＥB＋８
δＥより低く、ＥB＋４δＥ以上であり、〜のｆの
電圧比較器出力はＨＩＧＨ、のｄ及びのｄの電圧比
較器出力もＨＩＧＨとなる場合、論理回路４２及び４３
の出力がいずれもＨＩＧＨとなる。このとき、スイッチ
回路４４及び４５は、図中ａで示す側の入力を出力４６
に接続する。よって、この場合は４６のデジタル出力端
子には、のａ〜ｈ及びのａ〜ｈそれぞれ８個の電圧
比較器の出力から求めた３ビット符号が出力される。
δＥより低く、ＥB＋４δＥ以上であり、〜のｆの
電圧比較器出力はＨＩＧＨ、のｄ及びのｄの電圧比
較器出力もＨＩＧＨとなる場合、論理回路４２及び４３
の出力がいずれもＨＩＧＨとなる。このとき、スイッチ
回路４４及び４５は、図中ａで示す側の入力を出力４６
に接続する。よって、この場合は４６のデジタル出力端
子には、のａ〜ｈ及びのａ〜ｈそれぞれ８個の電圧
比較器の出力から求めた３ビット符号が出力される。
【００１５】次に、入力アナログ信号電圧がＥB＋４δ
Ｅより低く、ＥB＋２δＥ以上であり、〜のｆの電
圧比較器出力がHIGH、のｄ及びのｄの電圧比較器出
力いずれかLOWとなる場合、論理回路４２の出力はLOW、
論理回路４３の出力はHIGHとなる。このとき、スイッチ
回路４４はｂ側を出力に接続し、スイッチ回路４５はａ
側を出力に接続する。このため、デジタル出力端子４６
の下位２ビットには、のｅ〜ｈ、のｅ〜ｈ、のｅ
〜ｈ、のｅ〜ｈそれぞれ４個の電圧比較器の出力から
求めた２ビット符号が出力され、最上位ビットには演算
回路２９からの最上位ビット（０出力となる）が出力さ
れる。
Ｅより低く、ＥB＋２δＥ以上であり、〜のｆの電
圧比較器出力がHIGH、のｄ及びのｄの電圧比較器出
力いずれかLOWとなる場合、論理回路４２の出力はLOW、
論理回路４３の出力はHIGHとなる。このとき、スイッチ
回路４４はｂ側を出力に接続し、スイッチ回路４５はａ
側を出力に接続する。このため、デジタル出力端子４６
の下位２ビットには、のｅ〜ｈ、のｅ〜ｈ、のｅ
〜ｈ、のｅ〜ｈそれぞれ４個の電圧比較器の出力から
求めた２ビット符号が出力され、最上位ビットには演算
回路２９からの最上位ビット（０出力となる）が出力さ
れる。
【００１６】最後に、入力アナログ信号電圧がＥB＋２
δＥより低く、〜のｆの電圧比較器出力、のｄ及
びのｄの電圧比較器出力いずれもLOWとなる場合、４
２及び４３の論理回路の出力はLOWとなる。このとき、
スイッチ回路４４及び４５はｂ側を出力に接続する。こ
のため、４６のデジタル出力の最下位ビットには〜
のｇ及び〜のｈの電圧比較器の出力それぞれの多数
決により求められた１ビット符号が出力され、第２ビッ
トには、のｅ〜ｈ、のｅ〜ｈ、のｅ〜ｈ、のｅ
〜ｈそれぞれ４個の電圧比較器の出力から求めた２ビッ
ト符号のうちの上１ビットが出力され、最上位ビットに
は２９の演算回路からの最上位ビット（いずれも０出力
となる）が出力される。
δＥより低く、〜のｆの電圧比較器出力、のｄ及
びのｄの電圧比較器出力いずれもLOWとなる場合、４
２及び４３の論理回路の出力はLOWとなる。このとき、
スイッチ回路４４及び４５はｂ側を出力に接続する。こ
のため、４６のデジタル出力の最下位ビットには〜
のｇ及び〜のｈの電圧比較器の出力それぞれの多数
決により求められた１ビット符号が出力され、第２ビッ
トには、のｅ〜ｈ、のｅ〜ｈ、のｅ〜ｈ、のｅ
〜ｈそれぞれ４個の電圧比較器の出力から求めた２ビッ
ト符号のうちの上１ビットが出力され、最上位ビットに
は２９の演算回路からの最上位ビット（いずれも０出力
となる）が出力される。
【００１７】
【発明の効果】以上説明したとおり、本発明によれば、
基準電圧が低い程、多くの電圧比較器を有するため、電
圧比較器のオフセットのばらつきによる変換精度の劣化
を低減することができる。
基準電圧が低い程、多くの電圧比較器を有するため、電
圧比較器のオフセットのばらつきによる変換精度の劣化
を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施例としてフラッシュタイプ８ビ
ットＡ／Ｄコンバータに適用したブロック図である。
ットＡ／Ｄコンバータに適用したブロック図である。
【図２】図１の下位２ビットのデジタル信号を生成する
ブロック８の詳細図である。
ブロック８の詳細図である。
【図３】フラッシュタイプの８ビットＡ／Ｄコンバータ
の従来例を示したブロック図である。
の従来例を示したブロック図である。
１ アナログ信号入力端子 ２ 第１の基準電圧入力端子 ３ 第２の基準電圧入力端子 ４ 抵抗素子 ５ 電圧比較器 ６ 上位５ビットのデジタル符号を生成する回路 ７ 上位５ビットのデジタル信号出力端子 ８ 下位３ビットおよび桁落ちビットを計算するブロッ
ク ９ 図２の２１の端子に接続される端子 １０ 図２の２２の端子に接続される端子 １１ 図２の２５の端子に接続される端子 １２ 下位３ビットのデジタル信号出力端子 １３ ２ビットの桁落ちを出力する端子
ク ９ 図２の２１の端子に接続される端子 １０ 図２の２２の端子に接続される端子 １１ 図２の２５の端子に接続される端子 １２ 下位３ビットのデジタル信号出力端子 １３ ２ビットの桁落ちを出力する端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (4)
- 【請求項１】 アナログ信号を入力する第１の入力端子
と、 第１の基準電圧を入力する第２の入力端子と、 第２の基準電圧を入力する第３の入力端子と、 複数の異なる基準電圧レベルを出力するために、前記第
２の入力端子と前記第３の入力端子との間に接続された
複数個の抵抗素子と、 前記複数の異なる基準電圧レベルと前記アナログ信号の
信号レベルとを比較する複数の電圧比較手段と、 前記複数の電圧比較手段の出力に基づいて、前記アナロ
グ信号をｍビットのデジタル信号に変換する変換手段と
を具備し、 前記基準電圧レベルが低くなるほど、前記電圧比較手段
の数を多くすることを特徴とするアナログ−デジタルコ
ンバータ。 - 【請求項２】 請求項１において、前記変換手段は、ｎ
ビットのデジタル信号の下位ｍビットを生成することを
特徴とするアナログ−デジタルコンバータ。 - 【請求項３】 請求項２において、前記変換手段は、前
記基準電圧レベルの一つにおいて、前記複数の電圧比較
手段の出力を平均化することを特徴とするアナログ−デ
ジタルコンバータ。 - 【請求項４】 請求項２において、前記変換手段は、前
記基準電圧レベルの一つにおいて、前記複数の電圧比較
手段の出力を多数決することを特徴とするアナログ−デ
ジタルコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04187358A JP3112349B2 (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04187358A JP3112349B2 (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH066228A JPH066228A (ja) | 1994-01-14 |
| JP3112349B2 true JP3112349B2 (ja) | 2000-11-27 |
Family
ID=16204602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04187358A Expired - Fee Related JP3112349B2 (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112349B2 (ja) |
-
1992
- 1992-06-23 JP JP04187358A patent/JP3112349B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH066228A (ja) | 1994-01-14 |
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