JPH066226A - アナログ−デジタルコンバータ - Google Patents
アナログ−デジタルコンバータInfo
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- JPH066226A JPH066226A JP18735692A JP18735692A JPH066226A JP H066226 A JPH066226 A JP H066226A JP 18735692 A JP18735692 A JP 18735692A JP 18735692 A JP18735692 A JP 18735692A JP H066226 A JPH066226 A JP H066226A
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Abstract
(57)【要約】 （修正有）
【目的】 電圧比較器のオフセットのばらつきによる変
換精度の劣化を低減するＡ／Ｄコンバータを提供するこ
と。 【構成】 第１の基準電圧入力端子２にＥT，第２の基
準電圧入力端子３にＥB（ＥT＞ＥB）なる基準電圧が印
加されているものとすれば、各電圧比較器５の一方の端
子には、（ＥT−ＥB）／２５６（以下、δＥとする）刻
みの基準電圧が加わり、アナログ信号入力端子１に加わ
るアナログ信号電圧がＥB＋８δＥ以上であるとき、５
−２の電圧比較器の出力はHIGHとなる。電圧比較器５−
２のHIGH出力は、回路１１に伝達される。このとき、下
位３ビット出力端子１３には回路６からの下位３ビット
出力が接続される。前記アナログ入力信号電圧がＥB＋
８δＥより低い場合、ブロック８で、複数の３ビットの
ディジタル符号が求められ、平均値が計算され、下位３
ビットが回路１１に出力される。
換精度の劣化を低減するＡ／Ｄコンバータを提供するこ
と。 【構成】 第１の基準電圧入力端子２にＥT，第２の基
準電圧入力端子３にＥB（ＥT＞ＥB）なる基準電圧が印
加されているものとすれば、各電圧比較器５の一方の端
子には、（ＥT−ＥB）／２５６（以下、δＥとする）刻
みの基準電圧が加わり、アナログ信号入力端子１に加わ
るアナログ信号電圧がＥB＋８δＥ以上であるとき、５
−２の電圧比較器の出力はHIGHとなる。電圧比較器５−
２のHIGH出力は、回路１１に伝達される。このとき、下
位３ビット出力端子１３には回路６からの下位３ビット
出力が接続される。前記アナログ入力信号電圧がＥB＋
８δＥより低い場合、ブロック８で、複数の３ビットの
ディジタル符号が求められ、平均値が計算され、下位３
ビットが回路１１に出力される。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換するアナログ−デジタル（Ａ／Ｄ）コンバ
ータに関するものである。
ル信号に変換するアナログ−デジタル（Ａ／Ｄ）コンバ
ータに関するものである。
【０００２】
【従来の技術】従来、アナログ信号をデジタル信号に変
換するＡ／Ｄコンバータには、いくつかの方式がある。
このうち、フラッシュタイプと呼ばれる方式のＡ／Ｄコ
ンバータは、変換速度に優れているため、ビデオ信号
等、高周波信号のＡ／Ｄ変換によく用いられている。図
３は、フラッシュタイプの８ビットＡ／Ｄコンバータの
従来例を示したブロック図である。同図において、３１
はアナログ信号入力端子、３２は第１の基準電圧入力端
子、３３は第２の基準電圧入力端子、３４は抵抗素子、
３５は演算増幅器等で構成される電圧比較器、３６は電
圧比較器３５の出力に応じてデジタル信号を生成する回
路、３７はデジタル信号出力端子である。この従来例で
は、抵抗素子３４および電圧比較器３５の数は、２8＝
２５６個とする。
換するＡ／Ｄコンバータには、いくつかの方式がある。
このうち、フラッシュタイプと呼ばれる方式のＡ／Ｄコ
ンバータは、変換速度に優れているため、ビデオ信号
等、高周波信号のＡ／Ｄ変換によく用いられている。図
３は、フラッシュタイプの８ビットＡ／Ｄコンバータの
従来例を示したブロック図である。同図において、３１
はアナログ信号入力端子、３２は第１の基準電圧入力端
子、３３は第２の基準電圧入力端子、３４は抵抗素子、
３５は演算増幅器等で構成される電圧比較器、３６は電
圧比較器３５の出力に応じてデジタル信号を生成する回
路、３７はデジタル信号出力端子である。この従来例で
は、抵抗素子３４および電圧比較器３５の数は、２8＝
２５６個とする。
【０００３】次に、従来のフラッシュタイプＡ／Ｄコン
バータの動作について説明する。
バータの動作について説明する。
【０００４】第１の基準電圧入力端子３２にＥT，第２
の基準電圧入力端子３３にＥB（ＥT＞ＥB） なる基準電
圧が印加されているものとすれば、電圧比較器３５の−
端子に加わる電圧は、下から順に（ＥT−ＥB）／２５６
ずつ２５６段階高くなる。電圧比較器３５は、アナログ
信号入力端子３１に加えられたアナログ信号電圧と、上
記２５６段階の基準電圧を比較し、アナログ電圧に応じ
てLOWまたはHIGH電圧を出力する。そして、上記電圧比
較器３５の出力に基づき、回路３６は、デジタル符号を
生成し、出力端子３７に出力する。このように、フラッ
シュタイプのＡ／Ｄコンバータは、基準電圧入力端子に
加えられた基準電圧を上限、下限とし、その上限、下限
の間を２５６等分し、デジタル信号に変換する。このと
き、デジタル出力のビット数は８となる。
の基準電圧入力端子３３にＥB（ＥT＞ＥB） なる基準電
圧が印加されているものとすれば、電圧比較器３５の−
端子に加わる電圧は、下から順に（ＥT−ＥB）／２５６
ずつ２５６段階高くなる。電圧比較器３５は、アナログ
信号入力端子３１に加えられたアナログ信号電圧と、上
記２５６段階の基準電圧を比較し、アナログ電圧に応じ
てLOWまたはHIGH電圧を出力する。そして、上記電圧比
較器３５の出力に基づき、回路３６は、デジタル符号を
生成し、出力端子３７に出力する。このように、フラッ
シュタイプのＡ／Ｄコンバータは、基準電圧入力端子に
加えられた基準電圧を上限、下限とし、その上限、下限
の間を２５６等分し、デジタル信号に変換する。このと
き、デジタル出力のビット数は８となる。
【０００５】
【発明が解決しようとする課題】上記従来のフラッシュ
タイプＡ／Ｄコンバータでは、多数の抵抗素子、電圧比
較器を必要とするが、こうした抵抗素子の抵抗値、電圧
比較器の特性は一定ではなく、ばらつきがある。特に電
圧比較器には、通常、演算増幅器が用いられるが、演算
増幅器の出力を０Ｖとするための入力電圧は０Ｖではな
く、オフセットと呼ばれる誤差を有している。このオフ
セットがばらつくため、Ａ／Ｄ変換したときの直線性、
すなわち変換精度が、他の方式と比べ劣るという問題点
がある。
タイプＡ／Ｄコンバータでは、多数の抵抗素子、電圧比
較器を必要とするが、こうした抵抗素子の抵抗値、電圧
比較器の特性は一定ではなく、ばらつきがある。特に電
圧比較器には、通常、演算増幅器が用いられるが、演算
増幅器の出力を０Ｖとするための入力電圧は０Ｖではな
く、オフセットと呼ばれる誤差を有している。このオフ
セットがばらつくため、Ａ／Ｄ変換したときの直線性、
すなわち変換精度が、他の方式と比べ劣るという問題点
がある。
【０００６】本発明は、上記の問題点に鑑み、電圧比較
器のオフセットのばらつきによる変換精度の劣化を低減
することのできるＡ／Ｄコンバータを提供することを目
的とする。
器のオフセットのばらつきによる変換精度の劣化を低減
することのできるＡ／Ｄコンバータを提供することを目
的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のＡ／Ｄコンバータはアナログ信号入力
端子と、２つの基準電圧入力端子と、前記２つの基準電
圧入力端子間に直列に接続された抵抗素子と、該複数の
抵抗素子間の電圧と前記アナログ信号レベルとを比較す
る複数の電圧比較手段と、前記複数の電圧比較手段の出
力から、デジタル信号を生成する回路を具備し、アナロ
グ信号レベルが所定の範囲にある場合には、夫々複数の
電圧比較器により得た複数のデジタル変換値を算出し、
前記複数の変換値の平均を計算し、デジタル符号として
用いることを第１の特徴とする。
めに、この発明のＡ／Ｄコンバータはアナログ信号入力
端子と、２つの基準電圧入力端子と、前記２つの基準電
圧入力端子間に直列に接続された抵抗素子と、該複数の
抵抗素子間の電圧と前記アナログ信号レベルとを比較す
る複数の電圧比較手段と、前記複数の電圧比較手段の出
力から、デジタル信号を生成する回路を具備し、アナロ
グ信号レベルが所定の範囲にある場合には、夫々複数の
電圧比較器により得た複数のデジタル変換値を算出し、
前記複数の変換値の平均を計算し、デジタル符号として
用いることを第１の特徴とする。
【０００８】さらに、前記複数の変換値の平均を計算す
る際に生ずる桁落ちのビットを、下位のデジタル出力と
することを第２の特徴とするものである。
る際に生ずる桁落ちのビットを、下位のデジタル出力と
することを第２の特徴とするものである。
【０００９】
【作用】上記の構成を有することにより、電圧比較器の
オフセットのばらつきによる変換精度の劣化を低減する
ことができる。
オフセットのばらつきによる変換精度の劣化を低減する
ことができる。
【００１０】
【実施例】図１に本発明の第１の実施例を示す。図１は
本発明の一実施例としてフラッシュタイプ８ビットＡ／
Ｄコンバータに適用したブロック図である。同図におい
て、１はアナログ信号入力端子、２は第１の基準電圧入
力端子、３は第２の基準電圧入力端子、４は抵抗素子、
５は演算増幅器等で構成される電圧比較器、６は電圧比
較器５の出力に基づき、８ビットのデジタル信号を生成
する回路、７は上位６ビットのデジタル信号出力端子、
８は下位３ビットおよび桁落ちビットを計算するブロッ
クであり、その詳細は図２に示す。９は図２の端子２１
に接続される端子、１０は図２の端子２２に接続される
端子、１１は電圧比較器５−２の出力に基づき、下位３
ビット出力端子１３へ伝送するデジタル符号を、回路６
またはブロック８のいずれかの３ビット符号とする切換
え回路、１２は図２の端子２５に接続される端子、１３
は下位３ビットのデジタル信号出力端子、１４は２ビッ
トの桁落ちを出力する端子である。
本発明の一実施例としてフラッシュタイプ８ビットＡ／
Ｄコンバータに適用したブロック図である。同図におい
て、１はアナログ信号入力端子、２は第１の基準電圧入
力端子、３は第２の基準電圧入力端子、４は抵抗素子、
５は演算増幅器等で構成される電圧比較器、６は電圧比
較器５の出力に基づき、８ビットのデジタル信号を生成
する回路、７は上位６ビットのデジタル信号出力端子、
８は下位３ビットおよび桁落ちビットを計算するブロッ
クであり、その詳細は図２に示す。９は図２の端子２１
に接続される端子、１０は図２の端子２２に接続される
端子、１１は電圧比較器５−２の出力に基づき、下位３
ビット出力端子１３へ伝送するデジタル符号を、回路６
またはブロック８のいずれかの３ビット符号とする切換
え回路、１２は図２の端子２５に接続される端子、１３
は下位３ビットのデジタル信号出力端子、１４は２ビッ
トの桁落ちを出力する端子である。
【００１１】図２は図１のブロック８の詳細図であり、
図２の２１は、図１の端子９に接続される端子、２２は
図１の端子１０に接続される端子、２３は抵抗素子、２
４は演算増幅器で構成される電圧比較器、２５は図１の
端子１１に接続される端子、２６−１から２６−４は８
個の電圧比較器の出力に基づき、３ビットのデジタル符
号を生成する符号変換器、２７は、前記４個の符号変換
器が出力する４個のデジタル符号の平均、および桁落ち
ビットを求め、出力する演算回路、２８は図１の１３の
出力端子に接続される下位３ビットの出力端子、２９は
図１の１４の出力端子に接続される桁落ちビット出力端
子である。
図２の２１は、図１の端子９に接続される端子、２２は
図１の端子１０に接続される端子、２３は抵抗素子、２
４は演算増幅器で構成される電圧比較器、２５は図１の
端子１１に接続される端子、２６−１から２６−４は８
個の電圧比較器の出力に基づき、３ビットのデジタル符
号を生成する符号変換器、２７は、前記４個の符号変換
器が出力する４個のデジタル符号の平均、および桁落ち
ビットを求め、出力する演算回路、２８は図１の１３の
出力端子に接続される下位３ビットの出力端子、２９は
図１の１４の出力端子に接続される桁落ちビット出力端
子である。
【００１２】次に、本発明の動作について説明する。
【００１３】図１において、第１の基準電圧入力端子２
にＥT，第２の基準電圧入力端子３にＥB（ＥT＞ＥB）な
る基準電圧が印加されているものとすれば、図１に示
す、各電圧比較器５の一方の端子には、（ＥT−ＥB）／
２５６（以下δＥとする）刻みの基準電圧が加わる。こ
のとき図１の端子９の電圧は、ＥB＋８δＥとなる。従
って、アナログ信号入力端子１に加わるアナログ信号電
圧が、ＥB＋８δＥ以上であるとき、５−２の電圧比較
器の出力はHIGHとなる。前記電圧比較器５−２のHIGH出
力は、回路１１に伝達される。このとき、下位３ビット
出力端子１３には回路６からの下位３ビット出力が接続
される。上記説明したように、前記アナログ入力信号電
圧がＥB＋８δＥ以上である場合には、従来の手法でＡ
／Ｄ変換を行なう。前記アナログ入力信号電圧がＥB＋
８δＥより低い場合、電圧比較器５−２の出力はLOWと
なり、このとき回路１１は、下位３ビット出力端子１３
に、ブロック８からの３ビット出力を接続する。このと
き、デジタル出力は、上位５ビットは従来の方法で求め
たもの（00000となる）、下位３ビットは本実施例によ
り変換したものとなる。
にＥT，第２の基準電圧入力端子３にＥB（ＥT＞ＥB）な
る基準電圧が印加されているものとすれば、図１に示
す、各電圧比較器５の一方の端子には、（ＥT−ＥB）／
２５６（以下δＥとする）刻みの基準電圧が加わる。こ
のとき図１の端子９の電圧は、ＥB＋８δＥとなる。従
って、アナログ信号入力端子１に加わるアナログ信号電
圧が、ＥB＋８δＥ以上であるとき、５−２の電圧比較
器の出力はHIGHとなる。前記電圧比較器５−２のHIGH出
力は、回路１１に伝達される。このとき、下位３ビット
出力端子１３には回路６からの下位３ビット出力が接続
される。上記説明したように、前記アナログ入力信号電
圧がＥB＋８δＥ以上である場合には、従来の手法でＡ
／Ｄ変換を行なう。前記アナログ入力信号電圧がＥB＋
８δＥより低い場合、電圧比較器５−２の出力はLOWと
なり、このとき回路１１は、下位３ビット出力端子１３
に、ブロック８からの３ビット出力を接続する。このと
き、デジタル出力は、上位５ビットは従来の方法で求め
たもの（00000となる）、下位３ビットは本実施例によ
り変換したものとなる。
【００１４】ここで、上記の下位３ビットの変換手段に
ついて、図２により詳細に説明する。図２において、入
力アナログ信号は端子２２、基準電圧は、端子２１と２
５の間に印加されている。前記入力アナログ信号電圧
が、ＥB＋８δＥより小さい場合において、前記アナロ
グ入力電圧は、抵抗素子２３の１つ１つに並列に接続さ
れた複数の電圧比較器により、抵抗素子２３で分圧され
た基準電圧と比較される。図２ので示す第１の列の電
圧比較器の出力は、符号変換器６−１に伝達され、ここ
で第１のデジタル符号が計算される。同様に図２の、
、で示す第２、第３、第４の列の電圧比較器の出力
は、符号変換器２６−２、２６−３、２６−４に伝達さ
れ、第２、第３、第４のデジタル符号が計算される。前
記第１から第４のデジタル符号は図２の２７の演算回路
に入力され、複数のデジタル符号の平均値が計算され
る。本実施例では、４個の３ビット符号の平均をとるた
め、桁落ちは２ビットとなり、２８および２９の出力端
子より出力される。２９の端子より出力される桁落ちビ
ットは、図１においては１４の桁落ちビット出力端子に
出力される。
ついて、図２により詳細に説明する。図２において、入
力アナログ信号は端子２２、基準電圧は、端子２１と２
５の間に印加されている。前記入力アナログ信号電圧
が、ＥB＋８δＥより小さい場合において、前記アナロ
グ入力電圧は、抵抗素子２３の１つ１つに並列に接続さ
れた複数の電圧比較器により、抵抗素子２３で分圧され
た基準電圧と比較される。図２ので示す第１の列の電
圧比較器の出力は、符号変換器６−１に伝達され、ここ
で第１のデジタル符号が計算される。同様に図２の、
、で示す第２、第３、第４の列の電圧比較器の出力
は、符号変換器２６−２、２６−３、２６−４に伝達さ
れ、第２、第３、第４のデジタル符号が計算される。前
記第１から第４のデジタル符号は図２の２７の演算回路
に入力され、複数のデジタル符号の平均値が計算され
る。本実施例では、４個の３ビット符号の平均をとるた
め、桁落ちは２ビットとなり、２８および２９の出力端
子より出力される。２９の端子より出力される桁落ちビ
ットは、図１においては１４の桁落ちビット出力端子に
出力される。
【００１５】
【発明の効果】以上説明したとおり、本発明によれば、
アナログ信号レベルが所定の範囲にある場合には、夫々
複数の電圧比較器を用いて電圧比較を行って得た複数の
デジタル符号を生成し、それらの平均を用いるため、電
圧比較器のオフセットのばらつきによる変換精度の劣化
を低減することができる。さらに、平均値の計算の際に
生じる桁落ちビットを、さらに下位のデジタル出力とし
て用いることができるため、アナログ入力電圧が所定の
電圧より低い場合には、見かけ上のビット数が増加した
ことと等価となる。
アナログ信号レベルが所定の範囲にある場合には、夫々
複数の電圧比較器を用いて電圧比較を行って得た複数の
デジタル符号を生成し、それらの平均を用いるため、電
圧比較器のオフセットのばらつきによる変換精度の劣化
を低減することができる。さらに、平均値の計算の際に
生じる桁落ちビットを、さらに下位のデジタル出力とし
て用いることができるため、アナログ入力電圧が所定の
電圧より低い場合には、見かけ上のビット数が増加した
ことと等価となる。
【図１】本発明の一実施例としてフラッシュタイプ８ビ
ットＡ／Ｄコンバータに適用したブロック図である。
ットＡ／Ｄコンバータに適用したブロック図である。
【図２】図１の下位２ビットのデジタル信号を生成する
ブロック８の詳細図である。
ブロック８の詳細図である。
【図３】フラッシュタイプの８ビットＡ／Ｄコンバータ
の従来例を示したブロック図である。
の従来例を示したブロック図である。
１ アナログ信号入力端子 ２ 第１の基準電圧入力端子 ３ 第２の基準電圧入力端子 ４ 抵抗素子 ５ 電圧比較器 ６ 上位５ビットのデジタル符号を生成する回路 ７ 上位５ビットのデジタル信号出力端子 ８ 下位３ビットおよび桁落ちビットを計算するブロッ
ク ９ 図２の２１の端子に接続される端子 １０ 図２の２２の端子に接続される端子 １１ 図２の２５の端子に接続される端子 １２ 下位３ビットのデジタル信号出力端子 １３ ２ビットの桁落ちを出力する端子
ク ９ 図２の２１の端子に接続される端子 １０ 図２の２２の端子に接続される端子 １１ 図２の２５の端子に接続される端子 １２ 下位３ビットのデジタル信号出力端子 １３ ２ビットの桁落ちを出力する端子
Claims (2)
- 【請求項１】 アナログ信号入力端子と、２つの基準電
圧入力端子と、前記２つの基準電圧入力端子間に直列に
接続された複数個の抵抗素子と、該複数個の抵抗素子間
の電圧と前記アナログ信号レベルとを比較する複数の電
圧比較手段と、前記複数の電圧比較手段の出力から、デ
ジタル信号を生成する回路を具備するアナログ−デジタ
ルコンバータにおいて、前記アナログ信号レベルが所定
の範囲にある場合には、夫々複数の電圧比較器により得
た複数のデジタル変換値を算出し、前記複数のデジタル
変換値の平均を計算し、デジタル出力値として用いるこ
とを特徴とするアナログ−デジタルコンバータ。 - 【請求項２】 請求項１記載のデジタル平均値を求める
際に生ずる桁落ちを、下位のデジタル出力として用いる
ことを特徴とするアナログ−デジタルコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18735692A JPH066226A (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18735692A JPH066226A (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066226A true JPH066226A (ja) | 1994-01-14 |
Family
ID=16204566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18735692A Pending JPH066226A (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066226A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010011034A (ja) * | 2008-06-26 | 2010-01-14 | Fujitsu Ltd | Ａｄ変換回路および受信回路 |
-
1992
- 1992-06-23 JP JP18735692A patent/JPH066226A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010011034A (ja) * | 2008-06-26 | 2010-01-14 | Fujitsu Ltd | Ａｄ変換回路および受信回路 |
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