JPH01174014A - アナログ・デジタル変換回路 - Google Patents
アナログ・デジタル変換回路Info
- Publication number
- JPH01174014A JPH01174014A JP32995187A JP32995187A JPH01174014A JP H01174014 A JPH01174014 A JP H01174014A JP 32995187 A JP32995187 A JP 32995187A JP 32995187 A JP32995187 A JP 32995187A JP H01174014 A JPH01174014 A JP H01174014A
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- Japan
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- digital conversion
- analog
- bit
- conversion circuit
- bit parallel
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 45
- 238000013139 quantization Methods 0.000 claims abstract description 27
- 238000010586 diagram Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ・デジタル変換回路に係シ、特にn(
nは任意の整数)ビットのアナログ・デジタル変換回路
を2個使用してn+1ビットのアナログ・デジタル変換
回路を構成するアナログ番デジタル変換回路に関するも
のである。
nは任意の整数)ビットのアナログ・デジタル変換回路
を2個使用してn+1ビットのアナログ・デジタル変換
回路を構成するアナログ番デジタル変換回路に関するも
のである。
従来、8ビツト、9ビツト、14ビツト、15ビツトな
どの専用LSIが開発されている。
どの専用LSIが開発されている。
上述したLSIは、画像信号に使用可能な9ビツトのア
ナログ・デジタル変換LSIの価格が8ビツトのアナロ
グ・デジタル変換LSIの価格の数倍であシ、高価であ
るという問題点があった。
ナログ・デジタル変換LSIの価格が8ビツトのアナロ
グ・デジタル変換LSIの価格の数倍であシ、高価であ
るという問題点があった。
本発明のアナログ・デジタル変換回路は、抵抗値が等し
い2n個(n:任意の整数)の直列抵抗の2n−1個の
接続点とアナログ信号入力端子に共通に接続された2n
−1個の電圧比較器と、この電圧比較器の出力に接続さ
れた2進数符号変換回路より構成される第1および第2
のnビット並列型アナログ・デジタル変換器と、この第
1および第2のnビット並列型アナログ・デジタル変換
器の量子化識別レベルを互いに量子化ステップの1/2
だけずれるようにする直流バイアス回路と、上記第1お
よび第2のnビット並列型アナログ・デジタル変換器の
出力に接続された2進数加算回路とを有するものである
。
い2n個(n:任意の整数)の直列抵抗の2n−1個の
接続点とアナログ信号入力端子に共通に接続された2n
−1個の電圧比較器と、この電圧比較器の出力に接続さ
れた2進数符号変換回路より構成される第1および第2
のnビット並列型アナログ・デジタル変換器と、この第
1および第2のnビット並列型アナログ・デジタル変換
器の量子化識別レベルを互いに量子化ステップの1/2
だけずれるようにする直流バイアス回路と、上記第1お
よび第2のnビット並列型アナログ・デジタル変換器の
出力に接続された2進数加算回路とを有するものである
。
本発明においては、2個のnビット並列型アナログ・デ
ジタル変換回路を互いの量子化ステップが1i子化ステ
ツプの172だけずれるようKして、アナログ入力を並
列に接続し、2個のnビット並列型アナログ・デジタル
変換回路の出力を2進数加算回路に入力する。
ジタル変換回路を互いの量子化ステップが1i子化ステ
ツプの172だけずれるようKして、アナログ入力を並
列に接続し、2個のnビット並列型アナログ・デジタル
変換回路の出力を2進数加算回路に入力する。
以下、図面に基づき本発明の実施例を詳細に説明する。
図は本発明の一実施例を示す構成図である。
図において、1はアナログ信号入力端子、2゜3は量子
化する電圧範囲を決める量子化範囲設定端子、21.4
0はnビット並列型アナログ・デジタル変換回路で、そ
の構成および動作は全く同じである。4および23はn
ビット並列型アナログ番デジタル変換回路21および4
0のアナログ入力端子、5と6および24と25はそれ
ぞれnビット並列型アナログ・デジタル変換回路21お
よび40の符号化する電圧範囲を決める量子化範囲設定
端子、7,8.9.10,11.12と26 、27
。
化する電圧範囲を決める量子化範囲設定端子、21.4
0はnビット並列型アナログ・デジタル変換回路で、そ
の構成および動作は全く同じである。4および23はn
ビット並列型アナログ番デジタル変換回路21および4
0のアナログ入力端子、5と6および24と25はそれ
ぞれnビット並列型アナログ・デジタル変換回路21お
よび40の符号化する電圧範囲を決める量子化範囲設定
端子、7,8.9.10,11.12と26 、27
。
28.29,30.31は量子化する範囲を2nに等分
するそれぞれ2n個の直列抵抗、すなわち、抵抗値が等
しい2n個の量子化ステップ設定用直列抵抗である。1
3.14,15.16と32.33.34.35はそれ
ぞれ抵抗値が等しい2n個の直列抵抗7〜12と26〜
31の2”−1個の接続点とアナログ信号入力端子1に
共通に接続された2n−1個の電圧比較器、17および
36はこの電圧比較器13〜16および32〜35の出
力にそれぞれ接続された2進数符号変換回路で、この2
進数符号変換回路17.36は2n−1個の入力をn個
の出力に符号化するように構成されている。18.19
.20および37.38.39はそれぞれnビット並列
型アナログ・デジタル変換回路21および40のnビッ
トの出力端子である。22および41は直列抵抗T〜1
2および26〜31の抵抗値の1/2の抵抗値を有する
抵抗で、この抵抗22および41はそれぞれ量子化範囲
設定端子3と6の間および量子化範囲設定端子2と24
の間に挿入され、nビット並列型アナログ・デジタル変
換回路21および40の量子化識別レベルを互いに量子
化ステップの1/2だけずれるようにする直流バイアス
回路を構成している。42は2個のnビット並列型アナ
ログ・デジタル変換回路21.40の出力に接続され、
このnビット並列型アナログ・デジタル変換回路21.
40のnビット出力を2進数加算する2進数加算回路で
ある。43.44.45は2進数加算回路42の出力端
子である。
するそれぞれ2n個の直列抵抗、すなわち、抵抗値が等
しい2n個の量子化ステップ設定用直列抵抗である。1
3.14,15.16と32.33.34.35はそれ
ぞれ抵抗値が等しい2n個の直列抵抗7〜12と26〜
31の2”−1個の接続点とアナログ信号入力端子1に
共通に接続された2n−1個の電圧比較器、17および
36はこの電圧比較器13〜16および32〜35の出
力にそれぞれ接続された2進数符号変換回路で、この2
進数符号変換回路17.36は2n−1個の入力をn個
の出力に符号化するように構成されている。18.19
.20および37.38.39はそれぞれnビット並列
型アナログ・デジタル変換回路21および40のnビッ
トの出力端子である。22および41は直列抵抗T〜1
2および26〜31の抵抗値の1/2の抵抗値を有する
抵抗で、この抵抗22および41はそれぞれ量子化範囲
設定端子3と6の間および量子化範囲設定端子2と24
の間に挿入され、nビット並列型アナログ・デジタル変
換回路21および40の量子化識別レベルを互いに量子
化ステップの1/2だけずれるようにする直流バイアス
回路を構成している。42は2個のnビット並列型アナ
ログ・デジタル変換回路21.40の出力に接続され、
このnビット並列型アナログ・デジタル変換回路21.
40のnビット出力を2進数加算する2進数加算回路で
ある。43.44.45は2進数加算回路42の出力端
子である。
つぎにこの図に示す実施例の動作を説明する。
まず、nビット並列型アナログ・デジタル変換回路21
の量子化電圧範囲は抵抗7〜12および抵抗22によ#
)量子化ステップが決まる。同様にしてnビット並列型
アナログ・デジタル変換回路40の量子化電圧範囲も抵
抗26〜31および抵抗41によりi子化ステップが決
まる。ここで、抵抗22と抵抗41は抵抗7〜12と抵
抗26〜31の抵抗値の1/2の抵抗値なので、nビッ
ト並列型アナログ・デジタル変換回路21と40の量子
化ステップは互いに1/2だけずれている。
の量子化電圧範囲は抵抗7〜12および抵抗22によ#
)量子化ステップが決まる。同様にしてnビット並列型
アナログ・デジタル変換回路40の量子化電圧範囲も抵
抗26〜31および抵抗41によりi子化ステップが決
まる。ここで、抵抗22と抵抗41は抵抗7〜12と抵
抗26〜31の抵抗値の1/2の抵抗値なので、nビッ
ト並列型アナログ・デジタル変換回路21と40の量子
化ステップは互いに1/2だけずれている。
つぎに、アナログ信号入力端子1に入力されたアナログ
信号は、nビット並列型アナログ・デジタル変換回路2
1においては電圧比較器13〜16で量子化され2進数
符号変換回路1Tでnビットの2進数に変換される。ま
た、nビット並列型アナログ・デジタル変換回路40も
同様に動作する。
信号は、nビット並列型アナログ・デジタル変換回路2
1においては電圧比較器13〜16で量子化され2進数
符号変換回路1Tでnビットの2進数に変換される。ま
た、nビット並列型アナログ・デジタル変換回路40も
同様に動作する。
そして、このnビット並列型アナログ・デジタル変換回
路21と40のそれぞれnビットの出力は2進数加算回
路42でn+1ビットの出力に変換される。
路21と40のそれぞれnビットの出力は2進数加算回
路42でn+1ビットの出力に変換される。
以上説明したように本発明は、2個のnビット並列型ア
ナログ・デジタル変換回路を互いの量子化ステップが1
量子化ステツプの1/2だけずれるようにして、アナロ
グ入力を並列に接続し、2個のnビット並列型アナログ
・デジタル変換回路の出力を2進数加算回路に入力する
だけでn+1ビットのアナログ・デジタル変換回路を構
成できる効果がある。そして、9ビツトの並列型アナロ
グ・デジタル変換LSIの価格は8ビツトの並列型アナ
ログ・デジタル変換回路LSIの価格の2倍以上であシ
、本発明において必要な2進数加算回路は簡単な回路な
ので、9ビツトの並列型アナログ・デジタル変換回路を
考えた場合、本発明の方が安価となる。さらに、本発明
のように、8ビツトを2個使用すると、高品質の信号伝
送が必要な場合は9ビツトとして使用し、通常の場合は
8ビット符号化2チャンネルとして使用できるように切
替スイッチを付けて、8ビツトと9ビツトを切替えて使
用することもできるという効果がある。
ナログ・デジタル変換回路を互いの量子化ステップが1
量子化ステツプの1/2だけずれるようにして、アナロ
グ入力を並列に接続し、2個のnビット並列型アナログ
・デジタル変換回路の出力を2進数加算回路に入力する
だけでn+1ビットのアナログ・デジタル変換回路を構
成できる効果がある。そして、9ビツトの並列型アナロ
グ・デジタル変換LSIの価格は8ビツトの並列型アナ
ログ・デジタル変換回路LSIの価格の2倍以上であシ
、本発明において必要な2進数加算回路は簡単な回路な
ので、9ビツトの並列型アナログ・デジタル変換回路を
考えた場合、本発明の方が安価となる。さらに、本発明
のように、8ビツトを2個使用すると、高品質の信号伝
送が必要な場合は9ビツトとして使用し、通常の場合は
8ビット符号化2チャンネルとして使用できるように切
替スイッチを付けて、8ビツトと9ビツトを切替えて使
用することもできるという効果がある。
図は本発明の一実施例を示す構成図である。
1・・曝・アナログ信号入力端子、2,3・・・・量子
化範囲設定端子、4・・・・アナログ入力端子、5.6
・・・・量子化範囲設定端子、7〜12・・拳・直列抵
抗、13〜16・・・・電圧比較器、1T・・・・2進
数符号変換回路、21会・・・nビット並列型アナログ
・デジタル変換回路、22・・・・抵抗、23・・・・
アナログ入力端子、24.25・−・1量子化範囲設定
端子、26〜31・・・・直列抵抗、32〜35・・・
・電圧比較器、36・・・e22進数符変換回路、4Q
e@@1lfiビット並列型アナログ会デジタル変換回
路、41・・φ・抵抗、42・・・・2進数加算回路。
化範囲設定端子、4・・・・アナログ入力端子、5.6
・・・・量子化範囲設定端子、7〜12・・拳・直列抵
抗、13〜16・・・・電圧比較器、1T・・・・2進
数符号変換回路、21会・・・nビット並列型アナログ
・デジタル変換回路、22・・・・抵抗、23・・・・
アナログ入力端子、24.25・−・1量子化範囲設定
端子、26〜31・・・・直列抵抗、32〜35・・・
・電圧比較器、36・・・e22進数符変換回路、4Q
e@@1lfiビット並列型アナログ会デジタル変換回
路、41・・φ・抵抗、42・・・・2進数加算回路。
Claims (1)
- 【特許請求の範囲】 抵抗値が等しい2^n個(n:任意の整数)の直列抵抗
の2^n−1個の接続点とアナログ信号入力端子に共通
に接続された2^n−1個の電圧比較器と、この電圧比
較器の出力に接続された2進数符号変換回路より構成さ
れる第1および第2のnビット並列型アナログ・デジタ
ル変換回路と、この第1および第2のnビット並列型ア
ナログ・デジタル変換回路の量子化識別レベルを互いに
量子化ステップの1/2だけずれるようにする直流バイ
アス回路と、前記第1および第2のnビット並列型アナ
ログ・デジタル変換器の出力に接続された2進数加算回
路とを有することを特徴とするアナログ。 デジタル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32995187A JPH01174014A (ja) | 1987-12-28 | 1987-12-28 | アナログ・デジタル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32995187A JPH01174014A (ja) | 1987-12-28 | 1987-12-28 | アナログ・デジタル変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01174014A true JPH01174014A (ja) | 1989-07-10 |
Family
ID=18227085
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32995187A Pending JPH01174014A (ja) | 1987-12-28 | 1987-12-28 | アナログ・デジタル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01174014A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005026427B4 (de) * | 2004-06-09 | 2008-06-19 | Japan Aviation Electronics Industry, Ltd. | Elektrischer Verbinder, bei dem ein Abstreifvorgang in einem engen Bereich durchgeführt wird |
WO2020065694A1 (ja) * | 2018-09-25 | 2020-04-02 | サンケン電気株式会社 | アナログデジタル変換器 |
-
1987
- 1987-12-28 JP JP32995187A patent/JPH01174014A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005026427B4 (de) * | 2004-06-09 | 2008-06-19 | Japan Aviation Electronics Industry, Ltd. | Elektrischer Verbinder, bei dem ein Abstreifvorgang in einem engen Bereich durchgeführt wird |
WO2020065694A1 (ja) * | 2018-09-25 | 2020-04-02 | サンケン電気株式会社 | アナログデジタル変換器 |
JPWO2020065694A1 (ja) * | 2018-09-25 | 2021-08-30 | サンケン電気株式会社 | アナログデジタル変換器 |
US11398828B2 (en) | 2018-09-25 | 2022-07-26 | Sanken Electric Co., Ltd. | Analog-to-digital converter |
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