JPH02278918A - Ａ／ｄコンバータ及びそれを備えたマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、’Ａ／Ｄコンバータ及びそれを備えたマイク
ロコンピュータに関するものである。

（ロ）従来の技術 一般に、逐次比較型Ａ／Ｄコンバータには、Ａ／Ｄ変換
すべきアナログ信号と比較される他のアナログ信号を出
力するＤ／Ａコンバータが内蔵されている。即ち該Ｄ／
Ａコンバータは、ｎ（ｎ：自然数）ビット、つまり２ａ
種類のデジタル選択データに対応すべく、直列接続され
ると共に両端に基準電圧Ｖｄｄが印加きれた２ｍ本のラ
ダー抵抗と、これ等２″本のラダー抵抗の任意の接続点
における所定電圧を選択出力する為のデコーダを有して
いる。こうした構成のＤ／Ａコンバータにおいて、ｎビ
ットのデジタル選択データがデコーダに印加されると、
該デジタル選択データに基づいて、２ｍ木のラダー抵抗
の任意の接続点における所定電圧がデコーダから選択出
力される訳であるが、ここで前記デジタル選択データが
どの様なデータとしてデコーダに印加されるかについて
説明する。

まず該デジタル選択データは２″本のラダー抵抗を２分
割した接続点電位Ｖｄｄ／２を選択するデータとしてデ
コーダに印加され、この時この接続点において得られた
アナログ信号Ｖｄｄ／２とＡ／Ｄ変換すべきアナログ信
号のレベル差をコンパレータによって比較する。その後
、コンパレータの比較結果に基づいて、Ａ／Ｄ変換すべ
きアナログ信号のレベルがデコーダから出力されるアナ
ログ信号レベルＶｄｄ／２よりも大なる場合、電圧Ｖｄ
ｄ／２以上を与える２′−１本のラダー抵抗を２分割し
た接続点電位３Ｖｄｄ／４を選択するデータとしてデジ
タル選択データはデコーダに印加され、この時この接続
点において得られたアナログ信号３Ｖｄｄ／４とＡ／Ｄ
変換すべきアナログ信号のレベル差がコンパレータによ
って比較される。マタ反対に、Ａ／Ｄ変換すべきアナロ
グ信号のレベルがデコーダから出力されるアナログ信号
レベルＶｄｄ／２よりも小なる場合、電圧Ｖｄｄ／２以
下を与える２ｍ′″１本のラダー抵抗を２分割した接続
点電位ｖｄｄ／４を選択するデータとしてデジタル選択
データはデコーダに印加され、同様にこの接続点におい
て得られたアナログ信号Ｖｄｄ／４とＡ／Ｄ変換すべき
アナログ信号のレベル差がコンパレータによって比較さ
れる。つまり上述した動作を繰り返す様なデータとして
前記デジタル選択データは発生するのである。詳しくは
、ｎビットのデジタル選択データならば％　ｎ１１類の
デジタル選択データが発生することになり、Ａ／Ｄ変換
すべきアナログ信号がｎ種類のアナログ信号（デコーダ
出力）と逐次ｎ向比較されることになるのである。即ち
この逐次比較型Ａ／Ｄコンバータは、固定のｎビット分
解能を持っているのである。

こうしてコンパレータから得られた「１」又は！″０」
のｎ個の比較結果は、ｎビットのシフトレジスタの下位
ビットから上位ビットへ比較類に１ビツトづつシフトさ
れる。これよりＡ／Ｄ変換用のサンプリング周期におい
てサンプリングされた、Ａ／Ｄ変換すべきアナログ信号
は、シフトレジスタに蓄積されているｎビットのデジタ
ルデータに変換されたことになるのである。

（Ａ）発明が解決しようとする課題 しかしながら前記従来の技術の場合、ｎビット分解能の
逐次比較型Ａ／Ｄコンバータを用いてアナログ信号をｎ
ビットのデジタル信号に変換するには、該逐次比較型Ａ
／Ｄコンバータには２ｍ本のラダー抵抗が必要となる０
例えば、アナログ信号を８ビツトのデジタル信号に変換
するには、２５６本（−２”）ものラダー抵抗が必要と
なってしまう、特に、該ラダー抵抗を構成する各抵抗の
特性にばらつきがある為、ラダー抵抗を構成する抵抗数
が多いと、アナログ信号をデジタル信号に変換する際の
精度保証が困難となる問題点があった。更に、逐次比較
型Ａ／Ｄコンバータのビット分解能を高くすると、ラダ
ー抵抗を構成する抵抗数を増やさなければならないこと
から、コストアップ回避が困難となり、且つＡ／Ｄ変換
に多くの時間を費やしてしまう等の問題点があった。

（ニ）課題を解決するための手段 本発明は前記問題点を解決するために為されたものであ
り、 アナログ信号を（ｍ＋ｎ）ビットのデジタル信号に変換
するＡ／Ｄコンバータにおいて、直列接続詐れ、両端に
一定電圧が印加される２ｍ本の第１抵抗と、 前記２′″本の第１抵抗の各接続点に生じる電圧が一方
の入力端子に印加され、且つデジタル信号に変換すべき
アナログ信号が他方の入力端子に共通に印加され、一括
レベル比較を行なう２ｍ個の一括比較回路と、 相隣接する前記一括比較回路の比較結果の一致／不一致
を夫々検出する２ｍ個の一致／不一致検出回路と、 前記２ｍ個の一致／不一致検出回路による検出結果を、
前記デジタル信号の上位ｍビットに変換するｍビット変
換回路と、 相隣接する前記一括比較回路の比較結果を不一致とする
前記第１抵抗の両端電圧が、直列接続されている両端に
印加される２′″本の第２抵抗と、前記２ｍ本の第２抵
抗の所定接続点に生じる電圧を逐次選択出力する選択回
路と、 該選択回路の出力が一方の入力端子に逐次印加され、且
つデジタル信号に変換すべきアナログ信号が他方の入力
端子に常時印加され、逐次レベル比較を行なうことによ
って、前記デジタル信号の残りｎビットを得る逐次比較
回路とを備えたことを特徴とする。

（＊）作用 本発明は、Ａ／Ｄコンバータ及びそれを備えたマイクロ
コンピュータであり、以下の作用を持つ、即ち前記（ニ
）項記載の構成において、Ａ／Ｄ変換されて得られるデ
ジタル信号の上位ｍビット及び下位ｎビットは、夫々、
２″個の一括比較回路出力が印加されるｍビット変換回
路及び逐次比較回路によるビット出力で定まることにな
る。

（へ）実施例 本発明の詳細を図示の実施例に基づき、例えば所定のア
ナログ信号を８ビツトのデジタル信号にＡ／Ｄ変換する
場合について、具体的に説明する。

図面について、符号及び構成を説明すると、（１）（２
）は電源端子であり、例えば該電源端子（１）には基準
電圧として８ボルトの電圧が印加され、また前記電源端
子（２）は接地されているものとする（零ボルトの電圧
印加と等価）、（３−１）〜（３−８）は、直列接続さ
れた抵抗値の等しい８（−２”）木の第１抵抗（ラダー
抵抗）であり、該第１抵抗（３−８）（３−１）の一端
は夫々前記電源端子（１）（２）と接続きれている。つ
まり前記第１抵抗（３−１）〜（３−８’）の各接続点
Ａ、、Ａ、、Ａ、、Ａ、、Ａ、、Ａ、、Ａ。

の電圧は、夫々ｌボルト、２ボルト、３ボルト。

４ボルト、５ボルト、６ボルト、７ボルトに設定される
ことになる。

（４）−は、Ａ／Ｄ変換すべきアナログ信号が印加され
るアナログ信号印加端子である。　（５−１）〜（５−
８）は８個のフンパレータ（一括比較回路）であり、該
コンパレータ（５−１’）〜（５−８）の反転入力（−
）端子には、夫々零レベル及び前記各接続点Ａ、〜Ａ、
に生じる分圧値が基準値として印加さ・れ、且つ該コン
パレータ（５−１）〜（５−８）の非反転入力（＋）端
子には前記アナログ信号が共通印加される。つまりアナ
ログ信号のレベルが、前記コンパレータ（５−１）〜（
５−８）の反転入力端子レベルと一括比較されるのであ
る。

（６−１）　〜（６−８）は８個（７）ＥＸＯＲゲート
（一致／不一致検出回路）であり、これ等ＥＸＯＲゲー
ト（６−１）〜（６−８）の各２入力端子は、相隣接す
る前記フンパレータ（５−１”）〜（５−８）の出力端
と接続されている。但し、前記ＥＸＯＲゲート（６−８
）の一方の入力端子は接地されている。ここで前記ＥＸ
ＯＲゲート（６−１）〜（６−８）は夫々前記第１抵抗
（３−１）〜（３−８）に対応している。こうして前記
ＥＸＯＲゲート（６−１）〜（６−８）からは「１」又
は「０」の検出結果が得られる訳であるが、詳しく言う
と、７検出結果が「１」の時、該結果を与える１個のＥ
ＸＯＲゲートに対応する前記第１抵抗の両端電圧間に、
アナログ信号のレベルが存在しているのである。

（７）はエンコーダ（３ビツト変換回路）であり、前記
ＥＸＯＲゲート（ａ−ｔ　）　〜（ｓ−ｇ　）カラ得う
した８ビツトデータを、ＡＤ変換して得るべきデジタル
信号の上位３ビツトに変換する。第１抵抗の数を８本に
したのは、３ビツト分解能を得るためである。ココテ、
前記ＥＸＯＲゲート（６−１”）　〜（６−８）から得
られる８ビツトデータと前記エンコーダ（７）から得ら
れる上位３ビツトデータとの対応は以下の通りである。

つまり、８ビツトデータが’１ｏｏｏｏｏｏｏＪの時に
上位３ビツトデータは’１１１．．８ビツトデータが’
０１００００００」の時に上位３ビツトデータは’ｌｌ
０Ｊ、８ビツトデータが’０Ｏ１００ＯＯＯＪの時に上
位３ビツトデータは’１０１Ｊ、８ビットデータが’０
００１００００．の時に上位３ビツトデータは’１００
．．８ビツトデータが「ｏｏｏｏｉｏｏｏ、の時に上位
３ビツトデータは「０１１１．８ビツトデータが’００
０００１００．の時に上位３ビツトデータは’０ＩＯＪ
、８ビツトデータが’０ＯＯＯＯＯＩＯＪの時に上位３
ビツトデータは「００１」、８ビツトデータが’ｏ。

０００００１、の時に上位３ビツトデータは「０００」
となる。

（８−１ａ）（８−１ｂ）　、　（８−２ａ）（８−２
ｂ）　、　（８−３ａ）（８−３ｂ）　。

（８−４ａ）（８−４ｂ）　、　（８−５ａ）（８−５
ｂ）　、　（８−６ａ）（８−６ｂ）　、　（８−７ｇ
）（８−７ｂ）　、　（８−８ａ）＜８−８ｂ）はアナ
ログゲートであり、夫々前記ＥＸＯＲゲート（６−１）
〜（６−８）出力によってゲートのオン／オフを制御さ
れる。そして前記アナログゲート（８−１ａ）　、　（
８−１ｂ）（８−２ａ）　、　（８−２ｂ）（８−３ａ
）　、　（８−３ｂ）（８−４ｇ）　、　（８−４ｂ）
（８−５ａ）　、　（８−５ｂ）（８−６ａ）　、　（
８−６ｂ）（８−７ａ）　、　（８−７ｂ）（８−８ａ
）　、　（８−８ｂ）の一端は、夫々、前記電源端子（
２）、各接続点Ａ、〜Ａ２、及び前記電源端子（１）と
接続されている。つまり、何れか１個の前記ＥＸＯＲゲ
ート出力が「１」になると、対応する第１抵抗の両端電
圧間にアナログ信号レベルが存在することから、この第
１抵抗の両端電圧が、該ＥＸＯＲゲート出力によってオ
ンする２個のアナログゲートを介して出力されることに
なる。

（９−１）〜（９−３２）は直列接続された抵抗値の等
しい３２（−２’）木の第２抵抗（ラダー抵抗）である
、ここで前記第２抵抗（９−１）の一端は、前記アナロ
グゲート（８−１ａ）〜（８−８ａ）の他端と共通接続
きれ、且つ前記第２抵抗（９−３２）の一端は、前記ア
ナログ信号）　（８−１ｂ）〜（８−８ｂ）の他端と共
通接読されている。つまり、何れか１個の前記ＥＸＯＲ
ゲートの「１」出力に基づき、対応する１個の前記第１
抵抗の両端電圧が前記第２抵抗（９−１）〜（９−３２
）の両端に印加されるのである。言い換えれば、前記第
２抵抗（９−１）〜（９−３２＞は、１個の前記第１抵
抗の両端電圧間においてアナログ信号レベルを更にレベ
ル比較するために設けられているのである。

（１０）はマルチプレクサ（選択回路）、であり、該マ
ルチプレクサ（１０）は、前記第２抵抗（９−１）〜（
９−３２）の所定接続点に生じるｔＪＥを逐次選択出力
させるものである０選択出力方法は（ロ）項の１従来の
技術」で説明した通りである。　（１１）はフンパレー
タ（逐次比較回路）であり、非反転入力端子には前記ア
ナログ信号印加端子（４）を介してアナログ信号が常時
印加され、且つ反転入力端′子には前記マルチプレクサ
（１０）出力が逐次印加され、これより該コンパレータ
（１１）は、逐次比較動作を実行する。　（１２）は８
ビツト構成のレジスタであり、該レジスタ（１２）には
、Ａ／Ｄ変換して得られた８ビツトのデジタル値がプリ
セットされる。詳しくは、該レジスタ（１２）のＭＳＢ
側の上位３ビツトには前記エンコーダ（７）からの３ピ
ツトデータがプリセットされ、該レジスタ（１２）のＬ
ＳＢ側の下位５ビツトには前記コンパレータ（１１）か
ら順次出力される５ビツトデータがプリセットされる。

尚、前記レジスタ（１２）の下位５ビツトにプリセット
された５ビツトデータは、前記マルチプレクサ（１０）
による逐次選択動作を制御するために該マルチプレクサ
（１０）にフィードバックされる。

（１３）は制御回路であり、該制御回路（１３）は、前
記コンパレータ（５−１）〜（５−８）、、前記エンコ
ーダ（７）、前記レジスタ（１２）の動作を制御し、更
に前記コンパレータ（１１）出力を受けて該コンパレー
タ（１１）動作も制御する。

次に図面の具体的動作を説明する。例えばアナログ信号
印加端子（４）に３．５ボルトのアナログ信号が印加さ
れたとすると、コンパレータ（５−１）（５−２）（５
−３）（５−４）出力が「１」、且つフンパレータ（５
−５）（５−６）（５−７）（５−８）出力が「Ｏ」と
なる為、ＥＸＯＲゲート（６−４）出力のみが１１」と
なる。従ってＥＸＯＲゲート（６−８）〜（６−１）出
力の’ｏｏｏ。

ｔｏｏｏ、がエンコーダ（７）によって’０１１」に変
換され、レジスタ（１２）の上位３ビツトにプリセット
される。

一方、ＥＸＯＲゲート（６−４）の「１」出力によって
アナログゲート（８−４ａ）（８−４ｂ）のみがオンし
、第１抵抗（３−４）の両端電圧（３〜４ボルト）が第
２抵抗（９−１）〜（９−３２）の両端に印加される。

これよりコンパレータ（１１）による逐次比較によって
レジスタ（１２）の下位５ビツトには、最終的に’０１
ｌｌｌ」がプリセットされる。従ってアナログ信号から
８ピツトのデジタル信号が得られたことになる。

以上より、逐次比較のみならず一括比較も行なうことに
より、Ａ／Ｄコンバータ全体に占める抵抗数が少なくて
済み（２”−２５６本必要であった抵抗が２”＋２’−
４０本で済む）、これよりアナログ信号をデジタル信号
に変換する際の精度が向上し、コストダウンが可能とな
り、更にＡ／Ｄ変換時間をも短縮できることになる。尚
こ°本実施例においては、コンパレータ（５−１）〜（
５−８）の比較結果によって得られるデータを３ビツト
、コンパレータ（１１）の比較結果によって得られるデ
ータを５ビツトとしたが、この限りではない、また本発
明のＡ／Ｄコンバータはマイクロコンピュータに設けて
有効である。

（ト）発明の効果 本発明によれば、Ａ／Ｄコンバータに占める抵抗数を削
減でき、アナログ信号をデジタル信号に変換する際の精
度が向上し、コストダウンが可能となり、更にＡ／Ｄ変
換時間を短縮できる等の利点が得られる。

【図面の簡単な説明】

図面は本発明のＡ／Ｄコンバータを示す回路図である。 （３−１）〜（３−８）・・・第１抵抗、　（５−１）
〜（５〜８）（１１）・−’：ｌンパレータ、　　（６
−１）　〜（６−８）・Ｅ　Ｘ　ＯＲゲート、　（７）
・・・三ンコーダ、　（９−１）〜（９−３２）・・・
第２抵抗、（１０）・・・マルチプレクサ。

Claims (2)

【特許請求の範囲】
1. （１）アナログ信号を（ｍ＋ｎ）ビットのデジタル信号
   に変換するＡ／Ｄコンバータにおいて、直列接続され、
   両端に一定電圧が印加される２＾ｍ本の第１抵抗と、 前記２＾ｍ本の第１抵抗の各接続点に生じる電圧が一方
   の入力端子に印加され、且つデジタル信号に変換すべき
   アナログ信号が他方の入力端子に共通に印加され、一括
   レベル比較を行なう２＾ｍ個の一括比較回路と、 相隣接する前記一括比較回路の比較結果の一致／不一致
   を夫々検出する２５個の一致／不一致検出回路と、 前記２５個の一致／不一致検出回路による検出結果を、
   前記デジタル信号の上位ｍビットに変換するｍビット変
   換回路と、 相隣接する前記一括比較回路の比較結果を不一致とする
   前記第１抵抗の両端電圧が、直列接続されている両端に
   印加される２＾ｎ本の第２抵抗と、前記２＾ｎ本の第２
   抵抗の所定接続点に生じる電圧を逐次選択出力する選択
   回路と、 該選択回路の出力が一方の入力端子に逐次印加され、且
   つデジタル信号に変換すべきアナログ信号が他方の入力
   端子に常時印加され、逐次レベル比較を行なうことによ
   って、前記デジタル信号の残りｎビットを得る逐次比較
   回路とを備え、前記アナログ信号から（ｍ＋ｎ）ビット
   のデジタル信号を得ることを特徴としたＡ／Ｄコンバー
   タ。
2. （２）請求項（１）記載のＡ／Ｄコンバータを備えたマ
   イクロコンピュータ。