JP4242973B2 - 逐次比較型adコンバータ及びそれを組み込んだマイクロコンピュータ - Google Patents
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Description
【発明の属する技術分野】
本発明は、逐次比較型AD変換回路に関し、特にコンパレータの基準電圧を発生する直列抵抗回路網の抵抗数を増加させることなくAD変換の精度を向上させる逐次比較型AD変換回路に関する。
【0002】
【従来の技術】
電子機器、産業機器などに内蔵されるマイクロコンピュータは、機器の動作を制御するために、機器が或る状態にあることを示すデータを取り込んで、所定の演算処理を施し、その結果の演算データを用いて機器をシーケンシャルに動作させる制御動作を繰り返し行う。
【0003】
ここで、マイクロコンピュータでの演算処理は、2進数で行うため、外部からデジタルデータを取り込んで演算処理を行うのには問題ないが、アナログ信号を取り込んで演算処理を行う場合には、マイクロコンピュータの入力ポートとCPU(Central Processing Unit)との間にアナログ信号をデジタル信号に変換するADコンバータを組み込むことが必要になる。
【0004】
ここで、ADコンバータには、一括比較型と逐次比較型があるが、以下に後者の逐次比較型ADコンバータについて簡単に説明する。例えば、アナログ信号をmビットのデジタル信号に変換する場合、逐次比較型ADコンバータには、電源Vdd及びアース間に直列接続した2m本の抵抗、アナログ信号を前記直列抵抗の特定のm個の接続点電圧と順次比較するコンパレータ、及びコンパレータの比較出力を保持するmビットのレジスタが必要になる。
【0005】
この逐次比較型ADコンバータの動作は以下の通りである。まず、アナログ信号と電源電圧Vddとアースとの中心電圧Vdd/2とを比較し、アナログ信号が、Vdd/2より大きい場合、レジスタの最上位ビットに「1」を保持させる。次に、アナログ信号が(Vdd/2〜Vdd)の間に存在することが判明したため、アナログ信号と(Vdd/2〜Vdd)の中心電圧3Vdd/4とを比較し、例えばアナログ信号が3Vdd/4より小さい場合、レジスタの上位2ビット目に比較出力「0」を保持させる。次に、アナログ信号が(Vdd/2〜3Vdd/4)の間に存在することが判明したため、アナログ信号と(Vdd/2〜3Vdd/4)の中心電圧5Vdd/8とを比較し、例えばアナログ信号が5Vdd/8より大きい場合、レジスタの上位3ビット目に比較出力「1」を保持させる。同様の動作をレジスタの最下位ビットまで繰り返すことによって、アナログ信号に対応するnビットのデジタル値をレジスタに保持している。そして、マイクロコンピュータは、レジスタの内容をCPUに取り込んで所望の演算処理を行っている。
【0006】
ところで、AD変換精度を向上させるために、上記逐次比較型ADコンバータの分解能を(m+n)ビットに変更する場合、従来は電源Vdd及びアーア間に直列接続する抵抗数をn(m+n)本に増やすことによって対処していた。例えば、分解能を8ビットから10ビットに変更する場合、直列抵抗数を256本から1024本にする必要があった。
【0007】
【発明が解決しようとする課題】
しかしながら、AD変換精度を向上させるために、直列抵抗回路網の抵抗数を増大すると、チップ面積が大幅に増加してしまい、コストアップを招くという問題があった。
【0008】
本発明の目的は、直列抵抗回路網の抵抗数を増加させることなくAD変換の精度を向上させた逐次比較型AD変換回路を提供することである。
【0009】
また、本発明の他の目的は、mビットの分解能の直列抵抗回路網を用いて、mビット以上のデジタル信号を生成できる逐次比較型ADコンバータを提供することである。
【0010】
さらに、本発明の他の目的は、アナログ信号を取り込んで演算処理を行うマイクロコンピュータに組み込むのに好適な逐次比較型ADコンバータを提供することを目的とする。
【0011】
【課題を解決するための手段】
請求項1に記載の逐次比較型AD変換器は、アナログ信号と基準電圧とをコンパレータによって逐次比較してデジタル信号に変換する逐次比較型ADコンバータにおいて、少なくとも第1及び第2の基準電圧を含む複数の基準電圧を発生する基準電圧発生回路と、前記複数の基準電圧を前記コンパレータの入力ノードに出力するか否かを切換えるスイッチと、n(nは2以上の自然数)個のコンデンサ群と、前記n個のコンデンサ群を前記コンパレータの入力ノードに選択的に並列接続するn個のスイッチ群と、前記スイッチ及びn個のスイッチ群のオン・オフを制御する制御回路とを備え、前記制御回路は、前記コンパレータの比較結果に応じて、前記第1及び第2の基準電圧間を分割した複数の中間基準電圧を前記コンパレータの入力ノードに発生させ、該個々の中間基準電圧と前記アナログ信号とを前記コンパレータによって逐次比較することを特徴としている。
上記の手段によれば、基準電圧発生回路から発生する基準電圧から、さらに新たな複数の基準電圧を発生することができ、従来例のように大幅なチップ面積の増大を伴うことなく、AD変換の分解能を向上することができる。
【0012】
また、請求項2に記載の逐次比較型AD変換器は、アナログ信号を基準電圧とをコンパレータよって、逐次比較してデジタル信号に変換する逐次比較型ADコンバータにおいて、mビットのデジタル信号を得るために必要な本数の抵抗を直列接続して成り、複数の基準電圧を発生する直列抵抗回路網と、前記直列抵抗回路網から発生する前記複数の基準電圧を前記コンパレータの入力ノードに出力するか否かを切換えるスイッチと、n(nは2以上自然数)個のコンデンサ群と、前記n個のコンデンサ群を前記コンパレータの入力ノードに選択的に並列接続するn個のスイッチ群と、前記スイッチ及びn個のスイッチ群のオン・オフを制御する制御回路とを備え、前記制御回路は、前記アナログ信号をそれに対応するmビットのデジタル信号へ変換する期間中は、前記スイッチをオン状態に維持すると共にn個のスイッチ群をオフ状態に維持し、かかる変換を終了した後に、前記コンパレータの比較結果に応じて、前記スイッチ及びn個のスイッチ群をオン・オフ制御することにより、前記直列抵抗網から発生する基準電圧間をさらに分割した複数の中間基準電圧を前記コンパレータの入力ノードに発生させ、該個々の中間基準電圧と前記アナログ信号とを前記コンパレータによって逐次比較することにより、前記アナログ電圧を(m+n)ビットのデジタル信号に変換することを特徴としている。
【0013】
上記の手段によれば、mビットの分解能の直列抵抗回路網を用いてAD変換精度の高い(m+n)ビットのデジタル信号を生成できる逐次比較型ADコンバータを提供することができる。
【0014】
請求項3に記載の逐次比較型AD変換器は、アナログ信号と基準電圧とをコンパレータによって逐次比較してデジタル信号に変換する逐次比較型ADコンバータにおいて、第1の基準電圧V1と第2の基準電圧V2を含む複数の基準電圧を発生する基準電圧発生回路と、前記複数の基準電圧を前記コンパレータの入力ノードに出力するか否かを切換える第1のスイッチと、第1及び第2のコンデンサと、前記第1及び第2のコンデンサを前記コンパレータの入力ノードに選択的に並列接続する第2及び第3のスイッチと、前記第2及び第3のスイッチのオン・オフを制御する制御回路とを備え、前記制御回路は、前記コンパレータの比較結果に応じて、前記第1及び第2の基準電圧V1、V2を分圧し、以下の数式で表される複数の中間基準電圧Vを前記コンパレータの入力ノードに発生させ、該個々の中間基準電圧Vと前記アナログ信号とを前記コンパレータによって逐次比較することを特徴とする。
【0015】
V=V1+ΔV(An/2n+An-1/2n―1+…+A0/2)
ここで、ΔV=V2−V1、Aj(j=0〜n)は0または1
nは1以上の自然数である。
【0016】
かかる手段によれば、第1〜第3のスイッチ、第1及び第2のコンデンサを用いるのみで、任意のビット分解能を有するADコンバータを実現することができるとともに、チップ面積を大幅に節約することができる。
【0017】
請求項4に記載の逐次比較型AD変換器は、請求項1、2、3に記載の逐次比較型ADコンバータにおいて、前記n個のコンデンサ群のコンデンサ、第1及び第2のコンデンサは等しい容量値を有することを特徴とする。これにより、中間基準電圧は、基準電圧間の1/2の電圧(中心電圧)となるので、AD変換精度を向上できる。
【0018】
請求項5に記載の逐次比較型AD変換器は、請求項1、2、3、4のいずれかに記載の逐次比較型ADコンバータにおいて、前記スイッチ及びn個のスイッチ群、前記第1、第2及び第3のスイッチは、トランスミッションゲートによって構成されることを特徴とする。これにより、各スイッチのオン抵抗が下がるので、正確な基準電圧を発生することができる。
【0019】
請求項6に記載の発明は、請求項1、2、3、4、5のいずれかに記載の逐次比較型ADコンバータを組み込んだことを特徴とするマイクロコンピュータである。
【0020】
かかる手段によれば、アナログ信号を取り込んで演算処理を行い、その結果に基づいて電子機器等の制御を高精度に行うマイクロコンピュータを提供することができる。
【0021】
【発明の実施の形態】
図1は、本発明の第1の実施形態に係る逐次比較型ADコンバータを示すブロック図である。
【0022】
図1において、1は直列抵抗回路網であり、抵抗値Rを有する抵抗を2m本の抵抗を電源Vddとアースの間に直列接続したものである。例えば、8ビットのデジタル信号を得るためには、抵抗数は256本となる。直列抵抗回路網1の各抵抗の接続点からは、電源Vddとアース間を256分割した基準電圧が出力される。例えば、電源Vddが5Vの場合、約20mVピッチの基準電圧が発生することになる。本実施例の逐次比較型ADコンバータでは、以下に詳しく説明するように、この直列抵抗回路網1から発生する20mVピッチの基準電圧をさらに分割した中間基準電圧を発生させることによって、11ビットのデジタル信号を得られるようにしている。
【0023】
2は、この基準抵抗の出力を受けるトランスミッションゲートである。セレクタ回路3から出力されるセレクト信号によって、いずれか1つのトランスミッションゲートがオン(開状態)となることにより、256の基準電圧のうち1つの基準電圧が出力される。
【0024】
この基準電圧は、トランスミッションゲートから成るスイッチ4を介して、コンパレータ5の反転入力ノード6に出力される。コンパレータ5の反転入力(−)ノード6には、トランスミッションゲートTG1、TG2、TG3から成るスイッチ群7を介して、コンデンサ81,82,83(コンデンサ群8)が並列に接続される。
【0025】
制御信号発生回路9は、コンパレータ5の出力に応じて制御信号S0〜S3を出力し、トランスミッションゲートTG1、TG2、TG3のオン・オフ(開閉)を制御する。また、この制御信号発生回路9は、コンパレータ5の出力に応じて、セレクタ回路3を制御する。
【0026】
10は、アナログ入力回路であり、マイクロコンピュータに設けられた例えば8個のアナログ入力端子AD0〜AD7のいずれか1個に印加されたアナログ信号をコンパレータ5の非反転入力端子(+)に出力する。11は、3ビットのチャンネルレジスタであり、アナログ入力端子AD0〜AD7のいずれか1個を選択するための3ビットデータがデータバス12を介してセットされる。
【0027】
13は、比較結果レジスタであり、コンパレータ5によって逐次比較行われた結果である、8ビットのデジタルデータの最下位ビット(「1」または「0」)を保持する。そして、この比較結果レジスタ13のデータに応じて、セレクタ回路3は、さらに3ビットのデジタルデータを得るために、以下に説明するようなトランスミッションゲート2の制御を行う。
【0028】
14は、データレジスタであり、コンパレータ5の出力であるデジタル信号を保持するための11ビットレジスタである。このデジタル信号はデータバス12に転送され、所定の目的のためにCPUにおいて演算処理がなされる。
【0029】
以下に、図1に示した逐次比較型ADコンバータの動作を説明する。まず、逐次比較型ADコンバータは、アナログ入力回路10から出力されるアナログ信号と直列抵抗回路網1から出力される基準電圧とをコンパレータ5によって逐次比較することにより、8ビットのデジタル信号を得る。このAD変換期間中は、制御信号発生回路9から出力される制御信号S0〜S3に応じて、スイッチ4はオン、トランスミッションゲートTG1、TG2、TG3は、すべてオフしている。
【0030】
すなわち、制御信号発生回路9から制御信号T1が発生すると、電源Vddとアースとの中心電圧Vdd/2が、トランスミッションゲート2及びスイッチ4を介してコンパレータ5に印加され、アナログ信号とVdd/2との比較が行われる。例えば、アナログ信号がVdd/2よりも大きい場合、コンパレータ5の出力は「1」となり、データレジスタ14の最上位ビットに「1」を保持させる。次に、コンパレータ5の出力によって、アナログ信号が(Vdd/2〜Vdd)の間に存在することが判明したため、制御信号発生回路9は、次の制御信号T2を発生する。すると、(Vdd/2〜Vdd)の中心電圧3Vdd/4がコンパレータ5に印加され、アナログ信号と中心電圧3Vdd/4とに比較が行われる。
例えばアナログ信号が3Vdd/4より小さい場合、データレジスタ14の上位2ビット目に比較出力「0」を保持させる。
【0031】
次に、アナログ信号が(Vdd/2〜3Vdd/4)の間に存在することが判明したため、制御信号発生回路9は、次の制御信号T3を発生する。すると、(Vdd/2〜3Vdd/4)の中心電圧5Vdd/8がコンパレータ5に印加され、アナログ信号と中心電圧5Vdd/8との比較が行われる。例えばアナログ信号が5Vdd/8より大きい場合、データレジスタ14の上位3ビット目に比較出力「1」を保持させる。同様の動作を8ビット繰り返すことによって、アナログ信号に対応する8ビットのデジタル信号をデータレジスタ14に保持する。
【0032】
このようにして得られた最下位ビットのデータは、比較結果レジスタ13に保持される。比較結果レジスタ13のデータが「1」である場合、アナログ信号Vinは、最後に出力された基準電圧をVjとすると、Vj<Vin<Vj+1であることを示している。一方、比較結果レジスタ13のデータが「0」である場合、Vj-1 <Vin<Vj であることを示している。
【0033】
以下に説明する本発明の特徴とする新たな基準電圧の発生方法は、アナログ電圧Vinが挟まれる2つの基準電圧を用いる必要があるため、この比較結果レジスタ13のデータに基づいて、その2つの基準電圧を特定し、その2つの基準電圧を順次出力するように、セレクタ回路3を制御する。
【0034】
次に、本発明の特徴とする新たな基準電圧の発生方法の原理について、図2を参照して説明する。この例では、2つの基準電圧Vj、Vj+1 を用いてこれらの電圧の中間基準電圧の発生方法について説明する。ここで、Vj<アナログ電圧Vin<Vj+1であるとする。コンパレータ21の反転入力(−)ノードには、トランスミッションゲートTG1、TG2を介して2つのコンデンサ22、23が接続されている。
【0035】
いま、入力端子24に基準電圧Vjを印加し、スイッチ25とトランスミッションゲートTG1をオンすることにより、基準電圧Vjをコンデンサ22に印加する。次に、TG1をオフにすると、コンデンサ22は基準電圧Vjを保持する。次に、入力端子24に基準電圧Vj+1を印加し、TG2をオンにすることにより、基準電圧Vj+1をコンデンサ23に印加する。そして、スイッチ25をオフした後に、TG1及びTG2をオンさせる。 すると、コンデンサC1、C2間で電荷の移動が生じ、最終的には、コンパレータ21の反転入力(−)ノードの電圧V1は、次式で表される値になる。
【0036】
V1=(C1Vj+C2Vj+1)/(C1+C2) ここで、C1はコンデンサ22の容量値、C2はコンデンサ23の容量値である。ただし、C1、C2は、コンパレータ21の反転入力(−)ノードが有する浮遊容量に比して十分大きいとする。
【0037】
ここで、C1=C2=Cとすると、V1=(Vj+Vj+1)/2 となり、2つの基準電圧Vj、Vj+1 の間の中心電圧が発生することになる。いま、2つの基準電圧の電位差(Vj+1―Vj)をΔVとすると、V1=Vj+ΔV/2と表すことができる。
【0038】
次に、TG2をオフした後に、入力端子24に基準電圧Vjを印加し、スイッチ25をオンすることにより、コンデンサ22に再び基準電圧Vjを印加する。次に、スイッチ25をオフし、TG2をオンする。そうすると、コンデンサC22、C33との間で電荷の移動が生じ、Vjと(Vj+ΔV/2)との和が、1/2倍される結果、ノードの電圧V2は、V2=Vj+ΔV/4 となる。すなわち、(Vj+ΔV/2)とVjとの中心電圧が発生することになる。同様にして、(Vj+ΔV/2)とVj+1との間の中心電圧V3=Vj+3ΔV/4も発生することができる。このようにして、2つのコンデンサ22,23とトランスミッションゲートTG0〜TG2を設けることによって、新たな3つの中間基準電圧を発生することができ、この例ではAD変換のビット分解能を2ビット向上することができる。
【0039】
すなわち、上記の基準電圧の発生方法は、スイッチ25をオンして、コンデンサ22,23のいずれかに基準電圧を印加するという加算処理と、スイッチ25をオフした後にコンデンサ22,23を並列接続して、それぞれのコンデンサに蓄えられた基準電圧を分圧する(この例では1/2する)という除算処理との組み合わせによって、新たな中間基準電圧を発生している。
【0040】
さて、上述の新たな基準電圧の発生方法の原理に基づいて、図1に従って、実際の逐次比較型ADコンバータの動作を説明する。いま、8ビットのAD変換が終了し、比較結果レジスタ13のデータが「1」であるとする。すなわち、最後に出力された基準電圧をVjとすると、Vj<アナログ信号Vin<Vj+1である。
【0041】
比較結果レジスタ13のデータに基づき、セレクタ回路3は、基準電圧Vjに対応するトランスミッションゲート2をオンする。そして、制御信号発生回路9が出力する制御信号S1に応じてトランスミッションゲートTG1がオンし、基準電圧Vjは、コンデンサ81に印加される。次に、制御信号S1、S2に基づいて、TG1をオフし、TG2がオンする。
【0042】
そして、制御信号発生回路9の制御信号T9によって、セレクタ回路3は、基準電圧Vj+1に対応するトランスミッションゲート2をオンする。これにより、基準電圧Vj+1は、コンデンサ82に印加される。次に、制御信号S0、S1に応じて、スイッチ4がオフし、TG1がオンする。すると、TG1、TG2が両方ともオンしているので、2つの基準電圧Vjとの和がVj+1とが1/2倍される。コンパレータ5の反転入力(−)ノード6の電圧V1は、中心電圧(Vj+ΔV/2)となる。コンパレータ5は、アナログ信号とこの中心電圧(Vj+ΔV/2)とを比較する。例えば、アナログ信号が(Vj+ΔV/2)より小さい場合、比較出力「0」がデータレジスタ14の上位9ビット目に保持される。ここで、コンパレータ5の反転入力(−)ノード6が十分安定する期間後に、比較出力「0」は、データレジスタ14にセットされる。
【0043】
次に、制御信号S1、S2、S3に応じて、TG1、TG2をオフし、TG3をオンする。次に、制御信号発生回路9の制御信号T10によって、セレクタ回路3は、基準電圧Vjに対応するトランスミッションゲート2をオンする。これにより、基準電圧Vjは、コンデンサ83に印加される。次に、制御信号S0、S1に応じて、スイッチ4がオフし、TG1がオンする。すると、TG1、TG3が両方ともオンしているので、2つの基準電圧Vjと(Vj+ΔV/2)との和が1/2倍される。コンパレータ5の反転入力(−)ノード6の電圧V2は、中心電圧(Vj+ΔV/4)となる。コンパレータ5は、アナログ信号とこの中心電圧(Vj+ΔV/4)とを比較する。例えば、アナログ信号が(Vj+ΔV/4)より大きい場合、比較出力「1」がデータレジスタ14の上位10ビット目に保持される。
【0044】
次に、アナログ信号は、(Vj+ΔV/4)と(Vj+ΔV/2)との間に存在することが判明したので、スイッチ4をオフにした状態を維持しながら、制御信号S1に応じて、TG1をオフする。その後、制御信号S2に応じて、TG2をオンする。そうすると、2つの電圧(Vj+ΔV/4)と(Vj+ΔV/2)と野和が1/2倍され、コンパレータ5の反転入力(−)ノード6の電圧V3は、(V1+3ΔV/8)となる。コンパレータ5は、アナログ信号とこの中心電圧(Vj+3ΔV/8)とを比較する。例えば、アナログ信号が(Vj+3ΔV/8)より大きい場合、比較出力「1」がデータレジスタ14の上位11ビット目(最下位ビット)に保持される。
【0045】
なお、上位10ビット目の比較結果によって、アナログ信号が、Vjと(Vj+ΔV/4)との間に存在することが判明した場合(比較出力「0」)には、
TG2をオンをすることによって、コンデンサ82に電圧Vjを印加し、スイッチ4をオフして、TG1またはTG3のいずれか1つをオンすることによって、Vjと(Vj+ΔV/4)とし、コンパレータ5の反転入力(−)ノード6の電圧V3として、中心電圧(Vj+ΔV/8)を発生する。コンパレータ5は、アナログ信号とこの中心電圧(Vj+ΔV/8)とを比較する。
【0046】
このようにして、本実施形態に係る逐次比較型ADコンバータによれば、8ビットのデジタル信号に3ビットを加えた11ビットのデジタル信号を得ることができる。
【0047】
上記の実施形態において、差動型のコンパレータ5に変えて、チョッパー型のコンパレータを用いることができる。かかる逐次比較型ADコンバータの構成を図3に示す。図において、チョッパー型のコンパレータ51は、コンデンサ52の一端が入力に接続されたインバータ53と、インバータ53の入出力間に接続されたトランスミッションゲート54から構成される。コンデンサ52の他端はコンパレータ51のノード6に接続される。チョッパー型のコンパレータ51は複数段、直列に接続することによりゲインを上げることができる。
【0048】
10は、アナログ入力回路であり、マイクロコンピュータに設けられた例えば8個のアナログ入力端子AD0〜AD7のいずれか1個に印加されたアナログ信号をスイッチ4を介してノード6に出力する。チョッパー型のコンパレータ51の動作を簡単に説明する。
【0049】
サンプリング信号sampleに基づき、トランスミッションゲート54がオンする。すると、インバータ53の入出力の電圧はインバータ53のスレショルド付近のVdd/2に強制的に設定される。このとき、アナログ入力回路10からアナログ信号をスイッチ4を介して、コンデンサ52に印加する。次に、サンプリング信号sampleに基づき、トランスミッションゲート54をオフさせる。そして、直列抵抗回路網1からの基準電圧がスイッチ4を介してコンデンサ52に印加される。 そうすると、アナログ信号と基準電圧との差に応じてインバータ53は反転する。以上が、チョッパー型のコンパレータ51の基本動作であり、図1に示したコンパレータ5に代えて、コンパレータ51を採用することによって、同様に、11ビットのデジタル信号を得ることができる。
【0050】
また、上記の第1の実施形態において、スイッチ群7及びコンデンサ群8の個数を1つ増やす毎に、さらに1ビット多いデジタル信号を得ることが可能である。
【0051】
また、コンデンサの容量比を重み付けすることによって、さらに細かく分割された任意の基準電圧を発生させ、所望のビット分解能を得ることもできる。
【0052】
次に、本発明の第2の実施形態について、図4を参照しながら説明する。
コンパレータ31の反転入力(−)ノードには、トランスミッションゲートTG1、TG2を介して2つのコンデンサ32、33が接続されている。34は、トランスミッションゲートTG3、TG4から成るスイッチであり、基準電圧VjVj+1のいずれかをコンデンサ32,33に印加する。ここで、Vj<アナログ電圧Vin<Vj+1であるとする。35は、コンパレータ31の出力に応じて、
TG1〜TG4のオン・オフを制御する制御回路である。
【0053】
この逐次変換型AD変換器では、以下に明らかにするように、2つの基準電圧間を分圧した複数の基準電圧を発生し、任意のビット分解能を得ることが可能である。いま、説明の簡単のために、Vj=0、Vj+1=1とする。すると、nビットのAD変換のために必要な基準電圧Vは、一般に次式で表される。
【0054】
Vn=An/2n+An-1/2n―1+…+A0/2
ここで、A0〜Anは、0または1である。
(n+1)ビットのAD変換のために必要な基準電圧Vは、一般に次式で表される。
【0055】
すでに、図2を参照しながら説明したように、中間基準電圧の発生方法においっては、加算処理と1/2の除算処理が交互に行われる。従って、数学的帰納法によれば、もし、この回路によってVnが発生できれば、Vn+1も発生できることになる。すなわち、図4に示す回路を用いて、任意の中間基準電圧を発生することが可能である。
【0056】
さらに具体例をあげて説明する。3ビットAD変換器において、3/8を発生する場合の制御方法について説明する。
【0057】
したがって、この数式で表されような手順に従い制御回路35によって3/8を発生することができる。
▲1▼加算処理1:TG4をオンにしてコンデンサ32,33のいずれかに1を印加する。
▲2▼1/2除算処理1:TG4をオフにし、TG1及びTG2をオンにして1/2を作成する。
▲3▼加算処理2:1をコンデンサ32,33のいずれかに印加することによって、(1/2+1)を作成する。
▲4▼1/2除算処理2:TG4をオフにし、TG1及びTG2をオンにして、
1/2(1/2+1)を作成する。同様にして、1/2(1/2(1/2+1))を作成する。
【0058】
また、5ビットAD変換器において、13/32を発生する場合は、
したがって、この数式で表されるように加算処理と1/2の減算処理を繰り返すことにより13/32を作成することができる。第2の実施形態が第1の実施形態と異なる点は、2つのコンデンサと、これに付随するスイッチのみで、任意のnビット分解能有するAD変換器を構成している点である。
【0059】
第1の実施形態では、nビット分解能を得るためにn個のコンデンサを用いることによって、制御回路の制御ステップ数を最小限にしている。これに対して、第2の実施形態では、ビット分解能とコンデンサの個数とは等しくなくてもよいことを示している。ただし、制御回路35による加算処理、1/2の除算処理から成る制御ステップが多くなっている。従って、第1の実施形態の逐次比較型ADコンバータは、高速AD変換に適している。第2の実施形態の逐次比較型ADコンバータは、チップ占有面積を極力小さくする目的に適している。
【0060】
【発明の効果】
以上説明したように、本発明によれば、直列抵抗回路網の抵抗数を増加させることなくAD変換の精度を向上させた逐次比較型AD変換回路を提供することができる。
【0061】
また、mビットの分解能の直列抵抗回路網を用いてAD変換精度の高いmビット以上のデジタル信号を生成できる逐次比較型ADコンバータを提供することができる。
【0062】
さらに、アナログ信号を取り込んで演算処理を行うマイクロコンピュータに組み込むのに好適な逐次比較型ADコンバータを提供することができる。
【0063】
さらにまた、直列抵抗回路網を用いることなく、任意のビット分解能を有するAD変換器を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る逐次比較型ADコンバータのブロック図である。
【図2】基準電圧の発生方法の原理を説明する回路図である。
【図3】本発明の第1の実施形態に係る逐次比較型ADコンバータのブロック図である。
【図4】本発明の第2の実施形態に係る逐次比較型ADコンバータのブロック図である。
【符号の説明】
1 直列抵抗回路網
2 トランスミッションゲート
3 セレクタ回路
4 スイッチ
5 コンパレータ
6 コンパレータの反転入力ノード
7 スイッチ群
8 コンデンサ群
9 制御信号発生回路
10 アナログ入力回路
11 チャンネルレジスタ
12 データバス
13 比較結果レジスタ
14 データレジスタ
Claims (4)
- アナログ信号が印加されるアナログ入力端子と、
電源電圧とアースと間に直列に配置された2のm乗個の抵抗群を有し、前記抵抗群の各抵抗間に複数の基準電圧を発生する基準電圧発生回路と、
前記アナログ入力端子からの信号を一方の入力端子に印加され、前記基準電圧発生回路からの信号を他方の入力端子に印加され、2つの信号を比較する比較器と、
前記複数の基準電圧の中から1つの基準電圧を前記他方の入力端子に印加するか否かを決めるトランスミッションゲートと、
一方の端子が一定電位に接地されるn(nは2以上の自然数)個のコンデンサ群と、
前記n個のコンデンサ群を前記他方の入力端子に並列接続するn個のトランスミッションゲート群と、
前記n個のコンデンサ群の第1及び第2コンデンサに、前記基準電圧発生回路からの第1及び第2の基準電圧を、それぞれ保持させ、前記第1及び第2の基準電圧の間で電荷を移動させることで中間基準電圧を発生させる様に、前記トランスミッションゲート及びn個のトランスミッションゲート群のオン・オフを制御する制御回路と、を備え、
前記中間基準電圧と前記アナログ値とを前記比較器で比較することで、mビット以上のデジタル値に変換することを特徴とする逐次比較型ADコンバータ。 - 前記第1及び第2のコンデンサはいずれも等しい容量値を有することを特徴とする請求項1記載の逐次比較型ADコンバータ。
- 請求項2記載の逐次比較型ADコンバータを組み込んだことを特徴とするマイクロコンピュータ。
- 前記マイクロコンピュータの外部に設けられた複数の外部端子から、いずれか1つを選択するセレクタとを備え、前記セレクタからの出力信号をアナログ入力端子に印加することを特徴とする請求項3記載のマイクロコンピュータ。
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