JPH0250618A - Ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、アナログ入力信号をデジタル信号に変換する
為のＡ／Ｄ（アナログ／デジタル）変換回路に関するも
ので、特に素子数の削減を計ったＡ／Ｄ変換回路に関す
る。

（ロ）従来の技術 アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路
は、従来から種々提案されており、用途に応じて選択使
用されている。例えば、変換時間が数ｍｇ以上の低速用
のＡ／Ｄ変換回路としては、主に積分型のＡ／Ｄ変換回
路が用いられ、これはデジタルマルチメータや電子はか
り等に応用されている。また、変換時間が数μＳから数
百μｓの中速用Ａ／Ｄ変換回路としては、逐次比較方式
のＡ／Ｄ変換回路が用いられ、これはＰＣＭ通信やデジ
タルオーディオ等に応用されている。更に、変換時間が
数百ｎｓ以下の高速用Ａ／Ｄ変換回路としては、並列比
較方式のＡ／Ｄ変換回路が用いられ、ビデオ信号処理や
計測分野で応用されている。尚、Ａ／Ｄ変換回路に関し
ては、昭和６０年７月３０日付で発行された「図解Ａ／
Ｄコンバータ入門」に詳述されている。

ところで、高速用の並列比較方式のＡ／Ｄ変換回路は、
高次ビットにすると、回路が複雑になり、ＩＣ化したと
きチップ面積が増大したり、消費電流が大になるという
問題があった。第２図は、並列比較方式の４ピツ）Ａ／
Ｄ変換回路を示すもので、電源端子（１）とアースとの
間に直列接続された１６個の抵抗（２ａ）乃至（２ｐ）
と、前記抵抗（２ａ）乃至（２ｐ）の各接続点に一方の
入力端子が接続され、他方の入力端子が信号入力端子（
３〉に接続された１５個の比較回路（４ａ）乃至（４ｏ
）と、前記比較回路（４ａ）乃至（４ｏ）の出力信号を
エンコードするエンコーダ（５〉とによって構成されて
いる。第２図から明らかな如く、並列比較方式の場合、
高々４ビツトのＡ／Ｄ変換回路を構成しても、１６個の
抵抗と１５個の比較回路を必要とし、一般にｎビットの
Ａ／Ｄ変換回路を構成する場合、抵抗が２″個、比較回
路が２′″−１個必要となる。

並列比較方式のＡ／Ｄ変換回路を改良し、素子数の低減
を計ったものとして、直並列比較方式のＡ／Ｄ変換回路
が提案されている。このＡ／Ｄ変換回路は、４ビツトの
場合、第３図に示す如く、電源端子（６）とアースとの
間に直列接続きれた１６個の抵抗（７８）乃至（７ｐ）
と、前記抵抗（７ａ）乃至（７ｐ）の所定接続点に一方
の入力端子が接続され、他方の入力端子が信号入力端子
（８）に接続された３個の上位ビット用比較回路（９ａ
）乃至（９ｃ）と、前記比較回路（９ａ）乃至（９ｃ）
の出力信号をエンコードし、上位２ビツトの出力信号を
発生する第１エンコーダと、入力端が前記抵抗（７ａ）
乃至〈７ｐ〉の所定接読点に接続された第１乃至第４ス
イッチ群（１１ａ）乃至（ｌｉｄ）と、信号入力端子（
８）に印加される入力信号と前記第１乃至第４スイッチ
群（ｌｌａ）乃至（ｕｄ）から得られる基準電圧とを比
較する３個の下位ビット用比較回路（１２ａ）乃至（１
２ｃ）と、前記比較回路（１２ａ）乃至（１２ｃ　）の
出力信号をエンコードし、下位２ビツトの出力信号を発
生する第２エンコーダ（１３）とによって構成きれる。

第３図のＡ／Ｄ変換回路の場合、まず第１乃至第４スイ
ッチ群（ｌｌａ）乃至（ｌｉｄ）を構成する全スイッチ
が開放され、上位２ビツトのＡ／Ｄ変換が行なわれる。

すなわち、第１乃至第３比較回路（９ａ）乃至（９ｃ）
により基準電圧と入力電圧との比較が行なわれ、前記第
１乃至第３比較回路（９ａ）乃至（９ｃ）の出力端にｒ
Ｈ」又は「Ｌ」の出力信号が発生する。前記第１乃至第
３比較回路（９８）乃至（９ｃ）の出力信号は、第１エ
ンコーダ（１０）に印加されてエンコードされる。その
為、前記第１エンコーダ（１０）の出力端には、デジタ
ル信号の上位２ビツトを示す出力信号が発生する。前記
第１エンコーダ（１０）の出力信号は、入力信号のレベ
ルに応シテ、（０、０）　。

（０，１）、（１，０）、（１，１）となる。

比較回路（９ａ）乃至（９ｃ）と第１エンコーダ（１０
）とによる上位２ビツトのＡ／Ｄ変換が行なわれると、
前記第１エンコーダ（１０）の出力信号に応じて、第１
乃至第４スイッチ群（ｌｌａ）乃至＜１ｌｄ）の１つが
選択され、選択されたスイッチ群を構成するスイッチが
閉成する０例えば、第１エンコーダ（１０〉の出力信号
が（０，０）のときは第４スイッチ群（ｌｉｄ）が選択
され、同様に（０，１）のときは第３スイッチ群（ｌｌ
ｃ）が、（１，０）のときは第２スイッチ群（ｉｌｂ）
が、（１，１）のときは第１スイッチ群（ｌｌａ）がそ
れぞれ選択される。第１乃至第４スイッチ群（ｌｌａ）
乃至（ｌｉｄ）の１つが選択されると、選択きれたスイ
ッチ群に応じた基準電圧が下位ビット用比較回路＜１２
ａ）乃至（１２ｃ）に印加され、入力信号と比較される
。その為、前記比較回路（１２ａ）乃至（１２ｃ）の出
力端にｒ　Ｈ、又はｒＬ、の出力信号が発生し、前記出
力信号が第２エンコーダ（１３）でエンコードされる。

その結果、前記第２エンコーダ（１３）から下位２ビツ
トの出力信号が発生する。

第３図のＡ／Ｄ変換回路を用いれば、アナログ信号を４
ビツトのデジタル信号に変換することが出来る。その時
、比較回路の数が６個でよいから、第２図の回路に比べ
、エンコーダ及び第１乃至第４スイッチ群が増加してい
るといえども、全体として回路の簡略化を計ることが出
来る。特に、ビット数が多くなった場合、（例えば８ビ
ツトの場合、第２図の回路においては２５５個の比較回
路を必要とするが、第３図の回路の場合３０個で事足り
る）素子数の大幅な減少が計れる。

（ハ）発明が解決しようとする課題 しかしながら、第３図のＡ／Ｄ変換回路においても高次
ビットのデジタル信号を得る場合には素子数が非常に多
くなり問題であった。例えば、前記Ａ／Ｄ変換回路を１
６ビツトで構成する場合、比較回路は５１０個、抵抗は
６５５３６個必要となる。その為、更に構成が簡略化さ
れたＡ／Ｄ変換回路が希求されていた。

（ニ）課題を解決するための手段 本発明は、上述の点に鑑み成きれたもので、第１基準電
源端子と、第２基準電源端子との間に直列接続された複
数の抵抗と、該複数の抵抗の接続点に得られる電圧とア
ナログ入力信号とを比較する複数の比較回路と、該比較
回路の出力信号をエンコートスるエンコーダと、該エン
コーダの出力信号を格納する第１及び第２レジスタと、
該第１及び第２レジスタの出力信号に応じて前記第１及
び第２基準電源端子に印加される電圧を切換える切換回
路とから成り、前記第１レジスタの出力端に上位ビット
のデジタル信号を、前記第２レジスタの出力端に下位ビ
ットのデジタル信号を発生する様にしたことを特徴とす
る。

（＊）作用 本発明に依れば、まず切換回路の出力信号に応じて第１
可変基準電源と第２可変基準電源との差電圧が最大とな
る様に設定され、前記差電圧が複数の抵抗によって分圧
される。そして、アナログ入力信号と複数の抵抗の接続
点に得られる電圧との比較が比較回路において行なわれ
、エンコーダから発生する上位ビットに対応するデジタ
ル信号が第１レジスタに格納される。該第１レジスタに
格納されたデジタル信号に応じて、切換回路は、前記第
１及び第２可変基準電源の電圧を下位ビットを得る為に
必要となる所定値に切換える。そして、その２つの所定
値の差電圧を前記複数の抵抗によって分圧し、得られた
電圧と前記アナログ入力信号との比較が前記比較回路に
おいて行なわれ、エンコーダから発生する下位ビットに
対応するデジタル信号が第２レジスタに格納される。前
記第２レジスタにデジタル信号が格納されると、前記第
２レジスタから制御信号が発生し、切換回路が第１及び
第２可変基準電源の初期設定を行ない、以下同様の動作
が繰り返きれてＡ／Ｄ変換が行なわれる。

（へ）実施例 第１図は、本発明の一実施例を示す回路図で、（１４）
は第１可変基準電圧が印加される第１基準電源端子、（
１５）は第２可変基準電圧が印加きれる第２基準電源端
子、（１６）は前記第１及び第２基準電源端子（１４）
及び（１５）間に直列接続された１６個の第１抵抗（１
６ａ）乃至（１６ｐ＞から成る第１抵抗群、（１７）は
前記第１抵抗（１６ａ）乃至（１６ｐ）の各接続点に得
られる基準電圧と入力端子（１８）に印加されるアナロ
グ入力信号とを比較し、ｒＨ，又はｒ　Ｌ　、の出力信
号を発生する１５個の比較回路（１７ａ）乃至（１７０
）から成る比較回路群、（１９）は前記比較回路群（１
７）の出力信号をエンコードし、４ビツトのデジタル信
号を発生するエンコーダ、（２０）は該エンコーダ（１
９）から得られる上位４ビツトのデジタル信号を格納す
る第１レジスタ、＜２１）は前記エン＝＋−タ（１９）
から得られる下位４ビツトのデジタル信号を格納する第
２レジスタ、（２２）は基準電源端子（２３）とアース
との間に直列接続された１６個の第２抵抗（２２ａ）乃
至（２２ｐ）から成る第２抵抗群、（２４）は、前記基
準電源端子（２３）の電圧とアース電位とを第１及び第
２基準電源端子（１４）及び（１５）に印加するスイッ
チ回路、（２５ａ）乃至（２５ｐ）は前記第２抵抗群（
２２）の各抵抗の接続点に得られる基準電圧を前記第１
及び第２基準電源端子（１４）及び（１５）に印加する
それぞれ２個のスイッチから構成されるスイッチ群、及
び（２６）は第１及び第２レジスタ（２０）及び（２１
）の出力信号に応じて、スイッチ回路（２４）及びスイ
ッチ群（２５ａ）乃至（２５ｐ　）を選択駆動する選択
回路である。

尚、第１図は、アナログ入力信号を上位下位等しく４ビ
ツトづつの合計８ビツトのデジタル信号に変換する場合
である。又、（９０）は基準電圧発生回路を示す。

次にＡ／Ｄ変換動作について説明する。初期動作におい
て、第１及び第２レジスタ（２０）及び（２１）がクリ
アされ選択回路（２６）からスイッチ回路（２４）の２
つのスイッチをオン（開成）させる制御信号Ａが発生す
る。その為、第１基準電源端子（１４）には基準電源端
子（２３）からの基準電圧Ｖ　ｒｅｆが加わり、第２基
準電源端子（１５）にはアース電位が加わり、１６個の
第１抵抗（１６ａ）乃至（１６ｐ）により分圧される。

すると、前記第１抵抗（１６ａ）乃至（１６ｐ）の各接
続点には第１の電圧（Ｖ工、　Ｖ　ｘ・・・ＶＩＳ、Ｖ
、＊）が発生し、比較回路群（１７）に印加きれアナロ
グ入力信号Ｖｉｎと比較される。その際の第１抵抗群（
１６）にはＶ　ｔｅｆの電圧が加わり、抵抗が１６個配
置されているので、そのＬＳＢ（最低位ビット）はＶｒ
ｅｆ／　２　’となる。

前記アナログ入力信号Ｖｉｎのレベルに応じて比較回路
群（１７）の出力端にｒＨ，又は「Ｌヨの出力信号が発
生し、エンコーダ（１９）でエンコードされる為、前記
エンコーダ（１９）の出力端に４ビツトのデジタル信号
が発生する。前記デジタル信号は、第１レジスタ（２０
）に格納され第１乃至第４出力端子（２７）乃至（３０
）に上位４ビツトのデジタル信号が発生するとともに、
選択回路（２６）に制御信号が印加される。

今、アナログ入力信号ＶｉｎのレベルがＶ　ｒ　ｓ　＜
　Ｖｉｎ＜ＶＨであったとすると、上位４ビツトのデジ
タル信号として（１，１，１，０）が得られる。

すると、選択回路（２６）は、第１レジスタ（２０）か
らの制御信号に応じてスイッチ群（２５ｏ）のみをオン
きせる制御信号Ｂを発生する。尚、この時選択回路（２
６）から発生していた制御信号Ａは、停止し、スイッチ
回路（２４）はオフする。その結果、第１基準電源端子
（１４）には電圧Ｖｌｌが加わり、第２基準を源端子（
１５）には重圧Ｖｉ１が加わる。第２抵抗（２２ａ）乃
至（２２ｐ）の両端に発生する電圧はそれぞれＶｒｅｆ
／　２　’であるので、第１及び第２基準電源端子（１
４）及び（１５）間の電圧もＶｒｅｆ／　２　’となる
。この時の、第１抵抗群（１６）におけるＬＳＢは、（
Ｖｒｅｆｆ／２’）　・（１／２’）−Ｖｒｅｆ／２”
となるので、８ビツトのＡ／Ｄ変換を実現出来ることが
解かる。

比較回路群（１７）の出力端には前述の場合と同様にア
ナログ入力信号Ｖｉｎのレベルに応じてｒ　Ｈ。

又はｒ　Ｌ　、の出力信号が発生し、エンコーダ（１９
）でエンコードされる為、前記エンコータ（１９＞の出
力端に４ビツトのデジタル信号が発生する。前記デジタ
ル信号は、第２レジスタ（２１）に格納され第５乃至第
８出力端子（３１）乃至（３４）に下位４ビツトのデジ
タル信号が発生するとともに、選択回路（２６）に制御
信号が印加きれる。前記選択回路（２６）は制御信号に
応じて、制御信号Ｂの発生を停止し、制御信号Ａの発生
を行ないスイッチ回路（２４）を再びオンきせる。その
結果、初期状態が設定きれる。

従って、第１乃至第４出力端子（２７）乃至（３０）に
得られる上位４ビツトのデジタル信号と第５乃至第８出
力端子（３１）乃至（３４）に得られる下位４ビツトの
デジタル信号とをシリアルに配列すれば、入力アナログ
信号をＡ／Ｄ変換した結果の出力デジタル信号を得るこ
とが出来る。

第１図のＡ／Ｄ変換回路によれば、Ｎビットのデジタル
値を得る場合、抵抗は２　Ｘ　２　Ｎ／　１個、比較回
路は２Ｎ／１　１個となり、従来のそれに比べ大幅に少
なくすることが出来る。例えば、１６ビツトの場合 第１図　第２図　第３図 抵抗の数　　　　５１２　　６５．５３６　　６５．５
３６比較回路の数　　２５５　　６５．５３５　　　５
１０となる。

さて、第１図の回路によれば上位・下位ビットを得るの
に際して、抵抗、比較回路、エンコーダを共用し素子数
の更なる削減を計っているが、必ずしも共用する必要は
ない。第４図は、比較回路、エンコーダを上位・下位ビ
ットにそれぞれ用いた場合を示す回路図で、第１図と同
一の回路素子については同一の符号を付しである。第２
抵抗群（２２）からの基準電圧が第１比較回路群（３５
）に印加され、入力端子（１８）からのアナログ入力信
号と比較され、その比較結果が第１エンコーダ（３６）
でエンコードされ第１レジスタ（２０）に格納される。

その為、第１レジスタ（２０）の第１乃至第４出力端子
（２７）乃至（３０）には上位４ビツトのデジタル値が
発生するとともに選択回路（３７）に制御信号が印加さ
れる。すると、選択回路（３７）は第１図のスイッチ群
（２５ａ）乃至（２５ｐ）と同様の構成を有する基準電
圧発生回路（９０）内のスイッチ群を選択駆動し、２つ
の基準電圧が第１及び第２基準電源端子（１４）及び（
１５）に印加される。そして、前記２つの基準電圧の差
電圧を第１抵抗群（１６）で分圧した重圧と入力端子（
１８）からのアナログ入力信号とが第２比較回路群（３
８）で比較され、その比較結果が第２エンコーダ（３９
）でエンコードされ、第２レジスタ（２１）に格納され
る。その為、第２レジスタ（２１）の第５乃至第８出力
端子（３１）乃至（３４）には下位４ビツトのデジタル
信号が発生する。従って、第４図の回路によれば、第１
図の場合と同様のＡ／Ｄ変換を行なうことが出来る。

第１図及び第４図では上位ビットと下位ビットの如く２
つに分けて演算する場合を説明したが、本発明はこれに
限定されるものでは無く、上位・中位・下位ビットの如
く３つに分けて演算しても良い、第５図は上位・中位・
下位ビットを等しく４ビツトづつ設定し、合計１２ビツ
トのデジタル値を得る場合を示す回路図で、第１図と同
一の回路素子については同一の符号を付しである。初期
状態において、スイッチ（４０）は接点ａ側に切換えら
れており、第３基準電源（４１）の電圧は、第１図の基
準電圧Ｖ　ｒｅｆと同じ値に設定きれているので、第１
図の場合と同様の演算が行なわれ、第１レジスタ（２０
）の第１乃至第４出力端子（２７）乃至（３０）には上
位４ビツトのデジタル値が得られ、選択回路（４２）に
制御信号が印加される。そして、基準電圧発生回路（９
０）は選択回路（４２）からの制御信号Ｂに応じて第１
図の場合と同様に切換えられる。

この場合、第１及び第２基準電源端子（１４）及び（１
５〉間に加わる電圧はＶｒｅｆ／　２　’となるので、
第１抵抗群（１６）におけるＬＳＢはＶ　ｒｅｆ／　２
　”となる。

そして、今度は第１図の下位ビットに相当する中位ビッ
トの演算が行なわれ、第２レジスタ（２１）の第５乃至
第８出力端子（３１）乃至（３４）には中位４ビツトの
デジタル値が°得られ、選択回路（４２）に制御信号が
印加される。すると、選択回路（４２）から再び制御信
号Ｂが発生し、基準電圧発生回路（９０）を切換えると
ともにスイッチ（４０）を接点す側に切換える。第４基
準電源（４３）の電圧は、Ｖｒｅｆ／　２　’に設定さ
れているので、第１及び第２基準電源端子（１４）及び
（１５）間に加わる電圧はＶｒｅｆ／　２　”となる。

その為、第１抵抗群（１６）におけるＬＳＢはＶｒｅｆ
／　２　’　”となり、１２ビツトのＡ／Ｄ変換を実現
出来ることが解かる。そして、今度は下位ビットの演算
が行なわれ、第３レジスタ（４４）の第９乃至第１２出
力端子（４５）乃至（４８）には下位４ビツトのデジタ
ル値が得られる。従って、第５図の回路に依れば、上位
・中位・下位にビットを分は第１図と同様のＡ／Ｄ変換
を行なうことが出来る。

（ト）発明の効果 以上述べた如く、本発明に依れば、高速用のＡ／Ｄ変換
回路を簡単な構成で提供出来る。特に本発明においては
、従来の直並列比較方式のＡ／Ｄ変換回路に比べ、抵抗
の個数を大幅に削減しているので、ＩＣ化に際してチッ
プ面積の減少、消費電流の減少等を計ることが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図及び第
３図は従来のＡ／Ｄ変換回路を示す回路図、第４図及び
第５図は本発明の別の実施例を示す回路図である。 （１４）・・・第１基準電源端子、　（１５）・・・第
２基準電源端子、　（１６）・・・第１抵抗群、　（１
７）・・・比較回路群、（１９）・・・エンコーダ、（
２０）・・・第１レジスタ、　（２１）・・・第２レジ
スタ、　（２２）・・・第２抵抗群、　（２６）・・・
選択回路、　（９０）・・・基準電圧発生回路。

Claims (4)

【特許請求の範囲】
1. （１）第１基準電源端子と第２基準電源端子との間に直
   列接続された複数の抵抗と、 該複数の抵抗の接続点に得られる電圧とアナログ入力信
   号とを比較する複数の比較回路と、該比較回路の出力信
   号をエンコードするエンコーダと、 該エンコーダの出力信号を格納する第１及び第２レジス
   タと、 該第１及び第２レジスタの出力信号に応じて前記第１及
   び第２基準電源端子に印加される電圧を切換える切換回
   路とから成り、 前記第１レジスタの出力端に上位ビットのデジタル信号
   を、前記第２レジスタの出力端に下位ビットのデジタル
   信号を発生する様にしたことを特徴とするＡ／Ｄ変換回
   路。
2. （２）２つの基準電源の間に直列接続された複数の第１
   抵抗と、 該複数の第１抵抗の接続点に得られる電圧とアナログ入
   力信号とを比較する複数の第１比較回路と、 該複数の第１比較回路の出力信号をエンコードする第１
   エンコーダと、 該第１エンコーダの出力信号を格納する第１レジスタと
   、 前記複数の第１抵抗の両端にそれぞれ発生する２つの基
   準電圧の内の１つを選択する基準電圧発生回路と、 前記第１レジスタの出力信号に応じて前記基準電圧発生
   回路を選択駆動する選択回路と、 前記基準電圧発生回路から得られる２つの基準電圧の差
   電圧を分圧する直列接続された複数の第２抵抗と、 該複数の第２抵抗の接続点にそれぞれ得られる電圧と前
   記アナログ入力信号とを比較する複数の第２比較回路と
   、 該複数の第２比較回路の出力信号をエンコードする第２
   エンコーダと、 該第２エンコーダの出力信号を格納する第２レジスタと
   から成り、前記第１レジスタの出力端に上位ビットのデ
   ジタル信号を、前記第２レジスタの出力端に下位ビット
   のデジタル信号を発生する様にしたことを特徴とするＡ
   ／Ｄ変換回路。
3. （３）第１基準電源端子と第２基準電源端子との間に直
   列接続された複数の第１の抵抗から成る第１の抵抗群と
   、 該複数の第１の抵抗の接続点に得られる電圧とアナログ
   入力信号とを比較する複数の比較回路と、 該比較回路の出力信号をエンコードするエンコーダと、 該エンコーダの出力信号を格納する第１乃至第３レジス
   タと、 第３基準電源と、 該第３基準電源の基準電圧を得たいデジタル値のビット
   数に応じて分圧した基準電圧を発生する第４基準電源と
   、 前記第３及び第４基準電源を選択するスイッチと、 該スイッチと基準電源との間に直列接続された複数の第
   ２抵抗と、 該複数の第２抵抗の両端にそれぞれ発生する２つの基準
   電圧の内の１つを選択する基準電圧発生回路と、 前記第１乃至第３レジスタの出力信号に応じて前記基準
   電圧発生回路及び前記スイッチを選択駆動する選択回路
   とから成り、前記第１乃至第３レジスタの出力信号に応
   じて前記スイッチを切換えるとともに前記第１レジスタ
   の出力端に上位ビットのデジタル信号を、前記第２レジ
   スタの出力端に中位ビットのデジタル信号を、前記第３
   レジスタの出力端に下位ビットのデジタル信号を発生す
   るようにしたことを特徴とするＡ／Ｄ変換回路。
4. （４）前記基準電圧発生回路は、初期状態において前記
   第１の抵抗群から得られる最大電圧と最小電圧とを発生
   することを特徴とする請求項第３項記載のＡ／Ｄ変換回
   路。