JPH0525409B2 - - Google Patents

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JPH0525409B2
JPH0525409B2 JP60025319A JP2531985A JPH0525409B2 JP H0525409 B2 JPH0525409 B2 JP H0525409B2 JP 60025319 A JP60025319 A JP 60025319A JP 2531985 A JP2531985 A JP 2531985A JP H0525409 B2 JPH0525409 B2 JP H0525409B2
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voltage
current
ref
signal
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JP60025319A
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Benkataramana Koruuri Madohabupurasado
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Publication date
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Publication of JPH0525409B2 publication Critical patent/JPH0525409B2/ja
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    • H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】 （発明の背景） 本発明は電気アナログ信号を対応するデジタル
信号に変換する装置、特に対応するデジタル表現
に変換すべきアナログ信号電圧を受信する入力端
子と、第１及び第２出力電流ラインを有する切換
可能電流源と、前記切換可能電流源の出力電流ラ
インに結合され、入力電圧信号レンジを複数個の
電圧サブレンジに分割する複数個の基準電圧を発
生する抵抗チエーン分圧器と、基準電圧源を前記
切換可能電流源と前記抵抗チエーン分圧器に結合
する手段と、前記抵抗チエーン分圧器の複数個の
基準電圧を前記入力端子のアナログ信号電圧と比
較して該アナログ入力信号を含む電圧サブレンジ
を表す複数個の制御信号を取り出す比較手段と、
前記取り出された制御信号に応答して前記入力端
子のアナログ入力電圧に対応するデジタル信号の
第１及び第２デジツトを表す少なくとも第１及び
第２の２進制御信号を発生するデコーダと、前記
デコーダからの第１及び第２の２進制御信号に応
答して前記切換可能電流源を制御して前記出力ラ
インの電流を前記第１及び第２の２進制御信号に
より決まる値に再調整して前記抵抗チエーン分圧
器が前記入力端子のアナログ入力電圧を含む第２
の幅の狭い電圧サブレンジを表す第２の複数個の
基準電圧を発生するようにする制御手段と、前記
第１及び第２の２進制御信号をストアする手段
と、前記制御手段に結合され、スタート信号に応
答して当該Ａ／Ｄ変換器の変換サイクルを開始さ
せると共に前記制御手段にその動作を制御する制
御パルスを供給する制御ロジツク装置とを具える
逐次比較（近似）型Ａ／Ｄ変換器に関するもので
ある。
このようなタイプのＡ／Ｄ変換器は米国特許第
3298014号明細書から既知である。
アナログ量を対応するデジタル量に変換するの
に有用な装置が多数存在する。初期のＡ／Ｄ変換
技術の一例として全並列型Ａ／Ｄ変換器があり、
この変換器では変換すべきデジタル入力信号を複
数個の比較器に並列に供給し、各比較器によりこ
の信号を等しい値の複数個の抵抗を含み基準電圧
を分圧して各量子化レベルに対応する基準レベル
を発生する抵抗チエーンから得られる電位と比較
する。任意のレベルのアナログ入力信号に対し、
入力信号レベルより低い量子化レベルに関連する
全ての比較器は駆動されるが、入力信号レベルよ
り高い量子化レベルに関連する比較器は駆動され
ない。全ての比較器の出力はアナログデコーダに
供給され、これにより対応する並列出力デジタル
信号が発生される。このタイプの変換器は極めて
高速であるが、ｎビツト変換器に対して2n−１個
の比較器と比較的大型で複雑なデコーダを必要と
するために極めて費用がかかること明らかであ
る。10ビツトＡ／Ｄ変換器は1023個の比較器を必
要とする。他の欠点は電力消費が極めて大きく且
つ入力端子に接続される多数の比較器のために大
きな入力キヤパシタンスを示す点にある。
Ａ／Ｄ変換問題の他のアプローチとして逐次比
較（近似）型アナログ／デジタル変換器があり、
その基本理論は「IEEE Transactions on
Circuits and Systems」Vol.CAS−25 No.７，
July 1978，の第407−408頁に開示されている。
逐次比較レジスタ（SAR）法においては、アナ
ログ入力電圧を電流に変換することができ、各ク
ロツクサイクル毎にこの電流を比較器においてデ
ジタル／アナログ変換器（DAC）からのビツト
電流と、最上位ビツト（MSB）の電流から出発
して逐次比較する。比較器出力はＡ／Ｄ変換器の
対応する出力ビツトを表わす。これがため、アナ
ログ入力信号はｎクロツクサイクルでｎビツトデ
ジタル信号に変換される。このアプローチの利点
は変換器が必要とする素子が少くてすみ、例えば
比較器を１個必要とするのみであること及び電力
消費が全並列法よりも著しく小さくなることにあ
る。しかし、この方法の大きな欠点は比較プロセ
スが極めて遅く、ｎビツトデジタル信号出力を得
るのに少くともｎクロツクサイクルを必要とする
点にある。
SAR法の変形としてサブレンジ型Ａ／Ｄ変換
器がある。このタイプの変換器の理論は
「Analog−Digital Conversion Handbook」
Digital Equipment Corp.発行、1964年の第20〜
22頁に開示されている。このハンドブツクの第１
８図には抵抗チエーンと一連の比較器を含むサブ
レンジ型変換器が開示されている。各比較器の一
方の入力端子はアナログ信号入力端子に接続さ
れ、他方の入力端子は抵抗チエーンの等間隔口出
しタツプにそれぞれ接続される。この変換器は抵
抗チエーンの上端及び下端にそれぞれ接続された
第１及び第２のDACと、全比較器の出力端子に
結合された並列デコーダも含んでいる。サブレン
ジ法は全入力アナログレンジを複数個のサブレン
ジに分割し、適切なサブレンジを比較器と抵抗チ
エーンにより選択し、次いでこのサブレンジを前
よりもつと細かいサブレンジに分割し、所望の分
解能が達成されるまでこの処理をくり返すもので
ある。
第１クロツクサイクル中、第1DACが最大電圧
にセツトされ、第2DACが零にセツトされる。一
連の比較器の出力は入力信号がどのサブレンジに
あるかを示し、例えば２個の隣接比較器CK及び
CK+1に供給される基準電圧間にあることを示す。
次のクロツクサイクル中、比較器CKの基準電圧
が第2DACに供給され、比較器CK+1の基準電圧が
第1DACに供給されて比較器CK及びCK+1の基準電
圧値間に第２セツトのサブレンジが発生される。
この動作が所望の分解能が得られるまでくり返さ
れる。もつと精巧なサブレンジ型Ａ／Ｄ変換器が
頭書に記載した米国特許第3298014号明細書から
既知である。この変換器ではサブレンジを第１及
び第２の２進制御信号に応答して２個のDACに
より決定している。これらのサブレンジ型Ａ／Ｄ
変換器の大きな欠点は２個のデジタル／アナログ
変換器（DAC）を必要とし、これにより装置の
サイズとコストが増大する点及び２個のDACを
精密に整合させなければならないという追加の問
題が生ずる点にある。
（発明の概要） 以上から、本発明の目的は上述した既知の変換
器の欠点を克服したアナログ／デジタル変換器を
提供することにある。
本発明の他の目的はただ１個のDACを使用し
てアナログ入力をデジタル出力に変換するサブレ
ンジ型Ａ／Ｄ変換器を提供することにある。
本発明の更に他の目的は基準電圧源の負荷を一
定に維持するようにした一層小型で一層効率のよ
いＡ／Ｄ変換器を提供することにある。
本発明の更に他の目的はマルチステツプ並列変
換法を使用する汎用高速度高分解能Ａ／Ｄ変換器
を提供することにある。
本発明は頭書に記載したタイプの逐次比較型
Ａ／Ｄ変換器において、前記切換可能電流源は前
記第１及び第２電流出力ラインと第３出力電流ラ
インを有する単一の３位置切換可能電流出力デジ
タル−アナログ変換器を具え、前記抵抗チエーン
は前記基準電圧源と前記第１出力電流ラインにそ
れぞれ結合された第１及び第２終端子を有する少
くとも３個の直列接続の等値抵抗を含み、前記第
２及び第３出力電流ラインは前記抵抗チエーンの
中間タツプ点及び電源端子にそれぞれ結合し、前
記抵抗チエーンは前記基準電圧が発生する少くと
も３個のタツプ点を有し、前記デジタル−アナロ
グ変換器は各別の３位置半導体制御スイツチに結
合された複数個の電流源を具え、前記３位置スイ
ツチがそれぞれの電流源を前記第１、第２及び第
３電流出力ラインに選択的に結合して変換サイク
ルの各ステツプ毎に前記抵抗チエーンを流れる電
流を再調整して変換サイクルのステツプ毎に新し
い一組の基準電圧を発生させて電圧サブレンジを
前記制御手段に供給される前記デコーダの第１及
び第２の２進制御信号の関数として変換サイクル
のステツプ毎に順次幅狭にするようにしたことを
特徴とする。
本発明の好適実施例では並列エンコーダによつ
て各クロツクサイクルごとに２ビツトづつ量子化
することによりアナログ量を対応するデジタル量
に変換する。
（好適実施例の説明） 第１図は単一の３位置切換可能電流出力DAC
を使用する新規なマルチステツプ並列Ａ／Ｄ変換
器のブロツク図を示す。入力端子１は対応するデ
ジタル信号（例えば10ビツトデジタル表現）に変
換すべきアナログ入力電圧を受信する。第１、第
２及び第３比較器２，３及び４は入力端子１に接
続された非反転入力端子（＋）を有する。３個の
等値抵抗５，６及び７から成る抵抗チエーン（分
圧器）の一端を基準電圧Vrefを受信する端子８に
接続する。
抵抗チエーン５−７は比較器２，３及び４の反
転入力端子（−）にそれぞれ接続されたタツプ点
９，１０及び１１を有する。10ビツト用の３位置
切換可能電流出力デジタル／アナログ変換器
（DAC）１２は抵抗５と端子８との接続点に接続
された第１端子を有し、この端子において電流O
をスイツチし得る。DAC１２は抵抗チエーンの
タツプ点９に接続されたスイツチ可能電流IO2の
ための第２端子及びタツプ点１１に接続されたス
イツチ可能電流IO1のための第３端子を有する。
これにより基準電圧源の負荷を一定に維持する。
比較器２，３及び４はデコーダ１３の入力端子
に接続された出力ラインを有する。このデコーダ
は比較器出力をD10及びD9で示す２個のMSBか
ら出発して２ビツトづつ逐次変換して10ビツトデ
ジタル表現に変換する。これがため、アナログ入
力信号は変換サイクルの各ステツプ中並列デコー
ダ１３において逐次２ビツトづつ量子化される。
各ビツト対はDD１及びDD２で示すデコーダ出
力ラインに現われる。
本例では各ステツプにおいて全入力信号レンジ
を４個のサブレンジに分割し、出力ラインDD１
及びDD２に２個のデータビツトを発生させる。
これがため、アナログ入力電圧は５ステツプの変
換サイクルでそのデジタル表現に変換される。各
ステツプにおいて入力電圧を含むサブレンジが選
択される。順次の各ステツプにおいて選択された
サブレンジは所望の分解能が達成されるまで更に
小さいサブレンジに分割される。
デコーダ出力ラインDD１及びDD２上の２個
のデータビツトは逐次比較レジスタ（SAR）１
４に供給される（その動作は後に詳述する）。
SAR１４は慣例のSAR型Ａ／Ｄ変換器に使用さ
れているものを変更したものである。SAR１４
はシフトレジスタと、データラツチと、デコーダ
回路とを含む。SAR１４内のシフトレジスタは
デコーダ１８からのデータをデータラツチにラツ
チする適正なタイミング順序を与え、これらラツ
チが出力バツフア１５を直接駆動する。シフトレ
ジスタ及びデータラツチの出力はANDゲートに
よりデコードされてDAC１２内のスイツチを制
御する。デジタル出力信号は出力バツフア１５の
出力端子に現われる。図には10個の出力端子のう
ちの２個、即ちMSB（D10）用の端子１６及び
LSB（D1）用の端子１７のみを示してある。もう
一つの出力端子１８は変換サイクルの終了を信号
する論理信号を出力する。
アナログ／デジタル変換器の動作は制御ロジツ
クモジユール１９により制御され、このモジユー
ル１９はマイクロプロセツサから導出される４個
のデジタル入力制御信号CLK，，及
びにより制御される。CLK入力は変換器の
種々の素子を同期させるシステムクロツクであ
る。変換器の動作はパルスにより開始さ
れる。即ち、このパルスの負縁が変換サイクルを
開始させる。入力の高レベルはシステムが
STARTパルスに応答するのを禁止する。入
力の低レベルは出力バツフアをエネーブルし、高
レベルは出力バツフアをスリーステート（高イン
ピーダンス）状態にせしめる。制御ロジツク１９
は１対の制御信号SPA及びSPBを発生し、これ
ら信号は制御ライン２０を経てSAR１４に供給
され変換サイクルを開始させる。制御ロジツク１
９は更にSAR１４からライン２１を経て信号を
受信すると共にライン２２を経て出力バツフア１
５のバツフア段に信号を供給して変換サイ
クルの終了を指示する。
本発明の一実施例では、＋5Vと−5VのDC電源
電圧と、2.5Vの基準電圧Vrefを使用する。外部
START信号の受信時に制御ロジツク１９はＡ／
Ｄ変換器を初期状態にリセツトする。抵抗５，６
及び７は等しい値(R)を有する。初期状態、即ちリ
セツト状態では、DAC１２の２個のMSB電流
（ビツト１０及び９）が電流ライン0にスイツチ
され、DAC１２のラインI01の電流はI01＝Vref／4Rに なり、ラインI02＝０になる（これら電流の導出
を個々のシステムモジユールと関連して後に詳細
に説明する）。このとき抵抗チエーン５−７を流
れる電流は等しい値の各抵抗間に電圧降下を発生
し、タツプ点９，１０及び１１の電圧レベルはそ
れぞれV1＝3Vref／４，V2＝Vref／２，V3＝Vref／４に
な る。換言すれば抵抗チエーンを流れる電流は各抵
抗間にＡ／Ｄ変換器の全レンジの1/4の電圧を発
生する。即ち、Vref／４の電圧降下が抵抗５〜７
の各々の両端間に発生する。
今、入力端子１の入力アナログ電圧Vioが下記
の表に示すように基準電圧レベルV1及びV2間の
レベルにあるものと仮定する。例えばVioは
1.761Vであるものとする。基準電圧Vref＝2.5Vの
場合、抵抗チエーン分圧器のタツプ点９の基準電
圧レベルV1＝３（2.5）／４＝1.875V、タツプ点１０ の基準電圧レベルV2＝2.5／２＝1.25V、タツプ点１ １の基準電圧レベルV3＝2.5／４＝0.625Vになる。
抵抗５〜７の各々の抵抗値Ｒは625オームである。
アナログ入力電圧Vioはラツチ形比較器２〜４
（正縁トリガ）によりこれら３つの電圧レベルと
比較される。次いでデコーダ１３がこれら比較器
の出力を第１の２データビツト、即ち２個の
MSB D10及びD9に変換し、デコーダの出力ライ
ンDD１及びDD２に出力する。変換サイクルの
この第１ステツプ中、入力電圧は４個のサブレン
ジのうちの一つの中に位置し、即ちVioはOVと
V3（Vref／４）との間、V3とV2（Vref／２）との間、V2 とV1（3Vref／４）との間、又はV1とVrefとの間の何 れかに位置する。上述の仮定の例では表に示すよ
うにVioは電圧レベルV1とV2との間、即ち3Vref／４ とVref／２との間のサブレンジに位置している。こ の場合、２進“１”信号がデコーダ出力ライン
DD１に発生し、２進の“０”信号がデコーダ出
力ラインDD２に発生する。これら２個のMSBデ
ータビツトはクロツク信号の次の負縁で逐次比較
レジスタ１４にラツチされる。斯くして第１変換
ステツプは４個のサブレンジの１つを選択し終え
る。同時に、SARは斯くして得られた２個の
MSBビツトD10及びD9を出力バツフア１５のD10
及びD9バツフアユニツトに転送する。
デジタル信号の次の２ビツト（D8及びD7）を
決定するためには、先に決定したサブレンジを先
に決定した電圧レベルV1とV2との間を等間隔の
電圧レベルで分割した４個の更に小さいサブレン
ジに拡大する必要がある。変換サイクルの次の
（第２）ステツプ中、DAC１２内のスイツチが
SAR１４により制御されてDAC１２のビツト８
及び７の電流を電流ラインI01から電流ライン0に
スイツチせしめ、I01をVref／16Rに、即ち第１ス
テツプ中の値の1/4の値に減少させる。これによ
り抵抗５〜７の各々の両端間の電圧降下はVref／
16になる。
更に、第１ステツプにおいて決定されたデータ
ビツトD10及びD9の補数をDAC１２の電流ライン
I02にスイツチする。即ち、I02＝10×I10＋9×I9
であり、上述の例ではD10＝１及びD9＝０が決定
されているためI02＝０×I10＋１×I9＝I9＝Vref／
4Rになる。この電流I02は抵抗５の両端間に
Vref／4Rの追加の電圧降下を生ずる。
I01とI02の合成効果はタツプ点９の電圧V1をV1
＝Vref−Vref／16−Vref／４＝11Vref／16の値、
即ち選択されたサブレンジの上限値からVref／16
の値だけ低い値にセツトすることになる。I01に
より抵抗６及び７間に発生するVref／16の電圧降
下はタツプ点１０及び１１にそれぞれV2＝
11Vref／16−Vref／16＝10Vref／16及びV3＝
10Vref／16−Vref／16＝9Vref／16の電圧を発生す
る。換言すれば、Vref／２と3Vref／４で限界さ
れた先決サブレンジが、タツプ点９，１０及び１
１の電圧をV1＝11Vref／16、V2＝10Vref／16及び
V3＝9Vref／16に設定することにより４個の更に
小さいサブレンジに分割されたことになる。
ステツプ１と同様に、比較器２〜４及びデコー
ダ１３はアナログ入力電圧Vioに対応するデジタ
ル出力信号の次の２データビツトD8及びD7を決
定する。ステツプ２の終了時に、先に仮定した値
のVioに対してはデコーダ出力ラインDD１及び
DD２の各々に２進“１”信号が発生する。
この処理はステツプ３，４及び５においてくり
返されて残りのデータビツトD6及びD5（ステツプ
３）、D4及びD3（ステツプ４）及びD2及びD1（ス
テツプ５）を決定する。Vioに向かつて連続的に
収れんするよう順次の各ステツプにおいて前のサ
ブレンジより小さいサブレンジが選択される。前
記の表は先に仮定した値のVioに対する変換サイ
クルの最初の３ステツプを示すもので、DAC１
２の出力電流と、抵抗チエーンのタツプ点の電圧
（V1，V2，V3）と、デコーダ１３の出力データ
ビツト（DD１及びDD２）とを示してある。電
流ライン0の電流は： 0＝IFS−I01−I02 であり、ここでDAC１２のIFS（即ち、フルスケー
ル電流）はVref／Ｒである。
次にデジタル／アナログ変換器（DAC）１２
を第２図につき詳細に説明する。このDACは６
個のMSB D10−D5を発生する２レベルの交互配
置等値電流源から成る。電流源を交互配置する技
術を用いて素子整合によるエラーを総計的に平均
化して精度を改善する。第１レベルは８個のトラ
ンジスタQAを具え、第２レベルは７個のトラン
ジスタQBを具える。トランジスタQAは４：２：
１の比に接続した７個の交互配置等値電流源を構
成してDACの３個のMSB電流I10，I9及びI8を発
生する。第８電流源（トランジスタ３２）を第２
レベルの同じく７：２：１の比に接続した７個の
交互配置等値電流源（トランジスタQB）に接続
して次の３個のビツト電流I7，I6及びI5を発生さ
せる。DACの最後の４ビツト電流I4−I1は４個の
トランジスタQD1〜QD4及び抵抗RBのラダー回路
網を含むいわゆるＲ／2Rラダー回路により発生
される。個々のビツト電流は、SAR１４から制
御ライン２４を経て受信される信号の制御の下で
オン状態とオフ状態との間をスイツチされる差動
増幅器２３から成る３位置スイツチによつて３個
の出力電流ラインI01，I02及び0に選択的に接続
される。
DAC１２は電圧レベルをシフトして電流源の
トランジスタQA，QB及びQD1−QD5に所要のベー
ス電圧を供給する回路を具える。この回路は基準
制御増幅器２５（例えばμA741のような慣例の演
算増幅器）を含み、その反転入力端子（−）は大
地に接続し、その非反転入力端子（＋）を抵抗
Rref（＝4R）を経て電圧Vrefの入力端子２６に結
合する。トランジスタQC，QR1及びQR2は基準制
御増幅器２５の出力端子とその非反転入力端子と
の間の負帰還ループを構成する。バイアス電流源
２７は種々のトランジスタ、例えばトランジスタ
QC，QB等のバイアス電流を供給する。
定常状態においては増幅器２５の負帰還ループ
はその正（非反転）入力端子をその負（反転）入
力端子に極めて近い電位（大地電位）にせしめ
る。これがため抵抗Rrefを流れる電流はVref／Rrefであ る。増幅器の入力バイアス電流は無視し得るほど
小さいため、トランジスタQCのコレクタ電流も
Vref／Rrefになる。ベース電流を無視すればトランジ スタQR1及びQR2の各々のコレクタ電流はVref／2Rrefに 等しくなる。これがため、基準制御増幅器２５は
トランジスタQR1及びQR2のベースをそれらのコ
レクタ電流がVref／2Rrefに等しくなるように駆動する ものであると言うことができる。
トランジスタQAは全てトランジスタQR1及び
QR2と同一であり、且つ各トランジスタはそのエ
ミツタリードに等しい値の抵抗RAを有している。
そしてこれらトランジスタQAも同一のベース電
位で駆動されるため、これらの各トランジスタの
エミツタ電流もVref／2Rrefに等しくなる。
これらトランジスタQAの４個のコレクタを相
互接続してライン２８に４×Vref／2Rref＝2Vref／Rref
に等 しい電流I10を供給する電流源を構成する。この
電流I10はMSB（ビツト１０）電流源を構成する。
同様に、２個のQAトランジスタ２９及び３０
を相互接続して次のMSB（ビツト９）電流源I9＝
Vref／Rrefを構成する。単一トランジスタ３１は第 3MSB（ビツト８）電流源I8＝Vref／2Rrefを構成する。
残りのQAトランジスタ３２の電流は並列に接続
されたトランジスタQBと、Ｒ／2Rラダー回路網
に供給される。
図中に３３及び３４で示す回路点の右側にあ
る、５個のトランジスタQD1〜QD5と抵抗RBのラ
ダー回路網を含む回路網はエミツタリードに抵抗
RBが接続された１個のトランジスタQBに等価で
あるものとみなすことができる。これがため第２
レベルの全回路は各々エミツタ抵抗RBを有する
８個のトランジスタQBに等価である。これがた
め、各トランジスタQBを流れるコレクタ電流は
QAトランジスタ３２のコレクタ電流の８分の１
になる。従つて、各トランジスタQBのコレクタ
電流はVref／16Rrefに等しい。
これらトランジスタQBの４個のコレクタを相
互接続して第4MSB（ビツト７）電流源I7＝
4Vref／16Rref＝Vref／4Rrefを構成する。同様に、２個
のQB トランジスタ３５及び３６を相互接続してビツト
６の電流源I6＝Vref／8Rrefを構成する。単一QBトラン ジスタ３７はビツト５の電流源I5＝Vref／16Rrefを構成 する。
回路点３４及び３５の右側に示す回路網は多く
のＡ／Ｄ変換器に使用されている代表的なＲ−
2Rラダー回路網である。ノード３４に流れ込む
電流は各トランジスタに２進分配される。
これがため、トランジスタQD1−QD5のコレク
タ回路には次の電流が流れる。
ビツト４＝QD1のコレクタ電流 ＝I4＝Vref／32Rref ビツト３＝QD2のコレクタ電流 ＝I3＝Vref／64Rref ビツト２＝QD3のコレクタ電流 ＝I2＝Vref／128Rref ビツト１＝QD4のコレクタ電流 ＝I1＝Vref／256Rref Iternioatipo＝QD5のコレクタ電流 ＝IT＝Vref／256Rref トランジスタQD1〜QD5はトランジスタQBと同
一である。トランジスタQD1〜QD5を流れるコレ
クタ電流はトランジスタQBを流れる電流と同一
でない。これらのトランジスタを流れる電流の比
は次の通りである。
IC（QB）／IC（QD1）＝IC（QD1）／IC（QD2）＝IC（QD2
）／IC（QD3）＝IC（QD3）／IC（QD4）＝２ これらトランジスタの電流密度は２倍づつ相違
するため、これらのコレクタ電流のベース／エミ
ツタ電圧VBEはKTlog2／ｑ倍づつ相違する。これは 電流の２進加重にエラーを生起し得る。この問題
の一つの解決策は第２図に示すようにこれらトラ
ンジスタのベース回路に抵抗RCを挿入すること
である。この場合、これらトランジスタのベース
間の抵抗RCの両端間にKTlog2／ｑの電圧降下が発 生する。これにより電流密度が２倍づつ相違する
ことによるVBEの差が補償される。即ち、KT／ｑ log2／RCに等しい電流をこれらの抵抗に流せば、
トランジスタQD1〜QD5のベース間にKTlog2／ｑに 等しい電圧降下が生じ、これらトランジスタの不
等電流密度によるVBEの不等が補正される。
KT／ｑlog2／RCの電流を発生する回路をトラン ジスタQE，QFと２個の同一トランジスタQGとで
構成する。トランジスタQFのエミツタ面積をト
ランジスタQEのエミツタ面積の２倍にする。従
つて、トランジスタQFの飽和電流はトランジス
タQEの飽和電流の２倍になる（即ち、IS（QF）＝
2IS（QE））。ベース電流を無視すれば２個の同一ト
ランジスタQGのコレクタ電流は同一である。こ
れがため、それらのVBEは同一である。キルヒホ
ツフの電圧法則を適用すると、 VBE（QE）＋VBE（QG）＝IFRC＋VBE（QF）＋VBE（QG） VBE（QE）−VBE（QF）＝IFRC QE及びQFのコレクタ電流は同一であるため、 KT／ｑlogIC（QE）／IS（QE）−KT／ｑlogIC（QF）／IS
（QF）＝IFRC KT／ｑlogIC（QE）／IS（QE）×IS（QF）／IC（QF）＝I
FRC KT／ｑlogIS（QF）／IS（QE）＝IFRC KT／ｑlog2＝IFRC 従つて、 IF＝KT／ｑlog2／RC が得られる。
下記の表は個々のビツト電流を要約して示すも
のである。表の値は基準電圧Vref＝2.5V及びRref
＝2.5KΩ（Rref＝4R）の場合に対応する。
ビツト電流値の表 Iref＝基準電流＝Vref／Rref＝1mA I10＝ビツト１０電流＝2Vref／Rref＝2mA I9＝ビツト９電流＝Vref／Rref＝1mA I8＝ビツト８電流＝Vref／2Rref＝0.5mA I7＝ビツト７電流＝Vref／4Rref＝0.25mA I6＝ビツト６電流 ＝Vref／8Rref＝0.125mA I5＝ビツト５電流 ＝Vref／16Rref＝0.0625mA I4＝ビツト４電流 ＝Vref／32Rref＝0.03125mA I3＝ビツト３電流 ＝Vref／64Rref＝0.01625mA I2＝ビツト２電流 ＝Vref／128Rref＝0.0078125mA I1＝ビツト１電流 ＝Vref／256Rref＝0.00390625mA IT＝Ｒ−2R終端電流＝Vref／256Rref＝0.00390625mA ビツト電流I10，I9及びびI2＋I1は２個のトラン
ジスタ２３から成る各別のトランジスタ群のエミ
ツタにそれぞれ接続する。他のビツト電流I3〜I8
は３個のトランジスタ２３から成る各別のトラン
ジスタ群のエミツタにそれぞれ接続する。これら
トランジスタ２３はSAR１４から制御ライン２
４及び入力端子３８を経てそれらのベース電極に
供給される信号の制御の下でスイツチとして機能
する。これらトランジスタ２３はビツト電流を
SAR１４の制御の下でDAC１２の出力ライン0，
I01，及びI02に選択的に供給し、これら電流は次
いで抵抗チエーン、比較器及びデコーダ１３によ
り制御される。変換サイクルのどのステツプにお
いてもトランジスタ２３の全アレーのうちの９群
のトランジスタがターンオンするが、９群のトラ
ンジスタの各群の１個のトランジスタ２３のみが
ターンオンする。例えば、ビツト８電流ラインI8
の中央トランジスタ２３がターンオンする場合に
はラインI8に接続された他の２個のトランジスタ
はカツトオフするため、ビツト８電流I8は出力ラ
インI02にのみ流れる。
変換サイクルの第１ステツプにおいてはビツト
電流I10及びI9の左側トランジスタ２３がターンオ
ンされるため、出力ライン0が電流0＝I9＋I10＝
1mA＋2mA＝3mAを流す（Vref＝2.5V及びRref
＝2.5KΩの場合）。同時にビツト電流ラインI3〜
I8に接続された各３個のトランジスタ群の右側ト
ランジスタ２３がターンオンされるため、ビツト
電流I3〜I8は出力ラインI01に流れる。同様に、ビ
ツト電流ラインI2＋I1に接続されたトランジスタ
対の右側のトランジスタがターンオンされるた
め、この電流も出力ラインI01に流れる。トラン
ジスタQD5からの終端電流Itも出力ラインI01に流
れる。出力ラインI02は変換サイクルのステツプ
１においては何の電流も流さない。これにより分
圧器５，６及び７のタツプ点にはそれぞれ次の電
圧： V1＝3Vref／４，V2＝Vref／２，V3＝Vref／４ が設定される。
これらの値の場合、Ａ／Ｄ変換器はアナログ入
力電圧に対応するデジタル信号の２個のMSB（ビ
ツト１０及び９）を決定する。先に仮定したアナ
ログ入力値の場合D10＝１及びD9＝０になる。
Ａ／Ｄ変換プロセスの第１ステツプで２個の
MSBが決定されたら、分圧器の電圧V1，V2及び
V3を新しい値にステツプ変化させてデジタル信
号の次の２ビツト（ビツト８及び７）を決定する
必要がある。先のアナログ入力電圧の場合には、
アナログ入力電圧は３／４Vrefと１／２Vrefとの間にあ るため、これらの新しい電圧はV1＝11／16Vref，V2 ＝10／16Vref及びV3＝９／16Vrefにする。変換サイクル の第２ステツプにおける抵抗チエーンの抵抗６及
び７の電圧降下はアナログ入力電圧値と無関係に
Vref／16、即ち前のステツプ（ステツプ１）中の電 圧降下の1/4にする。
第１図につき述べたように、第２ステツプ中は
SAR１４がDACのビツト電流I8及びI7を出力ライ
ンI01から出力ライン0にスイツチしてI01をVref／16R に減少させ、これにより抵抗チエーンの各抵抗の
電圧降下を上記のVref／16にせしめる。即ち、ステ ツプ２においてはSAR１４がビツト電流ラインI8
及びI7に接続された各３個のトランジスタ群の右
側トランジスタをターンオフし、左側トランジス
タをターンオンするため、ビツト電流I8及びI7が
出力ライン0に流れる。この場合、出力ライン0
の電流は0＝D10×I10＋D9×I9＋I8＋I7＝１×I10＋
０×I9＋I8＋I7＝I10＋I8＋I7＝２＋0.5＋0.25＝
2.75mAになる。ビツト電流ラインI10に接続され
た１対のトランジスタ２３の左側トランジスタは
オンしたままであり、その右側トランジスタはオ
フしたままである。
同時に、ステツプ１で決定されたビツトD10及
びD9の補数が出力ラインI02にスイツチされ、I02
＝10×I10＋9×I9＝０×I10＋１×I9＝Vref／4R（
即 ち2.5V／2.5KΩ＝1mA）になる。これがため、ビツト 電流ラインI9に接続された１対のトランジスタ２
３の右側トランジスタがターンオンされ、その左
側のトランジスタがスイツチオフされる。更に、
この場合には出力電流ラインI01はビツト電流I1〜
I6＋ITを流す（I01＝I1＋I2＋……＋I6＋TT）。ステ
ツプ１と同様に、ビツト電流ラインI3〜I6に接続
された各３個のトランジスタ群の右側トランジス
タはオンのままであり、ビツト電流ラインI2＋I1
に接続されたトランジスタ対の右側トランジスタ
もオンのままである。
要するに、ステツプ２においては0＝I10＋I8＋
I7；I01＝I1＋I2……＋I6＋IT及びI02＝I9になる。第
１ステツプと同様に、比較器２〜４とデコーダ１
３により２ビツトD8及びD7の値を決定し、仮定
の入力アナログ値の場合D8＝１及びD7＝１とな
る。電流I01及びI02は抵抗チエーン５−７のタツ
プ点９，１０及び１１の電圧V1，V2及びV3をそ
れぞれ11Vref／16，10Vref／16及び9Vref／16の値に設
定す る。上述の変換プロセスがステツプ３，４及び５
に対してくり返されて残りのビツトD1〜D6が各
ステツプごとに２ビツトづつ決定される。順次の
各ステツプにおいて順次狭い電圧サブレンジが
Vioの値に向つて順次収れんするよう選択される。
順次の各ステツプにおいて、I01はその前の値
の1/4に減少する（例えばステツプ３ではI01＝
Vref／64R）。電流I02は先行ステツプで決定されたデー タビツトにより決まる。ラインI02を流れるDAC
ビツト電流は変換サイクルの全先行ステツプ中に
零であるものと決定された出力ビツトに対応す
る。
第３図はデコーダ１３の簡単化した例を示す。
比較器２，３及び４からの出力ライン（C1，
C1；C2，2及びC3，3）をトランジスタQ1−
Q2，Q3−Q4及びQ5−Q6から成る３個の差動増幅
器のベース電極にそれぞれ接続する。比較器３か
らの出力ラインC2，2はトランジスタQ7−Q8か
ら成る差動増幅器のそれぞれのベース電極にも接
続する。デコードされた各対のMSBはデコーダ
出力ライン３９DD1及び４０1に現われ、LSB
は出力端子４１DD2及び４２2に現われる。
トランジスタQ1，Q4及びQ5のコレクタ電極を
相互接続し、更に抵抗４３を経て正のDC電源電
圧端子Ｖ（＋）に接続する。トランジスタQ2，Q3
及びQ6のコレクタを相互接続し、更に抵抗４４
を経て正のDC電源電圧Ｖ（＋）に接続する。出力
端子３９を抵抗４４の下端に、出力端子４０を抵
抗４３の下端にそれぞれ接続する。
トランジスタQ1及びQ2のエミツタ電極を直接
相互接続し、更に電流源４５を経て負のDC電源
端子Ｖ（−）に接続する。同様に、トランジスタ
Q3及びQ4のエミツタを相互接続し、更に電流源
４６を経て電源端子Ｖ（−）に接続する。トラン
ジスタQ5及びQ6の結合エミツタを電流源４７を
経て負の電源端子に接続する。電流源４５，４６
及び４７は同一の電流Ｉを供給する。図示のコレ
クタ接続のために、抵抗４３及び４４には電流Ｉ
又は2Iが流れ、従つて差動出力が発生する。差動
信号は論理状態を識別するのに使用できる。
トランジスタQ9，Q10，Q11及びQ12はリセツト
機能を行なう。トランジスタQ9のコレクタを抵
抗４４とトランジスタQ2，Q3及びQ6のコレクタ
との接続点に接続すると共に、トランジスタQ10
のコレクタを正のDC電源端子Ｖ（＋）に直接接続
する。トランジスタQ9及びQ10のエミツタを相互
接続し、更に電流源４８を経て負の電源端子Ｖ
（−）に接続する。
トランジスタQ7及びQ8のコレクタ電極をそれ
ぞれ抵抗４９及び５０及び共通の抵抗５１を経て
正端子Ｖ（＋）に接続する。DD2ビツト用の出力
端子４１を抵抗５０とトランジスタQ8及びQ11の
コレクタ電極との接続点に接続すると共に、出力
端子４２2を抵抗４９とトランジスタQ7のコ
レクタとの接続点に接続する。
トランジスタQ12のコレクタを抵抗４９，５０
及び５１の接続点に接続する。トランジスタQ7
及びQ8のエミツタを相互接続し、更に電流源５
２を経て負端子Ｖ（−）に接続すると共に、トラ
ンジスタQ11及びQ12のエミツタを同様に相互接
続し、更に電流源５３を経て負端子Ｖ（−）に接
続する。電流源４８及び５３は電流2Iを供給し、
電流源５２は電流Ｉを供給する。
トランジスタQ10及びQ12のベース電極は相互
接続して反転増幅器５４の出力端子に接続する。
増幅器５４の入力端子は制御ロジツクモジユール
１９からの信号SPBを受信する入力端子５５に
接続する。トランジスタQ9及びQ11のベース電極
は入力端子５５に接続する。
第３図のデコーダは次の真理値表に従つて動作
する。
真 理 値 表 SPB C1 C2 C3 DD1 DD2 ０ １ １ １ １ １ ０ ０ １ １ １ ０ ０ ０ ０ １ ０ １ ０ ０ ０ ０ ０ ０ １ ０ ０ SAR１４から端子５５に受信されるSPB信号
が高レベルである限り、トランジスタQ9及び電
流源４８を経て抵抗４４に追加の電流2Iが流れ
る。同様に、トランジスタQ11及び電流源５３を
経て抵抗５０にも追加の電流2Iが流れる。これは
デコーダのDD１及びDD２出力を低レベル状態
にせしめる。真理値表は比較器２〜４の出力状態
の可能な組合せは４種類だけ存在することを示し
ている。
先に仮定した入力電圧Vinの値の場合、ステツ
プ１の間比較器３（C2）及び４（C3）が論理
“１”出力を発生し、比較器２（C1）は論理
“０”出力を発生する。これはVinが分圧器５−
７の電圧レベルV1（タツプ９）とV2（タツプ10）
との間にあるためである。真理値表は、この場合
にはデコーダの出力ラインDD１及びDD２はそ
れぞれ論理“１”及び“０”信号を出力すること
を示している（前記の変換表のステツプ１にも示
してある）。
前記の変換表のステツプ２を参照すると、ステ
ツプ２ではVinは４個の電圧レンジの最上位レン
ジ内にあるため３個の比較器の全てが論理“１”
信号を発生し、デコーダ真理値表の最上行の状態
が生ずる。これがため、デコーダ出力ラインDD
１及びDD２はDD１＝１及びDD２＝１になり、
これは先に説明した通りであり、前記の変換表の
ステツプ２に示す通りである。第３及び第４デー
タビツトD8及びD7はともに論理“１”であり、
出力バツフア１５にストアされる。同様の分析に
より、変換サイクルのステツプ３〜５において導
出される残りの６個のデータビツトは次の値；
D6＝０及びD5＝１（ステツプ３）；D4＝０及びD3
＝０（ステツプ４）及びD2＝０及びD1＝１（ステ
ツプ５）を有することが確かめられる。
遂次比較レジスタ（SAR）１４の構成を第４
図に示す。このレジスタはＤ−フリツプフロツプ
５６〜６１から成る６段シフトレジスタと、デー
タラツチフリツプフロツプ６２〜７１を具える。
Ｄ−フリツプフロツプ５６〜６１は負縁でトリガ
される。セツト入力端子が論理０の場合、Ｑ出力
はクロツク信号が論理値１から０になる直前にＤ
入力端子に存在した状態と同一の論理状態を取
る。他の全ての時間においてはＤ入力はＱ出力に
何の影響も与えない。Ｄフリツプフロツプのセツ
ト入力端子の論理１はクロツク及びＤ入力の状態
と無関係にＱ出力を論理１にせしめる。
データラツチフリツプフロツプ６２〜７１はフ
オールスルー型フリツプフロツプであり、このフ
リツプフロツプはLE入力が論理０である限りラ
ツチのＤ出力はＤ入力に存在する状態と同一の論
理状態を取るものを意味する。LE入力が論理１
のときは、ラツチのＤ出力はLE入力が論理０か
ら１になる直前に存在した論理状態に戻る。この
ラツチのＤ出力はLE入力が論理１である限りＤ
入力の変化と無関係に不変のままとなる。
SARはNORゲート７２〜７９とANDゲート
１１０〜１１５から成るデコーダ回路も含む。
SARはデコーダ１３のDD１及びDD２出力信号
用入力端子８０及び８１の入力信号並びに端子８
２，８３，８４及び８５の制御ロジツクの出力信
号SPA，，SPB及びCLKにより制御され
る。
フリツプフロツプ５６のＤ入力端子は論理
“Ｄ”信号が維持される端子８６に永久接続する。
出力端子８７ａ〜８７ｘ（これら端子の一部にし
か記号をつけてない）は第２図のDAC１２のス
イツチングトランジスタ２３のベース電極に
DAC入力端子３８を経て供給する制御信号を出
力する。入力端子８０及び８１に現われるデコー
ダ１３からの１対のデータビツトDD１及びDD
２はデータラツチフリツプフロツプ６２〜７１に
ラツチされる。データラツチ出力D10〜D1は直接
出力バツフアを駆動する。出力バツフアへの接続
はデータビツトD10（端子９０ａ，９０ｂ），D2
（端子８８ａ，８８ｂ）及びD1（端子８９ａ，８
９ｂ）に対してのみ示してある。出力端子８８
ａ，８８ｂ，８９ａ，８９ｂ及び９０ａ，９０ｂ
はこれらのデータビツトを出力バツフア１５のそ
れぞれの段D10，D2及びD1に結合する。
端子８２のSPA信号はNORゲート７２〜７５
の各々の一方の入力端子に結合する。NORゲー
ト７２〜７５の第２入力端子はNORゲート７６
〜７９のそれぞれの出力端子に接続する。３入力
NORゲート７６〜７９の各々の一つの入力端子
は制御ロジツクモジユール１９から信号を
受信する端子８３に結合する。
端子８４に現われるSPB信号をシフトレジス
タフリツプフロツプ５６〜６１のセツト入力端子
に接続すると共に端子８５のCLK信号をこれら
フリツプフロツプのクロツク入力端子に結合す
る。フリツプフロツプ５６，５８，５９及び６０
の出力をNORゲート７６，７７，７８及び７
９の第２入力端子にそれぞれ接続する。フリツプ
フロツプ５７，５８及び５９のＱ出力をNORゲ
ート７７，７８及び７９の第３入力端子にそれぞ
れ結合する。SPB端子８４をNORゲート７６の
第３入力端子に結合する。
NORゲート７２の出力端子N5をデータラツチ
フリツプフロツプ６２及び６３のLE入力端子に
接続する。同様に、NORゲート７３，７４及び
７５のそれぞれの出力端子N6，N7及びN8をデー
タラツチフリツプフロツプ６４−６５，６６−６
７及び６８−６９のLE入力端子にそれぞれ接続
する。データラツチフリツプフロツプ６２，６
４，６６，６８及び７０のＤ入力端子を入力端子
８０（DD１ビツト）に結合すると共に、ラツチ
フリツプフロツプ６３，６５，６７，６９及び７
１のＤ入力端子を入力端子８１（DD２ビツト）
に結合する。
ANDゲート１１０〜１１５の一方の入力端子
をデータラツチフリツプフロツプ６４〜６９のＤ
出力端子にそれぞれ接続する。ANDゲート１１
０及び１１１の第２入力端子をフリツプフロツプ
５６の出力に接続する。同様に、ANDゲート
１１２，１１３の第２入力端子をフリツプフロツ
プ５８の出力に、ANDゲート１１４，１１５
の第２入力端子をフリツプフロツプ５９の出力
にそれぞれ接続する。
更に、フリツプフロツプ５６のＱ出力をSAR
１４の出力端子８７ｅ及び８７ｈに接続する。フ
リツプフロツプ５８のＱ出力を出力端子８７ｋ及
び８７ｎに、フリツプフロツプ５９のＱ出力を出
力端子８７ｑ及び８７ｔに、フリツプフロツプ６
０のＱ出力を出力端子８７ｗに、フリツプフロツ
プ６０の出力を出力端子８７ｘにそれぞれ接続
する。
SAR１４の動作は第５図のタイミング図を参
照すると容易に理解できる。シフトレジスタ（フ
リツプフロツプ５６〜６１）はデコーダからのデ
ータビツトDD１及びDD２をデータラツチ（フ
リツプフロツプ６２〜７１）にラツチする適正な
タイミングシーケンスを与える。データラツチ出
力D10〜D1は出力バツフアを直接駆動する。
SARはこれに供給される入力信号をデコード
してDAC１２のスイツチ（トランジスタ２３）
を選択的に動作する出力信号Ａ〜Ｘを出力端子８
７ａ〜８７ｘに出力する。SARは電流モードロ
ジツクで実現するのが好適である。
第５図のタイミング図において、瞬時T1に
START入力波形が負になると共に、SPA及び
SPB波形が正になり、シフトレジスタフリツプ
フロツプの全てがセツトされてそれらのＱ出力が
論理“１”に、出力が論理“０”になる。これ
がため、瞬時T1においてフリツプフロツプ５６
〜６０のQ4〜Q8出力が正になると共にフリツプ
フロツプ６１の9出力が負になる。端子８２の
SPA信号の正縁はNORゲート７２〜７５の出力
波形N5〜N8の負縁を発生する。NORゲート７６
〜７９の少くとも１つの入力は瞬時T1において
高レベルにあるためこれらNORゲートの出力波
形N1〜N4は全て低レベルにある。
瞬時T1より前では比較器２〜４，C1〜C3、デ
コーダ１３，DD１，DD２、データラツチD10〜
D1及びANDゲート１１０〜１１５の出力はその
前の変換サイクルにより決定された特定の状態に
あり、この状態を波形図に斜線で示してある。比
較器２〜４は波形が高レベルになるときに
のみ応答するため、これら比較器は同一の状態を
維持する。その理由は瞬時T1はクロツクパルス
の中間に発生するためである。更に瞬時T1にお
いてはDD１及びDD２がともに低レベルである
ためデータラツチ６２〜６９，D10〜D3はＤ出力
が正（論理“１”）、出力が負（論理“０”）の
状態ある。
以上によりDAC１２のトランジスタスイツチ
は、ビツト電流I10及びI9を出力ライン0にスイツ
チし、他のビツト電流を出力ラインI01にスイツ
チするようにスイツチされる。この結果、タツプ
点９，１０及び１１の電圧はそれぞれV1＝
1.875V，V2＝1.25V及びV3＝0.625Vになる（各
抵抗５，６及び７の抵抗値Ｒが625オームの場
合）。瞬時T2において信号が高レベルにな
り、これにより比較器２〜４（波形C1〜C3）は
それらの入力端子に設定された電圧レベルに応答
し得るようになる。Vin＝1.761Vの前記仮定の値
の場合、比較器２の出力（波形C1）は低レベル
（論理０）になるが、比較器３の出力（波形C2）
及び比較器４の出力（波形C3）は高レベル（論
理１）になる。これがため、前記のデコーダ真理
値表に従つて、C1＝０，C2＝１及びC3＝１であ
るから、デコーダ１３は出力DD１が高レベル
（論理１）及び出力DD２が低レベル（論理０）
になる準備をする。瞬時T3においてデコーダ１
３の端子５５のSPB信号が低くなり、これに応
答してデコーダDD１出力が高レベル（論理１）
になる。
瞬時T1とT3の間の期間はDAC１２内の電流を
整定する時間を与える。この期間中ではSPA信
号が低くなり、このときNORゲート７２〜７５
のSPA入力とN1〜N4入力が全て論理０であるた
めNORゲート出力N5〜N8は全て低くなる。
瞬時T3においてクロツクパルスの正縁が比較
器２〜４をラツチするため、これら比較器は最早
アナログ入力信号Vinの変化に応答しない。更
に、T3においてデコーダ１３がリレーズされて
比較器の出力信号に応答し得るようになる。次の
信号の負縁でNORゲート９６の出力N1が高
くなり、これによりNORゲート７２の出力N5が
低くなる。これによりフリツプフロツプ６２及び
６３がエネーブルされるため、ビツトD10及びD9
のデータラツチが端子８０及び８１に受信される
デコーダからの信号DD１及びDD２に応答し得
るようになる。このとき、波形D10及びD9がそれ
ぞれ高レベル（論理１）及び低レベル（論理０）
になる。
このとき、他のデータラツチはNORゲート７
３，７４及び７５の出力N6，N7及びN8が高（論
理１）状態にあるため応動し得ない。データラツ
チ６３のD9出力は低、9出力は高レベルである
ため（波形Ｃ及びＤ）、DAC１２の出力ラインI9
に接続された左側のトランジスタ２３がカツトオ
フされ、右側のトランジスタ２３が導通する。こ
の結果、電流I9（1mA）はDAC１２の出力ライン
I0から出力ラインI02にスイツチされる。また、出
力D10が高であるから、ビツト電流ラインI10に結
合された左側トランジスタ２３は導通のままとな
るため、電流I10は出力ライン0を流れつづける。
これは比較器の出力波形C1，C2及びC3に何の影
響も与えない。その理由は比較器２〜４はラツチ
されているためである。
瞬時T4において、CLK波形が正になり、NOR
ゲート７６を駆動して出力端子N1に論理０を発
生し、このときNORゲート７２の両入力N1及び
SPAがともに論理０（低）になるためNORゲー
ト７２の出力端子N5に論理１が発生する。この
ときデータビツトDD１及びDD２がビツトD10及
びD9のデータラツチ６２及び６３にそれぞれラ
ツチされる。これでステツプ１が完了し、フリツ
プフロツプ６２及び６３にDD１＝D10＝１及び
DD２＝D9＝０がストアされると共にこれらのフ
リツプフロツプの出力ラインを経て出力バツフア
１５のD10及びD9段にストアされる。
瞬時T4において、端子８５におけるCLK信号
の負縁によりフリツプフロツプ５６のQ4出力に
端子８６（フリツプフロツプ５６のＤ入力端子）
の論理０が発生し、即ちQ4出力波形が低レベル
（論理０）になる。この結果、SAR１４の出力ラ
イン８７ｅ及び８７ｈが負になり、DAC１２の
ビツト電流ラインI8及びI7に接続された各３個の
トランジスタ２３の右側トランジスタをカツトオ
フする。このとき、データラツチフリツプフロツ
プ６４及び６５の8及び7出力は低レベル（論
理０）であるため、DAC１２の電流ビツトライ
ンI8及びI7に接続された中間トランジスタ２３も
カツトオフされる。しかし、フリツプフロツプ５
６の4出力はフリツプフロツプ６４及び６５の
D8及びD7出力とともに高レベルであるため、
ANDゲート８０及び８１の出力（波形Ｆ及びＩ）
は論理１（高）になる。これらゲート８０及び８
１の出力はビツト電流ラインI8及びI7の左側トラ
ンジスタ２３に供給され、これらトランジスタを
導通させる。これがため、DAC１２のビツト電
流I8及びI7は出力ラインI01から出力ライン0にス
イツチされる。
変換サイクルのステツプ２において、データラ
ツチ６２の10出力は低レベル（論理０）及びデ
ータラツチ６３の9出力は高レベル（論理１）
である（波形Ｂ及びＤ）。これがため、DAC１２
のビツト電流ラインI9に接続された１対のトラン
ジスタ２３の右側トランジスタが導通するため、
電流I9は出力ラインI02に流れる。また、上述した
ように、出力D10は高レベルであるため電流I10は
出力ライン0を流れつづける。従つて、ステツプ
２では0＝I10＋I8＋I7＝1mA＋0.5mA＋0.25mA
＝1.75mAになる。また、I02＝I9＝1mA及びI01＝
I1＋I2＋……＋I6＋IT＝0.25mAになる。この結果、
タツプ点９，１０及び１１の電圧はそれぞれV1
＝1.718V，V2＝1.562V及びV3＝1.40625Vにな
る。
T5〜T6の期間はT3〜T4の期間と同様である。
比較器２〜４がクロツク信号の正縁でラツチされ
る。Vin＞V1＞V2＞V3であるため、C1＝１，C2
＝１及びC3＝１になる。デコーダの真理値表か
らこれはDD１＝１及びDD２＝１になる。波形
N6，N7及びN8の負縁でデータラツチ（フリツプ
フロツプ６４及び６５）がエネーブルされる。
D8及びD7はともに論理“１”であるためI02の変
化は何も起らない。波形N6の正縁によりD8及び
D7がラツチされ、ステツプ２が終了する。
瞬時T4における動作と同様に、瞬時T6におい
て端子８５におけるCLK信号の負縁によりフリ
ツプフロツプ５８のＱ及び出力が状態を変化
し、Q6＝０及び6＝１になる。この結果、DAC
１２のビツト電流I6及びI5が出力ラインI01から出
力ライン0にスイツチされ、I01が0.0625mAに減
少し、タツプ点９，１０及び１１の電圧がそれぞ
れV1＝1.83594V，V2＝1.79688V及びV3＝
1.75781Vに変化する。これらのDAC電流の設定
には追加の時間を必要としない。期間T6〜T7は
期間T3〜T4及びT5〜T6と同様である。比較器２
〜４がクロツク信号の正縁でラツチされ、V1＞
V2＞Vin＞V3であるためC1＝０，C2＝０及びC3
＝１になる。デコーダの真理値表から、デコーダ
出力はDD１＝０及びDD２＝１になる。波形N7
の負縁でビツトD6及びD5のデータラツチ６６及
び６７がエネーブルされるため、ビツト電流I6は
このとき出力ラインI02にスイツチされる。比較
器はラツチされているためそれらの出力は変化し
得ない。これがため、I02＝I9＋I6＝1.125mAにな
る。波形N7の正（立上り）縁によりD6及びD5ラ
ツチがラツチされ、ステツプ３が終了する。
瞬時T4及びT6と同様に、瞬時T7においてDAC
１２のビツト電流I4及びI3が出力ラインI01から出
力ライン0にスイツチされ、電流I01が
0.015625mAに減少し、タツプ点９，１０及び１
１の電圧がそれぞれV1＝1.78711V，V2＝
1.77734V及びV3＝1.76758Vに減少する。期間T7
−T8は期間T3−T4，T5−T6及びT6−T7と同様
である。V1＞V2＞V3＞Vinであるため、比較器
２〜４の出力はC1＝０，C2＝０及びC3＝０にな
り、CLKの正縁でラツチされる。デコーダの真
理値表からデコーダ１３の出力はDD１＝０及び
DD２＝０になる。波形N8の負縁でビツトD4及び
D3のデータラツチがエネーブルされる。D4＝０
及びD3＝０であるためビツト電流I4及びI3は出力
ラインI02にスイツチされ、I02＝I9＋I6＋I4＋I3＝
1.71875mAになる。比較器はラツチモードにある
ためそれらの出力は変化し得ない。波形N8の正
縁でD4及びD3がラツチされ、ステツプ４が終了
する。
瞬時T4，T6及びT7と同様に、瞬時T8において
DAC１２のビツト電流I2及びI1が出力ラインI01か
ら0にスイツチされ、電流I01が終端電流IT＝
0.00390625mAに減少する。このときタツプ点９，
１０及び１１の電圧はそれぞれV1＝1.76514V，
V2＝1.7627V及びV3＝1.76025Vになる。V1＞V2
＞Vin＞V3であるため、比較器出力はC1＝０，
C2＝０及びC3＝１になり、CLKの正縁でラツチ
される。デコーダの真理値表から、この場合デコ
ーダ出力はDD１＝０及びDD２＝０になる。フ
リツプフロツプ６１の9出力の正縁でデータビ
ツトD2及びD1がラツチされてステツプ５が終了
する。
フリツプフロツプ６０のQ8出力が制御ロジツ
クモジユール１９に供給され、モジユール１９は
これに応答して変換サイクルの終了を示す
信号を発生する。
第６図は制御ロジツクモジユール１９のブロツ
ク図を示し、第７図はその動作説明用のタイミン
グ図である。，CLK，，制御信号
を入力バツフア段９１，９２，９３及び９４にそ
れぞれ供給する。これら入力バツフアは標準
TTLレベル信号をＡ／Ｄ変換器の内部論理レベ
ルに変換する。これらバツフアは相補信号も発生
し、即ちCLK入力バツフア９２は内部用の２個
の相補信号CLK及びを発生する。
CLK入力はシステムクロツク接続を行なう。
START入力信号が低レベルになると、変換サイ
クルがスタートする。入力端子の高レベル入
力はシステムが信号パルスに応答するの
を阻止し、変換サイクルの開始を阻止する。低レ
ベル信号は出力バツフアをエネーブルし、高
レベル信号は出力バツフアを３ステートモー
ドにする。
瞬時T1において、波形が低（論理０）
になる。このとき、波形も低であるため、
NORゲート９５の出力N9は高（論理１）にな
る。この論理１信号はフリツプフロツプ９６を
CLK入力端子でトリガして、端子９７からDin入
力端子に永久的に供給される論理値“１”をセツ
トしてQ1出力を高レベルにする。フリツプフロ
ツプ９６のQ1出力はSPA信号を出力端子９８に
出力力する。Q1出力はORゲート１００を経て
SPB出力端子９９にも供給されるため、SPB及
びSPA波形は波形が負になるときに両方
とも正になる。
同時に、入力端子１０１がSAR１４のフリツ
プフロツプ６０のQ8出力からの論理１信号を受
信する（第４及び５図）。この端子１０１の論理
１信号はNORゲート１０２の出力端子N10に論
理０信号を発生する。このときNORゲート１０
３のOE及び入力も論理０であるため、このゲ
ートの出力N11は高レベル（論理１）になる。こ
れによりＤフリツプフロツプ１０４のセツト入力
端子にインバータ１０５を経て論理０信号が発生
する。
瞬時T2において、バツフア９２からのCLK信
号がＤフリツプフロツプ１０６及び１０４をトリ
ガする。フリツプフロツプ１０６のＤ入力端子に
接続されたフリツプフロツプ９６のQ1出力は高
状態（論理１）にあるため、フリツプフロツプ１
０６のQ2出力は高状態になる。また、フリツプ
フロツプ１０４のＤ入力端子に接続されたSAR
１４のフリツプフロツプ６０のQ8出力も高状態
にあるため、フリツプフロツプ１０４のQ10出力
も高状態になる。
クロツクバツフア９２からの信号の次の
負縁において、Ｄフリツプフロツプ１０７がその
Din入力端子の論理１を出力Q3に転送し、即ち出
力Q3が高状態になる。Q3出力の論理１信号はフ
リツプフロツプ９６のリセツト入力端子に供給さ
れ、これを直ちにリセツトする。これがため、フ
リツプフロツプ９６のQ1出力、従つてSPA信号
はフリツプフロツプ１０７のQ3出力が高状態に
なるときに低状態になる。しかし、SPB信号は
フリツプフロツプ１０６のQ2出力からの論理値
１信号をORゲート１００を経て受信するので高
状態のままになる。
このとき、フリツプフロツプ１０６の入力Din
は低状態になるので、CLK信号の次の負縁でフ
リツプフロツプ１０６が切り換えられてその出力
Q2が低くなる。これは瞬時T3において生じ、こ
れによりSPB波形が低レベルになる。信号
の次の負縁においてフリツプフロツプ１０７はそ
のDin入力端子の論理０信号をそのQ3出力に転送
して波形Q3が低レベルになる。
瞬時T8において、SAR１４のフリツプフロツ
プ６０のQ8出力が低レベルになるため（第５図
参照）、端子１０１が論理値０になる。NORゲー
ト１０３の出力端子N11は依然として論理値１で
あるため、NORゲート１０２の出力N10は論理
値０のままである。しかし、フリツプフロツプ１
０４のDin入力はこのとき論理値０である。瞬時
T9においてCLK信号の次の負縁が発生し、これ
によりフリツプフロツプ１０４がトリガされてそ
のQ10出力が負になる。これは信号であり、
出力端子２２から出力バツフア１５のバツ
フア段に転送され、変換の終了を信号する。
信号により変換の終了が信号された後は、
ユーザにより決められた時間に入力が論理値
０にセツトされる。OE信号は論理値１になる。
この信号は出力バツフアをスリーステート状態
（高インピーダンス状態）から解放して出力バツ
フアをエネーブルし、Ａ／Ｄ変換の結果がＡ／Ｄ
変換器の出力端子に現われる。OEラインはNOR
ゲート１０３の入力にも接続されるため、その出
力N11は論理値０になる。この出力はNORゲー
ト１０２の入力に接続される。このNORゲート
１０２の他方の入力は端子１０１に接続され、
SAR１４（第４及び第５図）のフリツプフロツ
プ６０のQ8出力からの論理０信号を受信する。
従つて、NORゲート１０２の両入力とも論理値
０になるため、このゲートの出力N10は論理値１
になる。ゲート１０３の出力の論理値０信号はイ
ンバータ１０５を経てフリツプフロツプ１０４の
セツト入力端子に論理値１信号を発生する。これ
がため、フリツプフロツプ１０４のQ10出力は論
理値１になり、これが端子２２からバツフ
ア段に転送される。この信号はＡ／Ｄ変換器を次
の変換を行なうのに好適な状態にさせる。
以上、本発明を特定の好適実施例について説明
したが、種々の変更や変形が可能であること明ら
かである。例えば、上述のＡ／Ｄ変換器はアナロ
グ入力信号を１ステツプにつき２ビツトづつ５ス
テツプで10ビツトのデジタル信号に変換する10ビ
ツト変換器としたが、上述した本発明に従つて適
当な変更を行ない、各ステツプ毎に３ビツト以上
を変換し、且つもつと少ないステツプ数で変換を
行なうようにすることができる。これがため本発
明の範囲は上述した実施例にのみ限定されるもの
でない。
尚、第５図のタイミング図において、電圧V1，
V2及びV3の交差斜線部分は比較と無関係なこれ
らの部分においては中間値にあることを意味す
る。また、第５図の表に示す値は表の上部の上向
き矢印で示す時点における値を示す。瞬時T1前
のI01，I02，V1，V2及びV3の値はその前の変換サ
イクルの結果により決まる。
【図面の簡単な説明】
第１図は本発明Ａ／Ｄ変換器の好適実施例のブ
ロツク図、第２図は第１図のＡ／Ｄ変換器のＡ／
Ｄ変換器（DAC）１２の回路図、第３図は第１
図のデコーダ１３の回路図、第４図は第１図の遂
次近似レジスタ（SAR）１４のブロツク図、第
５図は第４図のSARの動作説明用タイミング波
形図、第６図は第１図の制御ロジツクモジユール
１９のブロツク図、第７図は第６図の制御ロジツ
クの動作説明用波形図である。 １…アナログ入力端子、２，３，４…比較器、
５−７…抵抗チエーン（分圧器）、８…基準電圧
端子、９，１０，１１…タツプ点、１２…３位置
切換可能電流出力デジタルアナログ変換器
（DAC）、１３…デコーダ、１４…遂次比較レジ
スタ（SAR）、１５…出力バツフア、１６，１７
…デジタル出力端子、１８…変換終了信号出力端
子、１９…制御ロジツクモジユール、２０，２
１，２２…制御ライン、Vin…アナログ入力電
圧、VREF…基準電圧、V1，V2，V3…基準電圧レ
ベル、0，I01，I02…出力電流ライン、DD１，
DD２…デコーダ出力、CLK，，，
OE…制御信号。

Claims (1)

  1. 【特許請求の範囲】 １ 対応するデジタル表現に変換すべきアナログ
    信号電圧を受信する入力端子１と、第1I01及び第
    2I02出力電流ラインを有する切換可能電流源１２
    と、前記切換可能電流源の出力電流ラインに結合
    され、入力電圧信号レンジを複数個の電圧サブレ
    ンジに分割する複数個の基準電圧を発生する抵抗
    チエーン分圧器５，６，７と、基準電圧源８を前
    記切換可能電流源と前記抵抗チエーン分圧器に結
    合する手段と、前記抵抗チエーン分圧器の複数個
    の基準電圧を前記入力端子のアナログ信号電圧と
    比較して該アナログ入力信号を含む電圧サブレン
    ジを表す複数個の制御信号を取り出す比較手段
    ２，３，４と、前記取り出された制御信号に応答
    して前記入力端子のアナログ入力電圧に対応する
    デジタル信号の第１及び第２デジツトを表す少な
    くとも第1DD１及び第2DD２の２進制御信号を
    発生するデコーダ１３と、前記デコーダからの第
    １及び第２の２進制御信号に応答して前記切換可
    能電流源を制御して前記出力ラインの電流を前記
    第１及び第２の２進制御信号により決まる値に再
    調整して前記抵抗チエーン分圧器が前記入力端子
    のアナログ入力電圧を含む第２の幅の狭い電圧サ
    ブレンジを表す第２の複数個の基準電圧を発生す
    るようにする制御手段１４と、前記第１及び第２
    の２進制御信号をストアする手段１５と、前記制
    御手段に結合され、スタート信号に応答して当該
    Ａ／Ｄ変換器の変換サイクルを開始させると共に
    前記制御手段にその動作を制御する制御パルスを
    供給する制御ロジツク装置１９とを具える逐次比
    較（近似）型Ａ／Ｄ変換器において、前記切換可
    能電流源は前記第１及び第２電流出力ラインと第
    ３出力電流ラインI0を有する単一の３位置切換可
    能電流出力デジタル−アナログ変換器を具え、前
    記抵抗チエーンは前記基準電圧源８と前記第１出
    力電流ラインI01にそれぞれ結合された第１及び
    第２終端子を有する少くとも３個の直列接続の等
    値抵抗５，６，７を含むと共に各抵抗接続点及び
    第２終端子にそれぞれ設けられた少なくとも３個
    のタツプ点９，１０，１１を有し、前記第2I02及
    び第3I0出力電流ラインが前記抵抗チエーンの中
    間タツプ点９及び電源端子にそれぞれ結合され、
    前記抵抗チエーンのタツプ点９，１０，１１に前
    記基準電圧V1，V2，V3が発生し、前記デジタル
    −アナログ変換器は各別の３位置半導体制御スイ
    ツチ２３に結合された複数個の電流源QA，QB，
    QD1……QD5を具え、前記制御手段が前記デコー
    ダからの第１及び第２の２進制御信号に応答して
    前記３位置スイツチを制御してそれぞれの電流源
    を前記第１、第２及び第３電流出力ラインに選択
    的に結合して変換サイクルの各ステツプ毎に前記
    抵抗チエーンを流れる電流を再調整し、変換サイ
    クルのステツプ毎に前記デコーダの第１及び第２
    の２進制御信号の関数として順次幅狭になる電圧
    サブレンジを表わす新しい一組の基準電圧を発生
    させるようにしたことを特徴とするＡ／Ｄ変換
    器。 ２ 前記比較手段は少なくとも３個の比較器を含
    み、これら比較器の第１入力端子を前記アナログ
    入力端子１に結合すると共に第２入力端子を前記
    抵抗チエーンの各別のタツプ点に結合してこれら
    比較器の第２入力端子に等差基準電圧が供給され
    るようにし、これら比較器の出力信号がアナログ
    入力電圧を含む電圧サブレンジを決定するように
    したことを特徴とする特許請求の範囲第１項記載
    のＡ／Ｄ変換器。 ３ 前記抵抗チエーン及び前記比較手段は変換サ
    イクルの各ステツプ中４個の電圧サブレンジを発
    生し、各ステツプにおけるサブレンジはその前の
    ステツプにおけるサブレンジの電圧レンジの４分
    の１に対応することを特徴とする特許請求の範囲
    第１項又は第２項記載のＡ／Ｄ変換器。 ４ 前記第３出力電流ラインI0を前記基準電圧源
    ８及び前記抵抗チエーン５，６，７に接続して、
    前記抵抗チエーンを流れる電流が前記制御手段８
    により制御されるにもかかわらず前記基準電圧源
    の負荷が一定に維持されるようにしたことを特徴
    とする特許請求の範囲第１〜３項の何れかに記載
    のＡ／Ｄ変換器。 ５ 前記制御手段１４は前記切換可能電流源１２
    を、変換サイクルの任意のステツプにおける前記
    第２出力電流ラインI02の電流が変換サイクルの
    全先行ステツプにおいて論理“０”であつた前記
    第１又は第２の２進制御信号に対応するビツトの
    ビツト電流の和に等しくなるように制御すること
    を特徴とする特許請求の範囲第１〜４項の何れか
    に記載のＡ／Ｄ変換器。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE113770T1 (de) * 1986-09-02 1994-11-15 Siemens Ag Sukzessives approximations-register.
JPH0734541B2 (ja) * 1987-07-27 1995-04-12 日本電気株式会社 逐次比較形アナログ・ディジタル変換方式
FR2623668B1 (fr) * 1987-11-20 1990-03-09 Thomson Composants Militaires Convertisseur analogique-numerique rapide a structure parallele
US5343201A (en) * 1988-04-07 1994-08-30 Canon Kabushiki Kaisha A-D converter
US4965579A (en) * 1988-11-28 1990-10-23 The Board Of Governors Of Wayne State University N-bit A/D converter utilizing N comparators
US5377248A (en) * 1988-11-29 1994-12-27 Brooks; David R. Successive-approximation register
CA2004096A1 (en) * 1988-11-29 1990-05-29 David Robert Brooks Successive approximation register
US5057841A (en) * 1989-07-07 1991-10-15 U.S. Philips Corporation Analog-to-digital converter
US5049882A (en) * 1990-12-20 1991-09-17 Burr-Brown Corporation High speed analog-to-digital converter
JP2771703B2 (ja) * 1991-01-16 1998-07-02 三菱電機株式会社 シングルチップマイクロコンピュータ
JP2877983B2 (ja) * 1991-06-07 1999-04-05 日本電気アイシーマイコンシステム株式会社 Ａ／ｄコンバータ回路
US5400027A (en) * 1993-06-10 1995-03-21 Advanced Micro Devices, Inc. Low voltage digital-to-analog converter with improved accuracy
US5633639A (en) * 1994-11-30 1997-05-27 Sgs-Thomson Microelectronics, Inc. Successive approximation analog to digital converter with automatic offset
GB9503783D0 (en) * 1995-02-24 1995-04-12 Fujitsu Ltd Analog-to-digital converters
US5661483A (en) * 1996-02-29 1997-08-26 Western Digital Corporation Area integrator servo demodulator with on-chip CMOS analog-to-digital converter
US6163291A (en) * 1998-01-21 2000-12-19 Texas Instruments Incorporated Successive approximation analog to digital converter with bit error correction
US6452528B1 (en) * 1998-07-22 2002-09-17 Photobit Corporation Double comparison successive approximation method and apparatus
TW461180B (en) * 1998-12-21 2001-10-21 Sony Corp Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same
US6956512B1 (en) * 2003-01-24 2005-10-18 Altera Corporation Analog-to-digital converter for programmable logic
US7221303B1 (en) * 2006-03-24 2007-05-22 Cirrus Logic, Inc. Delta sigma modulator analog-to-digital converters with multiple threshold comparisons during a delta sigma modulator output cycle
US7298305B2 (en) 2006-03-24 2007-11-20 Cirrus Logic, Inc. Delta sigma modulator analog-to-digital converters with quantizer output prediction and comparator reduction
US7298306B2 (en) * 2006-03-24 2007-11-20 Cirrus Logic, Inc. Delta sigma modulators with comparator offset noise conversion
JP4841664B2 (ja) * 2009-10-21 2011-12-21 株式会社半導体理工学研究センター アナログ−デジタル変換器
TWI521887B (zh) * 2013-12-06 2016-02-11 碩頡科技股份有限公司 連續近似式類比數位轉換器
LU101173B1 (de) * 2019-04-11 2020-10-12 Phoenix Contact Gmbh & Co Messsystem

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5432257A (en) * 1977-08-18 1979-03-09 Toshiba Corp Coder
JPS58215129A (ja) * 1982-06-08 1983-12-14 Sony Corp Ａ／ｄコンバ−タ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3298014A (en) * 1963-11-01 1967-01-10 Digital Equipment Corp Analog to digital converter
US3597761A (en) * 1969-11-14 1971-08-03 American Astronics Inc High-speed analog-to-digital converter and method therefor
IE38230B1 (en) * 1972-09-15 1978-01-18 Ind Des Telecommunications Com Improvements in digital coders
US4034366A (en) * 1976-01-28 1977-07-05 Analog Devices, Inc. Analog-to-digital converter with controlled ladder network
FR2376562A1 (fr) * 1977-01-04 1978-07-28 Europ Teletransmission Dispositif de codage d'un signal analogique suivant une loi quasi-logarithmique de base 2
US4400689A (en) * 1977-04-07 1983-08-23 Analog Devices, Incorporated A-to-D Converter of the successive-approximation type
US4196420A (en) * 1978-05-30 1980-04-01 National Semiconductor Corporation Expanded analog-to-digital converter having one-half LSB shift
DE2903718A1 (de) * 1979-01-31 1980-08-14 Agfa Gevaert Ag Analog/digital-wandleranordnung fuer eine digitale belichtungsregelung einer fotografischen kamera

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5432257A (en) * 1977-08-18 1979-03-09 Toshiba Corp Coder
JPS58215129A (ja) * 1982-06-08 1983-12-14 Sony Corp Ａ／ｄコンバ−タ

Also Published As

Publication number Publication date
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