JP2771703B2 - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- JP2771703B2 JP2771703B2 JP3015841A JP1584191A JP2771703B2 JP 2771703 B2 JP2771703 B2 JP 2771703B2 JP 3015841 A JP3015841 A JP 3015841A JP 1584191 A JP1584191 A JP 1584191A JP 2771703 B2 JP2771703 B2 JP 2771703B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【0001】
【産業上の利用分野】この発明は、アナログ/デジタル
(以下、A/Dと言う)変換器を内蔵したシングルチッ
プマイクロコンピュータに関するものである。
(以下、A/Dと言う)変換器を内蔵したシングルチッ
プマイクロコンピュータに関するものである。
【0002】
【従来の技術】図4は従来の逐次比較型A/D変換器内
蔵のシングルチップマイクロコンピュータの一例を示す
ブロック図である。図において、1はアナログ入力、2
は比較器、3は制御用のCPU、4は終了フラグ格納用
のレジスタ、5はSAR(逐次近似レジスタ)、6は基
準電圧発生器としてのDA変換器、7は割り込み要求信
号、8は比較用の基準電圧出力(Vref)である。こ
のA/D変換器は10ビットの変換器であり、また9は
デジタル並列出力信号、10はデータバスである。SA
R5には例えば10ビットのシフトレジスタ11を設
け、最高位から最低位ビット迄の比較段階を計数してい
る。比較ビットが進む毎に、シフトレジスタ11のカウ
ント値も右方へ増加し、10ビットの比較が終了すると
桁上がりのフラグFをレジスタ4に出力する。SAR5
はA/D変換終了後、割り込み信号7を出力する。
蔵のシングルチップマイクロコンピュータの一例を示す
ブロック図である。図において、1はアナログ入力、2
は比較器、3は制御用のCPU、4は終了フラグ格納用
のレジスタ、5はSAR(逐次近似レジスタ)、6は基
準電圧発生器としてのDA変換器、7は割り込み要求信
号、8は比較用の基準電圧出力(Vref)である。こ
のA/D変換器は10ビットの変換器であり、また9は
デジタル並列出力信号、10はデータバスである。SA
R5には例えば10ビットのシフトレジスタ11を設
け、最高位から最低位ビット迄の比較段階を計数してい
る。比較ビットが進む毎に、シフトレジスタ11のカウ
ント値も右方へ増加し、10ビットの比較が終了すると
桁上がりのフラグFをレジスタ4に出力する。SAR5
はA/D変換終了後、割り込み信号7を出力する。
【0003】次に動作について、図5,図6のタイミン
グチャートを用いて説明する。上記逐次比較型A/D変
換器では、SAR5の最上位ビットより1ビットずつア
ナログ入力1と比較し、全ビットを比較し終わった時点
で終了フラグFをレジスタ4にセットし、必要な場合は
割り込み要求信号Eを出力する。図5は終了フラグFを
使用した場合のタイミングチャートの図である。CPU
3は自己のバスサイクル周期TのパルスCで終了フラグ
Fをポーリングし、終了を確認した後、デジタル信号
(変換結果)を読み出す。一方、A/D変換器のクロッ
クはパルスDに示すように周期tであり、シフトレジス
タ11はこのクロックスピードでシフトする。また、ポ
ーリングのパルスCの周期Tと上記クロックパルスDの
周期tとはT>2tの関係にあり、A/D変換器のクロ
ック周波数は高くなっている。図6は割り込みを使用し
た場合のタイミングチャート図である。A/D変換終了
後、割り込み要求信号Eが出力される。CPU3は必要
なレジスタ内容をスタックへ退避した後、割り込みルー
チンに分岐する。レジスタの退避には最小必要時間Pが
費やされ、そして割り込みルーチンの中でデジタル信号
9が読み出される。
グチャートを用いて説明する。上記逐次比較型A/D変
換器では、SAR5の最上位ビットより1ビットずつア
ナログ入力1と比較し、全ビットを比較し終わった時点
で終了フラグFをレジスタ4にセットし、必要な場合は
割り込み要求信号Eを出力する。図5は終了フラグFを
使用した場合のタイミングチャートの図である。CPU
3は自己のバスサイクル周期TのパルスCで終了フラグ
Fをポーリングし、終了を確認した後、デジタル信号
(変換結果)を読み出す。一方、A/D変換器のクロッ
クはパルスDに示すように周期tであり、シフトレジス
タ11はこのクロックスピードでシフトする。また、ポ
ーリングのパルスCの周期Tと上記クロックパルスDの
周期tとはT>2tの関係にあり、A/D変換器のクロ
ック周波数は高くなっている。図6は割り込みを使用し
た場合のタイミングチャート図である。A/D変換終了
後、割り込み要求信号Eが出力される。CPU3は必要
なレジスタ内容をスタックへ退避した後、割り込みルー
チンに分岐する。レジスタの退避には最小必要時間Pが
費やされ、そして割り込みルーチンの中でデジタル信号
9が読み出される。
【0004】
【発明が解決しようとする課題】従来のA/D変換器内
蔵のシングルチップマイクロコンピュータは以上のよう
に構成されているので、図5のように終了フラグFをバ
スサイクルでポーリングする場合、A/D変換終了(1
0t)後,デジタル出力信号を読み出すまでに最低でも
1バスサイクル(1t)以上のディレイ時間TD が発生
する。先行の読出しパルスaでフラグFを確認し、次の
読出しパルスbで実際にデジタル信号9を読み出すの
で、実際には周期T以上の遅れTD が発生する。また、
CPU3の命令体系によっては、終了フラグFの読み出
し後、デジタル信号9を読み出すまでの間にオペコード
フェッチが入り、大きなディレイ時間になる場合もあ
る。また、図6に示す割り込み要求信号Eを使用する場
合でも、レジスタ退避の最小パルス幅がPなので、さら
に大きなディレイ時間TP が発生するという問題があっ
た。この発明は上記課題を解消するためになされたもの
で、前述のディレイ時間TD ,TP を可能なかぎり短く
でき、高速なA/D変換器を内蔵したシングルチップマ
イクロコンピュータと同等な効果が得られるシングルチ
ップマイクロコンピュータを得ることを目的とする。
蔵のシングルチップマイクロコンピュータは以上のよう
に構成されているので、図5のように終了フラグFをバ
スサイクルでポーリングする場合、A/D変換終了(1
0t)後,デジタル出力信号を読み出すまでに最低でも
1バスサイクル(1t)以上のディレイ時間TD が発生
する。先行の読出しパルスaでフラグFを確認し、次の
読出しパルスbで実際にデジタル信号9を読み出すの
で、実際には周期T以上の遅れTD が発生する。また、
CPU3の命令体系によっては、終了フラグFの読み出
し後、デジタル信号9を読み出すまでの間にオペコード
フェッチが入り、大きなディレイ時間になる場合もあ
る。また、図6に示す割り込み要求信号Eを使用する場
合でも、レジスタ退避の最小パルス幅がPなので、さら
に大きなディレイ時間TP が発生するという問題があっ
た。この発明は上記課題を解消するためになされたもの
で、前述のディレイ時間TD ,TP を可能なかぎり短く
でき、高速なA/D変換器を内蔵したシングルチップマ
イクロコンピュータと同等な効果が得られるシングルチ
ップマイクロコンピュータを得ることを目的とする。
【0005】
【課題を解決するための手段】請求項1の発明に係るシ
ングルチップマイクロコンピュータは、入力したアナロ
グ信号を、複数の基準電圧に対応した複数ビットのデジ
タル信号に経時的に逐次比較してA/D変換を行う変換
手段(逐次比較型A/D変換器)を内蔵したシングルチ
ップマイクロコンピュータにおいて、前記A/D変換が
終了したことを示すフラグを持ち、このフラグを、前記
変換手段が実際にA/D変換を終了する時点より1クロ
ック以上手前でセットするようにしたことを特徴とする
ものとした。 また、請求項2の発明に係るシングルチッ
プマイクロコンピュータは、入力したアナログ信号を、
複数の基準電圧に対応した複数ビットのデジタル信号に
経時的に逐次比較してA/D変換を行う変換手段を内蔵
したシングルチップマイクロコンピュータにおいて、前
記A/D変換が終了した時にCPUに割り込み要求信号
を出力する機能を持ち、この割り込み要求信号を、前記
変換手段が実際にA/D変換を終了する時点より1クロ
ック以上手前で出力するようにしたことを特徴とするも
のとした。
ングルチップマイクロコンピュータは、入力したアナロ
グ信号を、複数の基準電圧に対応した複数ビットのデジ
タル信号に経時的に逐次比較してA/D変換を行う変換
手段(逐次比較型A/D変換器)を内蔵したシングルチ
ップマイクロコンピュータにおいて、前記A/D変換が
終了したことを示すフラグを持ち、このフラグを、前記
変換手段が実際にA/D変換を終了する時点より1クロ
ック以上手前でセットするようにしたことを特徴とする
ものとした。 また、請求項2の発明に係るシングルチッ
プマイクロコンピュータは、入力したアナログ信号を、
複数の基準電圧に対応した複数ビットのデジタル信号に
経時的に逐次比較してA/D変換を行う変換手段を内蔵
したシングルチップマイクロコンピュータにおいて、前
記A/D変換が終了した時にCPUに割り込み要求信号
を出力する機能を持ち、この割り込み要求信号を、前記
変換手段が実際にA/D変換を終了する時点より1クロ
ック以上手前で出力するようにしたことを特徴とするも
のとした。
【0006】
【作用】請求項1では、変換手段が実際にA/D変換を
終了する時点より1クロック以 上手前でA/D変換が終
了したことを示すフラグをセットすることにより、A/
D変換結果読み出しまでのディレイ時間が短縮する。 ま
た、請求項2では、変換手段が実際にA/D変換を終了
する時点より1クロック以上手前でCPUに割り込み要
求信号を出力することにより、CPUは、レジスタの内
容の退避を早めに終了させ、この退避の終了を確認し
て、A/D変換結果を読み出す。この場合も、A/D変
換結果読出しまでのディレイ時間が短縮する。
終了する時点より1クロック以 上手前でA/D変換が終
了したことを示すフラグをセットすることにより、A/
D変換結果読み出しまでのディレイ時間が短縮する。 ま
た、請求項2では、変換手段が実際にA/D変換を終了
する時点より1クロック以上手前でCPUに割り込み要
求信号を出力することにより、CPUは、レジスタの内
容の退避を早めに終了させ、この退避の終了を確認し
て、A/D変換結果を読み出す。この場合も、A/D変
換結果読出しまでのディレイ時間が短縮する。
【0007】
【実施例】以下、この発明の一実施例を図1ないし図3
に基づいて説明する。尚、図4ないし図6の従来例と同
一又は相当する部分は同一符号を付し説明を省略する。
図1は本発明の一実施例としての逐次比較型A/D変換
器内蔵のシングルチップマイクロコンピュータを示すブ
ロック構成図であり、図において、13はセレクタ回
路、14は終了フラグ格納用のレジスタ、15はSAR
(逐次近似レジスタ)である。SAR15には例えば1
0ビットのシフトレジスタ11を設け、最高位から最低
位ビット迄の比較段階を計数している。比較ビットが進
む(終了する)毎に、シフトレジスタ11のカウント値
も右方へ増加し、図中左側が高位ビット、右側が低位ビ
ットを示している。シフトレジスタ11の0次ビットか
ら桁上がり信号iが、1次ビットから計数値“1”の信
号jが、また2次ビットから計数値“1”の信号kがセ
レクタ回路13に与えられる。セレクタ回路13はCP
U3により制御され、これら信号i,j,kのうち1つ
を終了フラグとしてレジスタ14に出力する。セレクタ
回路13は内部レジスタiR,jR,kRを備え、シフ
トレジスタ11から計数値の信号i,j,kが検出され
次第、この信号を各レジスタiR,iR,kRに記録す
る。SAR15は割り込み要求信号7をA/D変換終了
の少し先から終了にかけて出力する。
に基づいて説明する。尚、図4ないし図6の従来例と同
一又は相当する部分は同一符号を付し説明を省略する。
図1は本発明の一実施例としての逐次比較型A/D変換
器内蔵のシングルチップマイクロコンピュータを示すブ
ロック構成図であり、図において、13はセレクタ回
路、14は終了フラグ格納用のレジスタ、15はSAR
(逐次近似レジスタ)である。SAR15には例えば1
0ビットのシフトレジスタ11を設け、最高位から最低
位ビット迄の比較段階を計数している。比較ビットが進
む(終了する)毎に、シフトレジスタ11のカウント値
も右方へ増加し、図中左側が高位ビット、右側が低位ビ
ットを示している。シフトレジスタ11の0次ビットか
ら桁上がり信号iが、1次ビットから計数値“1”の信
号jが、また2次ビットから計数値“1”の信号kがセ
レクタ回路13に与えられる。セレクタ回路13はCP
U3により制御され、これら信号i,j,kのうち1つ
を終了フラグとしてレジスタ14に出力する。セレクタ
回路13は内部レジスタiR,jR,kRを備え、シフ
トレジスタ11から計数値の信号i,j,kが検出され
次第、この信号を各レジスタiR,iR,kRに記録す
る。SAR15は割り込み要求信号7をA/D変換終了
の少し先から終了にかけて出力する。
【0008】次に動作を図2,図3に従って説明する。
上記逐次比較型A/D変換器では、SAR15の最上位
の9次ビットより1ビットずつアナログ入力1と比べ、
デジタル変換を行なう。一方、A/D変換器のクロック
はパルスDに示すように周期tであり、シフトレジスタ
11はこのクロックスピードでシフトする。また、ポー
リングのパルスCの周期Tと上記クロックパルスDの周
期tとはT>2tの関係にあり、A/D変換器のクロッ
ク周波数が高くなっている場合に関して説明する。
上記逐次比較型A/D変換器では、SAR15の最上位
の9次ビットより1ビットずつアナログ入力1と比べ、
デジタル変換を行なう。一方、A/D変換器のクロック
はパルスDに示すように周期tであり、シフトレジスタ
11はこのクロックスピードでシフトする。また、ポー
リングのパルスCの周期Tと上記クロックパルスDの周
期tとはT>2tの関係にあり、A/D変換器のクロッ
ク周波数が高くなっている場合に関して説明する。
【0009】図2において、CPU3は2次ビットの計
数値“1”の信号kをレジスタkRから選択するように
セレクタ回路13に指令する。これによりA/D変換終
了より2ビット前の信号kが終了フラグFとなってレジ
スタ14に2t時間終了前にセットされる。するとポー
リング用のパルスCの読出しパルスaが、まえもって立
てられたみなし終了フラグFを確認し、次の読出しパル
スbが現われるまでの時間Tの間に、A/D変換器は2
t時間かけて1次ビットと0次ビットの比較を行ない、
A/D変換は完全に終了する。A/D変換終了の時間と
次の読出しパルスbとは、極めて時間的に接近している
ので、短いディレイ時間TG (≪TD )の後にデジタル
信号(変換結果)が読み出されることになる。
数値“1”の信号kをレジスタkRから選択するように
セレクタ回路13に指令する。これによりA/D変換終
了より2ビット前の信号kが終了フラグFとなってレジ
スタ14に2t時間終了前にセットされる。するとポー
リング用のパルスCの読出しパルスaが、まえもって立
てられたみなし終了フラグFを確認し、次の読出しパル
スbが現われるまでの時間Tの間に、A/D変換器は2
t時間かけて1次ビットと0次ビットの比較を行ない、
A/D変換は完全に終了する。A/D変換終了の時間と
次の読出しパルスbとは、極めて時間的に接近している
ので、短いディレイ時間TG (≪TD )の後にデジタル
信号(変換結果)が読み出されることになる。
【0010】図2において、SAR15の内容はA/D
変換終了後に決定するが、終了フラグFはA/D変換終
了時より1バスサイクル前に確定したものとされてい
る。従って、A/D変換終了後、CPU3が変換結果を
得るまでの待ち時間は1バスサイクルT分短縮される。
変換終了後に決定するが、終了フラグFはA/D変換終
了時より1バスサイクル前に確定したものとされてい
る。従って、A/D変換終了後、CPU3が変換結果を
得るまでの待ち時間は1バスサイクルT分短縮される。
【0011】上記第1の実施例によれば、終了フラグF
を1バスサイクルより前にセットすることにより、変換
結果読出しまでのディレイ時間を最小限にでき、A/D
変換時間を短縮するのと同じ効果が得られる。
を1バスサイクルより前にセットすることにより、変換
結果読出しまでのディレイ時間を最小限にでき、A/D
変換時間を短縮するのと同じ効果が得られる。
【0012】なお、この第1の実施例では、1バスサイ
クル早めに終了フラグFをセットする場合を示したが、
これはCPU3が出力するポーリングパルスCの周期T
に応じ、A/D変換の実際の終了前(不定領域)にSA
R15の内容が読み出されることがない範囲で、出来る
だけ早くセットするようにする。また、上記実施例で
は、A/D変換終了ビットと書いたが、A/D変換終了
ビットでも,A/D起動ビットでも同様の機能を有する
ものであれば良い。
クル早めに終了フラグFをセットする場合を示したが、
これはCPU3が出力するポーリングパルスCの周期T
に応じ、A/D変換の実際の終了前(不定領域)にSA
R15の内容が読み出されることがない範囲で、出来る
だけ早くセットするようにする。また、上記実施例で
は、A/D変換終了ビットと書いたが、A/D変換終了
ビットでも,A/D起動ビットでも同様の機能を有する
ものであれば良い。
【0013】次に図3のタイミングチャートに従って、
割り込み要求信号Hを使用する場合(第2の実施例)に
ついて説明する。この場合、CPU3は予め必要なレジ
スタの内容がスタックへ退避するために費やされる最小
必要時間Pを算出する。そしてCPU3はレジスタ退避
時間Pの範囲内で、SAR15に対して割り込み要求信
号Hを早めに出力させるよう指令を与える。割り込み要
求信号Hはみかけの又は実際のA/D変換終了後に出力
されるので、CPU3は時間Pの範囲内で、シフトレジ
スタ11のカウント値,例えば信号kを選択する。そし
てセレクタ回路13はCPU3により制御され、内部レ
ジスタkRの値が終了フラグFとみなされ、2t時間前
にフラグレジスタ14に記録される。このみなし終了フ
ラグFに基づいてCPU3はSAR15に2t時間分だ
け早めに割り込み要求信号Hを出力させる。するとレジ
スタの内容のスタックへの退避が早めに始まり、退避が
終了する頃A/D変換も終了していることになる。この
退避終了を確認したCPU3はバスサイクルの読出しパ
ルスCでデジタル信号9の読み出しを開始する。
割り込み要求信号Hを使用する場合(第2の実施例)に
ついて説明する。この場合、CPU3は予め必要なレジ
スタの内容がスタックへ退避するために費やされる最小
必要時間Pを算出する。そしてCPU3はレジスタ退避
時間Pの範囲内で、SAR15に対して割り込み要求信
号Hを早めに出力させるよう指令を与える。割り込み要
求信号Hはみかけの又は実際のA/D変換終了後に出力
されるので、CPU3は時間Pの範囲内で、シフトレジ
スタ11のカウント値,例えば信号kを選択する。そし
てセレクタ回路13はCPU3により制御され、内部レ
ジスタkRの値が終了フラグFとみなされ、2t時間前
にフラグレジスタ14に記録される。このみなし終了フ
ラグFに基づいてCPU3はSAR15に2t時間分だ
け早めに割り込み要求信号Hを出力させる。するとレジ
スタの内容のスタックへの退避が早めに始まり、退避が
終了する頃A/D変換も終了していることになる。この
退避終了を確認したCPU3はバスサイクルの読出しパ
ルスCでデジタル信号9の読み出しを開始する。
【0014】レジスタの退避時間を最小に見積もった理
由は、退避終了までに確実にA/D変換も終了させるた
めである。この最小退避時間P分に先立って割り込み要
求信号Hを出力させれば、退避終了直後の読出しパルス
dでデジタル信号9を確実に読み出せるからである。こ
のときの読み出しまでの待ち時間TG は従来に比べて大
幅に短くなる。もし、最大退避時間PMAX 分先立って割
り込み要求信号Hを出力させた場合、実際の退避時間が
PMAX より短くなると、A/D変換未終了前に読出しパ
ルスCが発生し、デジタル信号9が不定のままとなるこ
とが発生するからである。
由は、退避終了までに確実にA/D変換も終了させるた
めである。この最小退避時間P分に先立って割り込み要
求信号Hを出力させれば、退避終了直後の読出しパルス
dでデジタル信号9を確実に読み出せるからである。こ
のときの読み出しまでの待ち時間TG は従来に比べて大
幅に短くなる。もし、最大退避時間PMAX 分先立って割
り込み要求信号Hを出力させた場合、実際の退避時間が
PMAX より短くなると、A/D変換未終了前に読出しパ
ルスCが発生し、デジタル信号9が不定のままとなるこ
とが発生するからである。
【0015】図3において、SAR15の内容は、A/
D変換終了後に確定するが、割り込み要求信号HはA/
D変換終了時より、CPU3がレジスタの内容をスタッ
クへ退避させるのに要する時間P分前に出力される。従
って、A/D変換終了後、CPU3が変換結果を得るま
での待ち時間TG はレジスタ退避に要する時間P分だけ
短縮される。
D変換終了後に確定するが、割り込み要求信号HはA/
D変換終了時より、CPU3がレジスタの内容をスタッ
クへ退避させるのに要する時間P分前に出力される。従
って、A/D変換終了後、CPU3が変換結果を得るま
での待ち時間TG はレジスタ退避に要する時間P分だけ
短縮される。
【0016】上記第2の実施例では、割り込み要求信号
Hを変換終了前に出力することにより、変換結果読出し
までのディレイ時間を最小限にでき、A/D変換時間を
短縮するのと同じ効果が得られる。
Hを変換終了前に出力することにより、変換結果読出し
までのディレイ時間を最小限にでき、A/D変換時間を
短縮するのと同じ効果が得られる。
【0017】なお、上記第2の実施例では、CPU3が
レジスタの退避に要する時間P分前に割り込み要求信号
Hを出力する場合を示したが、これはCPU3が出力す
るポーリング用パルスCの周期Tに応じ、不定領域時に
SAR15の内容が読み出されることがない範囲で出来
るだけ早く出力してやれば良い。また、上記第2の実施
例では、割り込み要求信号の場合を示したが、これはC
PU又はDMAコントローラ等の他のモジュールにA/
D変換終了を伝える制御信号であれば何でも良い。
レジスタの退避に要する時間P分前に割り込み要求信号
Hを出力する場合を示したが、これはCPU3が出力す
るポーリング用パルスCの周期Tに応じ、不定領域時に
SAR15の内容が読み出されることがない範囲で出来
るだけ早く出力してやれば良い。また、上記第2の実施
例では、割り込み要求信号の場合を示したが、これはC
PU又はDMAコントローラ等の他のモジュールにA/
D変換終了を伝える制御信号であれば何でも良い。
【0018】
【発明の効果】請求項1に係る発明のシングルチップマ
イクロコンピュータによれば、変換手段が実際にA/D
変換を終了する時点より1クロック以上手前でA/D変
換が終了したことを示すフラグをセットするようにした
ので、A/D変換結果読み出しまでのディレイ時間を短
縮できる。すなわち、高速なA/D変換器を内蔵したシ
ングルチップマイクロコンピュータと同等な効果が得ら
れるシングルチップマイクロコンピュータが得られる。
また、請求項2に係る発明のシングルチップマイクロコ
ンピュータによれば、変換手段が実際にA/D変換を終
了する時点より1クロック以上手前でCPUに割り込み
要求信号を出力するようにしたので、請求項1と同様な
効果が得られる。
イクロコンピュータによれば、変換手段が実際にA/D
変換を終了する時点より1クロック以上手前でA/D変
換が終了したことを示すフラグをセットするようにした
ので、A/D変換結果読み出しまでのディレイ時間を短
縮できる。すなわち、高速なA/D変換器を内蔵したシ
ングルチップマイクロコンピュータと同等な効果が得ら
れるシングルチップマイクロコンピュータが得られる。
また、請求項2に係る発明のシングルチップマイクロコ
ンピュータによれば、変換手段が実際にA/D変換を終
了する時点より1クロック以上手前でCPUに割り込み
要求信号を出力するようにしたので、請求項1と同様な
効果が得られる。
【図1】本発明によるシングルチップマイクロコンピュ
ータの一実施例を示すブロック構成図である。
ータの一実施例を示すブロック構成図である。
【図2】本発明の第1の実施例に係る動作シーケンスを
示す図である。
示す図である。
【図3】本発明の第2の実施例に係る動作シーケンスを
示す図である。
示す図である。
【図4】従来のA/D変換器内蔵のシングルチップマイ
クロコンピュータの一例を示すブロック構成図である。
クロコンピュータの一例を示すブロック構成図である。
【図5】従来の動作シーケンスを示す図である。
【図6】従来の動作シーケンスを示す図である。
1 アナログ信号 9 デジタル信号 11 シフトレジスタ 13 セレクタ回路 14 終了フラグ格納用のレジスタ
Claims (2)
- 【請求項1】 入力したアナログ信号を、複数の基準電
圧に対応した複数ビットのデジタル信号に経時的に逐次
比較してアナログ/デジタル変換を行う変換手段を内蔵
したシングルチップマイクロコンピュータにおいて、 前記アナログ/デジタル変換が終了したことを示すフラ
グを持ち、このフラグを、前記変換手段が実際にアナロ
グ/デジタル変換を終了する時点より1クロック以上手
前でセットするようにしたことを特徴とするシングルチ
ップマイクロコンピュータ。 - 【請求項2】 入力したアナログ信号を、複数の基準電
圧に対応した複数ビットのデジタル信号に経時的に逐次
比較してアナログ/デジタル変換を行う変換手段を内蔵
したシングルチップマイクロコンピュータにおいて、 前記アナログ/デジタル変換が終了した時にCPUに割
り込み要求信号を出力する機能を持ち、この割り込み要
求信号を、前記変換手段が実際にアナログ/デジタル変
換を終了する時点より1クロック以上手前で出力するよ
うにしたことを特徴とするシングルチップマイクロコン
ピュータ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3015841A JP2771703B2 (ja) | 1991-01-16 | 1991-01-16 | シングルチップマイクロコンピュータ |
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