JPH0876930A - Ａｄ変換装置及びそれを内蔵したデータ処理装置 - Google Patents

Ａｄ変換装置及びそれを内蔵したデータ処理装置

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JPH0876930A
JPH0876930A JP6211250A JP21125094A JPH0876930A JP H0876930 A JPH0876930 A JP H0876930A JP 6211250 A JP6211250 A JP 6211250A JP 21125094 A JP21125094 A JP 21125094A JP H0876930 A JPH0876930 A JP H0876930A
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JP6211250A
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Mitsuru Sugita
充 杉田
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Renesas Design Corp
Mitsubishi Electric Corp
Original Assignee
Renesas Design Corp
Mitsubishi Electric Corp
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter

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Abstract

(57)【要約】 【目的】 AD変換後のデータが既に一旦使用されたか否
かを示すことが可能なハードウェアを内蔵することによ
り、既に使用済みのデータを再度使用して演算を行なう
というような無駄を省いて全体の処理速度の向上を図っ
たAD変換装置及びそれを内蔵したデータ処理装置の提供
を目的とする。 【構成】 AD変換器１により新たにアナログ信号がディ
ジタルデータに変換されてデータレジスタ3aに格納され
た場合に第１の値（”１”）を記憶し、第１の値を記憶
している状態においてデータレジスタ3aの内容が外部へ
読み出された場合に第２の値（”０”）を記憶するデー
タ更新フラグ3bを備えている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はAD変換装置及びそれを内
蔵したデータ処理装置に関し、より具体的には、AD変換
器による変換結果を演算装置が利用する場合の効率化を
図ったAD変換装置及びそれを内蔵したデータ処理装置に
関する。
【０００２】
【従来の技術】演算装置においてプログラム実行中にAD
変換器による変換結果を利用した処理を実行する場合、
従来は演算装置は必要なAD変換結果を読み取り、それに
基づいた演算処理を行ない、その結果を演算装置の動作
に反映していた。
【０００３】従前においては、AD変換結果が必要になっ
た時点で演算装置がAD変換器を起動し、AD変換の完了を
プログラムまたは割り込み処理で知って利用する手法が
採用されていた。しかし、近年ではAD変換器自体がたと
えばスキャンモードと称される機能を備える等して高機
能化されており、常時最新のAD変換結果が所定のレジス
タに格納されるような構成が主流となっている。従っ
て、AD変換結果が必要になった時点でレジスタに格納さ
れているAD変換結果を読み出すことにより、演算装置は
最新のデータを使用して演算を行なうことが可能であ
る。
【０００４】
【発明が解決しようとする課題】ところで、上述のよう
な場合において、常時最新のデータがレジスタに格納さ
れているとしても、一旦使用したデータである場合に
は、そのデータを使用して再度演算を行なうことはデー
タ処理装置にとっては無駄なことであり、データ処理装
置全体の処理速度を低下させる一因となる。
【０００５】本発明はこのような事情に鑑みてなされた
ものであり、AD変換後のデータが既に一旦使用されたか
否かを示すことが可能なハードウェアを内蔵することに
より、既に使用済みのデータを再度使用して演算を行な
うというような無駄を省いて全体の処理速度の向上を図
ったAD変換装置及びそれを内蔵したデータ処理装置の提
供を目的とする。
【０００６】
【課題を解決するための手段】本発明に係るAD変換装置
及びそれを内蔵したデータ処理装置は、AD変換器により
新たにアナログ信号がディジタルデータに変換されてデ
ータレジスタ（データ格納手段）に格納された場合に第
１の値を記憶し、第１の値を記憶している状態において
データ格納手段の内容が外部へ読み出された場合に第２
の値を記憶するデータ更新フラグ（記憶手段）を備えて
いる。
【０００７】また、本発明に係るAD変換装置及びそれを
内蔵したデータ処理装置は、少なくともデータレジスタ
が複数備えられており、それぞれに対応してデータ更新
フラグが備えられている。
【０００８】また、本発明のAD変換装置及びそれを内蔵
したデータ処理装置は、データレジスタとデータ更新フ
ラグとが一つのレジスタとして構成されている。
【０００９】また、本発明のAD変換装置及びそれを内蔵
したデータ処理装置は、複数のデータ更新フラグが記憶
している値を並列信号として同時に読み出す手段を備え
ている。
【００１０】また、本発明のAD変換装置及びそれを内蔵
したデータ処理装置は、複数のデータ更新フラグが記憶
している値の論理和信号を出力する手段を備え、それを
割り込み要求信号としてCPU に与えている。
【００１１】また、本発明のAD変換装置及びそれを内蔵
したデータ処理装置は、データ更新フラグが、AD変換器
により新たにアナログ信号がディジタルデータに変換さ
れてデータレジスタに格納された場合にシフト動作を行
なうシフトレジスタとして構成されている。
【００１２】
【作用】本発明に係るAD変換装置及びそれを内蔵したデ
ータ処理装置では、データ更新フラグの値によりデータ
レジスタに格納されているデータが使用済みであるか否
かが示される。
【００１３】また、本発明に係るAD変換装置及びそれを
内蔵したデータ処理装置では、複数チャネルのアナログ
信号をAD変換したディジタルデータを複数のデータレジ
スタそれぞれに格納することが出来る。
【００１４】また、本発明のAD変換装置及びそれを内蔵
したデータ処理装置では、データレジスタとデータ更新
フラグとが一つのレジスタとして構成されており、１回
の操作でアクセス出来る。
【００１５】また、本発明のAD変換装置及びそれを内蔵
したデータ処理装置では、複数のデータ更新フラグが記
憶している値のみを先に読み出すことが出来る。
【００１６】また、本発明のAD変換装置及びそれを内蔵
したデータ処理装置では、論理和信号の値によりいずれ
かのAD変換結果のデータが使用されたか、いずれのデー
タも未使用であるかが示される。
【００１７】また、本発明のAD変換装置及びそれを内蔵
したデータ処理装置では、複数回のAD変換結果のデータ
の使用履歴が示される。
【００１８】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。 〔第１の実施例〕図１は本発明に係るAD変換装置及びそ
れを内蔵したデータ処理装置の第１の実施例の構成例を
示すブロック図である。
【００１９】図１において、参照符号１はAD変換器を示
している。このAD変換器１自体は公知の一般的な構成で
ある。AD変換器１へはアナログ入力信号AIN が入力され
ており、AD変換後のディジタル出力信号DOUTが出力され
る。
【００２０】参照符号３は変換結果レジスタを示してい
る。この変換結果レジスタ３は一組のデータレジスタ3a
とセマフォ的機能を有するデータ更新フラグ3bとで構成
されている。データレジスタ3aには上述のAD変換器１の
出力信号であるディジタル出力信号DOUTが格納される。
【００２１】なお図１において、参照符号50はデータ処
理装置のCPU を示しており、データバスDBを介して変換
結果レジスタ３と接続されている。また、参照符号TSは
AD変換が終了した場合にAD変換器１から出力される変換
結果転送信号を、RDはCPU 50がAD変換結果のディジタル
データを変換結果レジスタ３から読み出すための読み出
し信号RDを、FDは変換結果レジスタ３から出力されるデ
ータ更新フラグ3bの値を、DDはデータ更新フラグ3bから
出力されるディジタルデータを、51は変換結果レジスタ
３からデータバスDBへ読み出されたAD変換結果のディジ
タルデータを一時的に保持するレジスタをそれぞれ示し
ている。
【００２２】図２は本第１の実施例の変換結果レジスタ
３の構成例を示す回路図であり、データレジスタ3a及び
データ更新フラグ3bで構成されている。データ更新フラ
グ3bは主としてセット／リセットフリップフロップ（以
下、SRフリップフロップという) 31, データラッチ32,
トランスファーゲート33及びインバータ34にて構成され
ている。
【００２３】SRフリップフロップ31のセット端子Ｓには
AD変換器１から出力される変換結果転送信号TSが、リセ
ット端子ＲにはCPU 50から出力される読み出し信号RDが
それぞれ与えられている。
【００２４】参照符号32はデータラッチであり、その入
力端子Ｄはトランスファーゲート33を介してSRフリップ
フロップ31の出力端子Ｑと接続されている。またデータ
ラッチ32の出力端子Ｑはトライステートバッファ41を介
してデータバスDBと接続されている。なお、トランスフ
ァーゲート33のオン／オフ制御のための信号として読み
出し信号RDが直接及びインバータ34を介して与えられて
おり、読み出し信号RDがハイレベルである場合にオフ
し、ローレベルである場合にオンする。また、トライス
テートバッファ41のオン／オフ制御も読み出し信号RDに
より行なわれ、読み出し信号RDがハイレベルである場合
にオンし、ローレベルである場合にオフする。
【００２５】図２において、参照符号10はAD変換器１の
出力とデータレジスタ3aとの間に配置されたトランスフ
ァーゲートであり、オン／オフ制御のための制御信号と
して変換結果転送信号TSが直接及びインバータ11を介し
て与えられている。なお、このトランスファーゲート10
は変換結果転送信号TSがハイレベルである場合にオン
し、ローレベルである場合にオフする。また、参照符号
42はデータレジスタ3aとデータバスDBとの間に配置され
たトライステートバッファであり、読み出し信号RDによ
り前述のトライステートバッファ41と同様にオン／オフ
制御される。
【００２６】なお、AD変換器１からトランスファーゲー
ト10を介してデータレジスタ3aへのディジタル出力信号
及びデータレジスタ3aからトライステートバッファ42を
介してデータバスDBへのディジタルデータDDの出力は実
際には複数ビットのパラレル信号であり、ビット数と同
数のトランスファーゲート10及びトライステートバッフ
ァ42が備えられている。
【００２７】図３はレジスタ51のビット構成例を示す模
式図である。レジスタ51は本実施例ではビットb0〜b7に
て構成される８ビットレジスタであり、その内のビット
b0〜b5までの６ビットにデータレジスタ3aから出力され
るAD変換結果のディジタルデータDDが、ビットb7にデー
タ更新フラグ3bの値FDがそれぞれ保持される。
【００２８】このような本発明のAD変換装置及びそれを
内蔵したデータ処理装置の第１の実施例の動作につい
て、図１及び図２を参照して以下に説明する。CPU 50が
データの読み出しを行なわない場合には読み出し信号RD
はローレベルに維持される。これによりトランスファー
ゲート33はオン状態になっている。
【００２９】いまたとえばアナログ信号入力AIN がAD変
換器１でディジタル信号に変換されると、AD変換器１か
ら出力されている変換結果転送信号TSがハイレベルにな
る。これにより、トランスファーゲート10がオンしてデ
ィジタル出力信号DOUTがデータレジスタ3aに格納され
る。この際、データ更新フラグ3bのSRフリップフロップ
31のセット端子Ｓにもハイレベルの変換結果転送信号TS
が与えられるので、SRフリップフロップ31はセットされ
てその出力端子Ｑからの出力信号はハイレベルになる。
この時点ではトランスファーゲート33はオン状態にある
ので、SRフリップフロップ31の出力端子Ｑからのハイレ
ベルの出力信号はデータラッチ32にラッチされる。従っ
て、データラッチ32の出力端子Ｑからの出力信号はハイ
レベル (”１”) になる。
【００３０】このような状態においてCPU 50がデータレ
ジスタ3aに格納されているディジタルデータを読み出す
場合には、CPU 50は読み出し信号RDを出力する。これに
より、トライステートバッファ41, 42が共にオン状態に
なるので、データラッチ32から出力されている信号”
１”及びデータレジスタ3aに格納されているディジタル
データDDがデータバスDBを介してレジスタ51に格納され
る。
【００３１】またこの際、読み出し信号RDはSRフリップ
フロップ31のリセット端子Ｒ及びトランスファーゲート
33にも与えられているので、SRフリップフロップ31がリ
セット状態になってその出力端子Ｑからの出力信号がロ
ーレベルになるが、トランスファーゲート33はオフ状態
になるのでデータラッチ32の出力端子Ｑからの出力信号
は”１”のままに維持される。この後、CPU 50が読み出
し信号RDをローレベルにすると、トランスファーゲート
33がオン状態になってSRフリップフロップ31の出力端子
Ｑからのローレベルの出力信号がデータラッチ32にラッ
チされる。
【００３２】従って、CPU 50が変換結果レジスタ３から
AD変換データDDとして読み出すとデータ更新フラグ3bの
値、具体的にはデータラッチ32の出力信号の値は”０”
になる。そして、その状態でAD変換器１が新たにAD変換
を行なってその結果のディジタルデータをデータレジス
タ3aに格納するとデータ更新フラグ3bの値は”１”にな
る。
【００３３】CPU 50がデータレジスタ3aに保持されてい
るディジタルデータDDを使用して処理を行なう必要があ
る場合、まず読み出し信号RDをハイレベルにすることに
よりデータ更新フラグ3bのデータラッチ32が保持してい
る値とデータレジスタ3aが保持しているディジタルデー
タDDとがデータバスDBを経由してレジスタ51に格納され
る。そして、CPU 50はレジスタ51のビットb7の値、即ち
データ更新フラグ3bのデータラッチ32の出力信号の値を
読み出してそれが”１”である場合にのみ他のビットb0
〜b5に格納されているディジタルデータDDを読み出して
データ処理を行なえば、同一のデータに対して反復して
処理が行なわれるという無駄が回避される。
【００３４】〔第２の実施例〕次に、本発明に係るAD変
換装置及びそれを内蔵したデータ処理装置の第２の実施
例をその構成例を示す図４のブロック図を参照して説明
する。なお、本第２の実施例では、AD変換器１への入出
力が共に複数、具体的には４チャネル接続されている例
である。
【００３５】図４において、参照符号１はAD変換器を、
20はAD変換器１へのアナログ入力信号を選択する入力セ
レクタを、21はAD変換器１による変換結果を後述する変
換結果レジスタ群300 の各変換結果レジスタ３-0, ３-1
…のいずれかに選択的に出力する出力セレクタをそれぞ
れ示している。また、本実施例では変換結果レジスタ３
もチャネル数に合わせて参照符号３-0, ３-1, ３-2, ３
-3で示されている４個が備えられており、それらを一括
して変換結果レジスタ群300 と称する。
【００３６】変換結果レジスタ群300 内の４個の変換結
果レジスタ３そのものは前述の第１実施例の変換結果レ
ジスタ３と同様に、データレジスタ3a及びデータ更新フ
ラグ3bで構成されている。なお、各変換結果レジスタ３
-0, ３-1, ３-2, ３-3に対応して、それぞれのデータレ
ジスタを参照符号3a-0, 3a-1, 3a-2, 3a-3で、またデー
タ更新フラグを3b-0, 3b-1, 3b-2, 3b-3で示す。
【００３７】また、参照符号22はデータセレクタであ
り、変換結果レジスタ群300 内の４個の変換結果レジス
タ３-0, ３-1, ３-2, ３-3それぞれからのディジタルデ
ータDD0, DD1, DD2, DD3の内のいずれか一つを選択して
ディジタルデータDDとして出力するが詳細は後述する。
【００３８】図４に示されている第２の実施例では、入
力セレクタ20へは４チャネルのアナログ信号AIN0, AIN
1, AIN2, AIN3が入力されており、いずれか一つが入力
セレクタ20により選択されてAD変換器１に入力される。
【００３９】図５は入力セレクタ20の回路構成の一例を
示す回路図であり、これ自体は公知の技術である。図５
において、参照符号2aはチャネル選択回路であり、CPUU
50から与えられるチャネル選択信号CSをデコードして
４出力の内のいずれか一つを有意 (ハイレベル) にす
る。参照符号2bは４チャネルのアナログ入力信号AIN0,A
IN1, AIN2, AIN3それぞれに接続されたトランスファー
ゲートであり、上述のチャネル選択回路2aの４出力それ
ぞれによりオン／オフ制御される。各トランスファーゲ
ート2bの入力は各チャネルの入力信号であり、出力はAD
変換器１の入力に接続されている。
【００４０】従って、CPU 50がたとえば第１のチャネル
のアナログ信号AIN0を指定するチャネル選択信号CSを出
力すると、それに対応するチャネル選択回路2aからの出
力信号が有意になってアナログ入力信号AIN0が入力され
ているトランスファーゲート2bがオン状態になり、アナ
ログ入力信号AIN0が入力セレクタ20から出力されてAD変
換器１に入力される。
【００４１】前述の如く、変換結果レジスタ群300 の各
変換結果レジスタ３-0, ３-1, ３-2, ３-3はデータレジ
スタ3aとデータ更新フラグ3bとを組み合わせてそれぞれ
のチャネルに対応して備えられている。各データレジス
タ3a-0, 3a-1, 3a-2, 3a-3には出力セレクタ21の出力信
号であるDOUT0, DOUT1, DOUT2, DOUT3がそれぞれ格納さ
れる。
【００４２】図６は本第２の実施例の変換結果レジスタ
群300,出力セレクタ21及びデータセレクタ22の構成例を
示す回路図である。なお、個々の変換結果レジスタ３-
0, ３-1, ３-2, ３-3の構成そのものは前述の第１の実
施例の場合と基本的な相違はなく、データレジスタ3a,
データ更新フラグ3b, トランスファーゲート10, インバ
ータ11及びトライステートバッファ41, 42で構成されて
いる。また、個々のデータ更新フラグ3b-0, 3b-1, 3b-
2, 3b-3の内部の構成も図２に示されている第１の実施
例のデータ更新フラグ3bと全く同様である。
【００４３】参照符号61はCPU 50がいずれか一つの変換
結果レジスタ３からのデータの読み出しを指定するため
に出力する読み出し信号RDをデコードする第１デコーダ
である。具体的には、CPU 50から出力される２ビットの
読み出し信号RDを第１デコーダ61がデコードすることに
より、第１デコーダ61は４個の変換結果レジスタ３-0,
３-1, ３-2, ３-3それぞれに対応する読み出し信号RD0,
RD1, RD2, RD3のいずれか一つのみをハイレベルにす
る。
【００４４】上述のように第１デコーダ61から出力され
ている各読み出し信号RD0, RD1, RD2, RD3がそれぞれ各
変換結果レジスタ３-0, ３-1, ３-2, ３-3に与えられて
おり、個々の変換結果レジスタ３-0, ３-1, ３-2, ３-3
の内部では図２に示されている読み出し信号RDと全く同
様に機能する。
【００４５】なお、第１デコーダ61, 各変換結果レジス
タ３-0, ３-1, ３-2, ３-3内のトライステートバッファ
41及び42で図４に示されているデータセレクタ22が構成
される。
【００４６】参照符号62はCPU 50がAD変換器１によるAD
変換結果のいずれか一つの変換結果レジスタ３への格納
を指定するために出力するチャネル選択信号CSをデコー
ドする第２デコーダである。具体的には、AD変換器１か
ら出力されている変換結果転送信号TSがハイレベルであ
る場合に、CPU 50から出力される２ビットのチャネル選
択信号CSを第２デコーダ62がデコードすることにより、
第２デコーダ62は４個の変換結果レジスタ３-0, ３-1,
３-2, ３-3それぞれに対応する変換結果転送信号TS0, T
S1, TS2, TS3のいずれか一つのみをハイレベルにする。
【００４７】上述のように第２デコーダ62から出力され
ている各変換結果転送信号TS0, TS1, TS2, TS3がそれぞ
れ各変換結果レジスタ３-0, ３-1, ３-2, ３-3に与えら
れており、個々の変換結果レジスタ３-0, ３-1, ３-2,
３-3内部では図２に示されている変換結果転送信号TSと
全く同様に機能する。
【００４８】なお、第２デコーダ62, 各変換結果レジス
タ３-0, ３-1, ３-2, ３-3内のトランスファーゲート10
及びインバータ11で図４に示されている出力セレクタ21
が構成される。
【００４９】このような本発明のAD変換装置及びそれを
内蔵したデータ処理装置の第２の実施例の動作について
以下に説明する。まず、CPU 50がデータの読み出しを行
なわない場合には読み出し信号RDはローレベルに維持さ
れる。これにより、第１の実施例と同様に、各変換結果
レジスタ３-0, ３-1, ３-2, ３-3のデータ更新フラグ3b
内のトランスファーゲート33はオン状態になる。
【００５０】いまたとえば４チャネルのアナログ信号入
力の内の第１のチャネルであるAIN0をディジタル信号に
変換する場合、CPU 50はアナログ入力信号AIN0を指定す
るチャネル選択信号CSを出力する。このチャネル選択信
号CSが入力セレクタ20に与えられることにより、アナロ
グ入力信号AIN0が選択されてAD変換器１でディジタル信
号に変換され、出力セレクタ21へ出力される。またこの
際、AD変換器１から変換結果転送信号TSが出力されて第
２デコーダ62に与えられる。
【００５１】この場合、CPU 50から出力されているチャ
ネル選択信号CSは第１のチャネルを選択するので、第２
デコーダ62は第１のチャネルに対応する変換結果レジス
タ３-0に与えられている変換結果転送信号TS0 のみをハ
イレベルにする。これにより、変換結果レジスタ３-0で
はトランスファーゲート10がオンしてそのデータレジス
タ3a-0にAD変換後のディジタル信号が保持される。この
際、変換結果レジスタ３-0のデータ更新フラグ3b-0にも
ハイレベルの変換結果転送信号TS0 が与えられるので、
第１の実施例の場合と同様に、データ更新フラグ3b-0の
出力信号の値は”１”になる。
【００５２】そして、たとえばCPU 50が第１のチャネル
の変換結果レジスタ３-0のデータレジスタ3a-0に格納さ
れているディジタルデータを読み出す場合には、CPU 50
から第１のチャネルを指定する読み出し信号RDが出力さ
れる。この読み出し信号RDが第１デコーダ61に与えられ
ることにより、第１デコーダ61は第１のチャネルに対応
する変換結果レジスタ３-0に与えられている読み出し信
号RD0 のみをハイレベルにする。これにより、変換結果
レジスタ３-0ではトライステートバッファ42がオン状態
になるので、そのデータレジスタ3a-0に格納されている
ディジタルデータDDがトライステートバッファ42を介し
てデータバスDBへ出力される。またこの際、読み出し信
号RD0 はデータ更新フラグ3b-0及びトライステートバッ
ファ41にも与えられているので、データ更新フラグ3b-0
の出力信号の値が”０”になる。この後、CPU 50から出
力されている読み出し信号RDがいずれのチャネルも指定
しない状態になると第１デコーダ61から出力されている
読み出し信号RD0 はローレベルになるので、データ更新
フラグ3b-0の出力信号の値が”０”になる。
【００５３】従って、CPU 50が第１チャネルのデータレ
ジスタ3a-0に保持されているディジタルデータを使用し
て処理を行なう必要がある場合、読み出し信号RDで第１
チャネルを指定することにより第１チャネルのデータ更
新フラグ3b-0が保持している値とデータレジスタ3a-0が
保持しているディジタルデータDDとが同時にデータバス
DBへ出力されるので、データ更新フラグ3b-0から出力さ
れた信号の値が”１”である場合にのみデータ処理を行
なえば、同一のデータに対して反復して処理を行なうと
いう無駄が回避される。
【００５４】なお上記第２の実施例では、AD変換器１へ
の入出力チャネル数とAD変換結果を格納する変換結果レ
ジスタ３の数とがいずれも４である場合が示されている
が、入力チャネル数と出力チャネル数とが異なる構成
も、また変換結果レジスタ３の数が４以外である構成も
勿論可能であることは言うまでもない。
【００５５】〔第３の実施例〕図７は本発明のAD変換装
置及びそれを内蔵したデータ処理装置の第３の実施例の
構成例を示すブロック図である。上述の第２の実施例で
は、各変換結果レジスタ３-0, ３-1, ３-2, ３-3のデー
タ更新フラグ3bの値とデータレジスタ3aの内容とが同時
に読み出されてレジスタ51に保持されるように構成され
ている。しかしこの第３の実施例では、第２の実施例の
変換結果レジスタ群300 の各データ更新フラグ3b-0, 3b
-1, 3b-2, 3b-3の値のみをCPU 50からの指示により同時
に読み出せるように構成されている。
【００５６】図７において、参照符号52はデータ更新フ
ラグレジスタを示しており、変換結果レジスタ群300 の
各データ更新フラグ3b-0, 3b-1, 3b-2, 3b-3の値を保持
する。このデータ更新フラグレジスタ52に保持されてい
る各データ更新フラグ3b-0,3b-1, 3b-2, 3b-3の値はCPU
50が同時に読み出すことが可能である。
【００５７】図８はデータ更新フラグレジスタ52のビッ
ト構成例を示す模式図である。データ更新フラグレジス
タ52は本実施例ではビットb0〜b7にて構成される８ビッ
トレジスタであり、その内のビットb0〜b3までの４ビッ
トに各データ更新フラグ3b-0, 3b-1, 3b-2, 3b-3の値が
それぞれ保持される。
【００５８】なお図７において、参照符号FRD は変換結
果レジスタ群300 から各データ更新フラグ3b-0, 3b-1,
3b-2, 3b-3の値のみを読み出してデータ更新フラグレジ
スタ52に格納させるためにCPU 50から出力されるデータ
更新フラグ読み出し信号である。
【００５９】図９は本第３の実施例の変換結果レジスタ
群300,出力セレクタ21及びデータセレクタ22の構成例を
示す回路図である。なお、個々の変換結果レジスタ３-
0, ３-1, ３-2, ３-3の構成そのものは前述の第１の実
施例の場合と基本的な相違はなく、データレジスタ3a,
データ更新フラグ3b, トランスファーゲート10, インバ
ータ11及びトライステートバッファ41, 42で構成されて
いる。また、個々のデータ更新フラグ3b-0, 3b-1, 3b-
2, 3b-3内部の構成も図２に示されている第１の実施例
のデータ更新フラグ3bと全く同様である。
【００６０】但し、図９に示されている第３の実施例の
構成では、図７にも示されているように、データ更新フ
ラグ読み出し信号FRD が変換結果レジスタ群300 に与え
られている。第２の実施例において各変換結果レジスタ
３-0, ３-1, ３-2, ３-3のトライステートバッファ41は
第１デコーダ61から出力される読み出し信号RD0, RD1,
RD2, RD3によりそれぞれオン／オフ制御されているが、
本第３の実施例ではデータ更新フラグ読み出し信号FRD
により同時にオン／オフ制御される。
【００６１】従って、CPU 50からハイレベルのデータ更
新フラグ読み出し信号FRD が出力されると、変換結果レ
ジスタ群300 内の各変換結果レジスタ３-0, ３-1, ３-
2, ３-3のトライステートバッファ41が同時にオン状態
となってそれぞれのデータ更新フラグ3b-0, 3b-1, 3b-
2, 3b-3の値がデータバスDBへ出力され、図７に示され
ているように前述のデータ更新フラグレジスタ52のビッ
トb0, b1, b2, b3にそれぞれ保持される。
【００６２】このようにしてデータ更新フラグレジスタ
52のビットb0, b1, b2, b3に保持された値を読み出すこ
とにより、CPU 50はいずれのデータレジスタ3aの内容、
換言すればいずれのチャネルのAD変換結果が未使用であ
るかを容易に判断可能になる。従って、CPU 50がたとえ
ば複数のチャネルのAD変換結果を使用して演算を行なう
ような場合、一度の操作で変換結果レジスタ群300 内の
全てのデータレジスタ3aの値を読み出すことが可能にな
るため、処理時間の短縮が可能になる。
【００６３】そして、CPU 50はデータ更新フラグレジス
タ52の内容に従って必要なチャネル、換言すれば必要な
データレジスタ3aを指定する読み出し信号RDを出力すれ
ば、前述の第２の実施例と同様にディジタルデータDDを
読み取ることが出来る。
【００６４】なお上記第３の実施例においては、前述の
第２の実施例と同様に、AD変換器１への入出力チャネル
数とAD変換結果を格納する変換結果レジスタ３の数とが
いずれも４である場合が示されているが、入力チャネル
数と出力チャネル数とが異なる構成も、また変換結果レ
ジスタ３の数が４以外である構成も勿論可能であること
は言うまでもない。
【００６５】〔第４の実施例〕図10は本発明のAD変換装
置及びそれを内蔵したデータ処理装置の第４の実施例の
構成例を示すブロック図である。上述の第３の実施例で
は、変換結果レジスタ群300 の全データ更新フラグ3b-
0, 3b-1, 3b-2, 3b-3の値をCPU 50からの指示により同
時に読み出すように構成されているが、本第４の実施例
では、各データ更新フラグ3b-0, 3b-1, 3b-2, 3b-3の値
の論理和をとった上でCPU 50からの指示により読み出す
ように構成されている。
【００６６】図10において、参照符号53はデータ更新フ
ラグレジスタを示しており、変換結果レジスタ群300 の
各データ更新フラグ3b-0, 3b-1, 3b-2, 3b-3の値の論理
和を保持する。このデータ更新フラグレジスタ53に保持
されている値はCPU 50が読み出すことが可能である。
【００６７】図11はデータ更新フラグレジスタ53のビッ
ト構成例を示す模式図である。データ更新フラグレジス
タ53は本実施例ではビットb0〜b7にて構成される８ビッ
トレジスタであり、その内のビットb0の１ビットに各デ
ータ更新フラグ3b-0, 3b-1,3b-2, 3b-3の値の論理和が
保持される。
【００６８】なお図10において、参照符号FRD は変換結
果レジスタ群300 から各データ更新フラグ3b-0, 3b-1,
3b-2, 3b-3の値の論理和を読み出してデータ更新フラグ
レジスタ53に格納させるためにCPU 50から出力されるデ
ータ更新フラグ読み出し信号である。
【００６９】図12は本第４の実施例の変換結果レジスタ
群300,出力セレクタ21及びデータセレクタ22の構成例を
示す回路図である。なお、個々の変換結果レジスタ３-
0, ３-1, ３-2, ３-3の構成そのものは前述の第３の実
施例の場合と基本的には同一であるが、本第４の実施例
ではトライステートバッファ41が備えられていない。即
ち、各変換結果レジスタ３-0, ３-1, ３-2, ３-3は、デ
ータレジスタ3a, データ更新フラグ3b, トランスファー
ゲート10, インバータ11及びトライステートバッファ42
で構成されており、各データ更新フラグ3b-0, 3b-1, 3b
-2, 3b-3の出力信号は４入力のORゲート44に入力されて
いる。なお、個々のデータ更新フラグ3b-0, 3b-1, 3b-
2, 3b-3内部の構成も前述の各実施例のデータ更新フラ
グ3bと全く同様である。
【００７０】ORゲート44は、各変換結果レジスタ３-0,
３-1, ３-2, ３-3のデータ更新フラグ3b-0, 3b-1, 3b-
2, 3b-3の値を入力してその論理和を出力する。このOR
ゲート44の出力信号はトライステートバッファ45を介し
てデータバスDBに接続されている。トライステートバッ
ファ45はデータ更新フラグ読み出し信号FRD によりオン
／オフ制御される。
【００７１】従って、CPU 50からハイレベルのデータ更
新フラグ読み出し信号FRD が出力されると、変換結果レ
ジスタ群300 内の各変換結果レジスタ３-0, ３-1, ３-
2, ３-3のトライステートバッファ41が同時にオン状態
となってそれぞれのデータ更新フラグ3b-0, 3b-1, 3b-
2, 3b-3の値がデータバスDBへ出力され、図10に示され
ているように前述のデータ更新フラグレジスタ53のビッ
トb0, b1, b2, b3にそれぞれ保持される。
【００７２】このようにしてデータ更新フラグレジスタ
53のビットb0に保持された値を読み出すことにより、CP
U 50はいずれかのデータレジスタ3aの内容、換言すれば
いずれのチャネルのAD変換結果が未使用であるか、また
は全てが使用済みであるかを容易に判断可能になる。従
って、データ処理装置の一般的な命令セットに含まれて
いるある１ビットのデータの値に応じて分岐するか否か
が決定される所謂条件分岐命令を利用することにより、
データ更新フラグレジスタ53の値に応じてAD変換結果を
読み取るか否かの処理をCPU 50が行なうことが可能にな
る。このため、CPU 50によるAD変換結果の読み取りのた
めの処理に必要な命令数が削減され、処理速度が向上す
る。
【００７３】なお上記第４の実施例においては、前述の
第２, 第３の実施例と同様に、AD変換器１への入出力チ
ャネル数とAD変換結果を格納する変換結果レジスタ３の
数とがいずれも４である場合が示されているが、入力チ
ャネル数と出力チャネル数とが異なる構成も、また変換
結果レジスタ３の数が４以外である構成も勿論可能であ
ることは言うまでもない。
【００７４】〔第５の実施例〕図13は本発明のAD変換装
置及びそれを内蔵したデータ処理装置の第５の実施例の
構成例を示すブロック図、図14はその変換結果レジスタ
群300,出力セレクタ21及びデータセレクタ22の構成例を
示す回路図である。
【００７５】上述の第４の実施例では、各データ更新フ
ラグ3b-0, 3b-1, 3b-2, 3b-3の値の論理和をとった上で
CPU 50からの指示により読み出すように構成されている
が、本第５の実施例では、変換結果レジスタ群300 の各
データ更新フラグ3b-0, 3b-1, 3b-2, 3b-3の値の論理和
をCPU 50に対する割り込み要求信号として利用するよう
に構成されている。
【００７６】図14に示されているように本第５の実施例
では、前述の第４の実施例においてORゲート44の出力信
号をデータ更新フラグ読み出し信号FRD で制御されるト
ライステートバッファ45によりCPU 50が読み取るように
していたのを、ORゲート44の出力信号をそのまま割り込
み要求信号INT としてCPU 50に与えるように構成されて
いる。
【００７７】従って、変換結果レジスタ群300 内のデー
タ更新フラグ3b-0, 3b-1, 3b-2, 3b-3の値の内の少なく
とも一つが”１”であればORゲート44からハイレベルの
割り込み要求信号INT が出力されるので、それに応じて
CPU 50はAD変換データを読み取る割り込み処理を行なえ
ばよい。また、CPU 50が割り込み処理によらずに一般的
な処理によってAD変換データの全てを使用した場合には
全データ更新フラグ3b-0, 3b-1, 3b-2, 3b-3の値が”
０”になってORゲート44からの出力信号である割り込み
要求信号INT も”０”になるので、CPU 50が割り込み処
理を行なう必要はなくなる。
【００７８】なお上記第５の実施例においては、前述の
第２, 第３, 第４の実施例と同様に、AD変換器１への入
出力チャネル数とAD変換結果を格納する変換結果レジス
タ３の数とがいずれも４である場合が示されているが、
入力チャネル数と出力チャネル数とが異なる構成も、ま
た変換結果レジスタ３の数が４以外である構成も勿論可
能であることは言うまでもない。
【００７９】〔第６の実施例〕図15は本発明のAD変換装
置及びそれを内蔵したデータ処理装置の第６の実施例と
してのデータ更新フラグの構成例を示すブロック図であ
る。
【００８０】本第６の実施例においては、上述の各実施
例において変換結果レジスタのデータ更新フラグが１ビ
ットのフラグとして構成されていたのを、一例として３
ビットのシフトレジスタとして構成している。
【００８１】本実施例のデータ更新フラグ3bは具体的に
は、上記各実施例のデータ更新フラグのSRフリップフロ
ップ31の出力信号を変換結果転送信号TSに同期してラッ
チするデータラッチ35と、このデータラッチ35の出力信
号を更に変換結果転送信号TSに同期してラッチするデー
タラッチ36とを備えている。更に、データラッチ32，デ
ータラッチ35及びデータラッチ36の出力信号の論理和を
とるORゲート40と、このORゲート40の出力信号を読み出
し信号RDによりオン／オフ制御されるトライステートバ
ッファ41を介してデータバスDBに接続するように構成さ
れている。
【００８２】この図15に示されているような第６の実施
例の構成では、データラッチ32の出力信号に関しては前
述の図２に示されている第１の実施例のデータ更新フラ
グと同様である。そして、それと共に、変換結果転送信
号TSがローレベルからハイレベルに立ち上がる都度、換
言すればAD変換器１がAD変換を行なう都度、SRフリップ
フロップ31の出力信号がデータラッチ35にラッチされ、
またこのデータラッチ35の出力信号がデータラッチ36に
ラッチされる。そして、それらのデータラッチ32, 35,
36の出力信号がORゲート40で論理和をとられた上でトラ
イステートバッファ41からデータバスDBへ出力される。
【００８３】従って、このような本第６の実施例の３段
のシフトレジスタとして機能するデータ更新フラグ3bを
備える場合は、たとえば３個のディジタルデータを平均
化処理するような場合に便利である。即ち、あるチャネ
ルのAD変換結果のディジタルデータをCPU 50が変換結果
レジスタ３から三回連続して読み出せばその変換結果レ
ジスタ３のデータ更新フラグ3bのORゲート40の出力信号
は”０”になるので、CPU 50は先に読み出してた３個の
ディジタルデータをその時点で平均化処理すればよい。
【００８４】なお上記第６の実施例においては、データ
更新フラグ3bを３段のシフトレジスタとして構成した例
を示したが、データレジスタをカスケード接続してそれ
以外の段数に構成してもよいことはいうまでもない。
【００８５】
【発明の効果】本発明に係るAD変換装置及びそれを内蔵
したデータ処理装置によれば、データ更新フラグの値に
よりデータレジスタに格納されているデータが使用済み
であるか否かが示されるので、CPU による無駄なデータ
処理を回避することが可能になる。
【００８６】また、本発明に係るAD変換装置及びそれを
内蔵したデータ処理装置によれば、複数チャネルのアナ
ログ信号をAD変換したディジタルデータを複数のデータ
レジスタそれぞれに格納することが出来る。
【００８７】また、本発明のAD変換装置及びそれを内蔵
したデータ処理装置によれば、データレジスタとデータ
更新フラグとが一つのレジスタとして構成されており、
１回の操作でアクセス出来る。
【００８８】また、本発明のAD変換装置及びそれを内蔵
したデータ処理装置によれば、複数のデータ更新フラグ
が記憶している値のみを先に読み出し、必要に応じてデ
ータ処理に利用することが出来る。
【００８９】また、本発明のAD変換装置及びそれを内蔵
したデータ処理装置によれば、論理和信号の値によりい
ずれかのAD変換結果のデータが使用されたか、いずれの
データも未使用であるかが示されるので、必要に応じて
データ処理に利用することが出来る。
【００９０】また、本発明のAD変換装置及びそれを内蔵
したデータ処理装置によれば、複数回のAD変換結果のデ
ータの使用履歴が示されるので、必要に応じてデータ処
理に利用することが出来る。
【図面の簡単な説明】
【図１】 本発明に係るAD変換装置及びそれを内蔵した
データ処理装置の第１の実施例の構成例を示すブロック
図である。
【図２】 第１の実施例の変換結果レジスタの構成例を
示す回路図である。
【図３】 第１の実施例のレジスタのビット構成例を示
す模式図である。
【図４】 本発明に係るAD変換装置及びそれを内蔵した
データ処理装置の第２の実施例の構成例を示すブロック
図である。
【図５】 第２の実施例の入力セレクタの回路構成の一
例を示す回路図である。
【図６】 第２の実施例の変換結果レジスタ群, 出力セ
レクタ及びデータセレクタの構成例を示す回路図であ
る。
【図７】 本発明のAD変換装置及びそれを内蔵したデー
タ処理装置の第３の実施例の構成例を示すブロック図で
ある。
【図８】 第３の実施例のデータ更新フラグレジスタの
ビット構成例を示す模式図である。
【図９】 第３の実施例の変換結果レジスタ群, 出力セ
レクタ及びデータセレクタの構成例を示す回路図であ
る。
【図１０】 本発明のAD変換装置及びそれを内蔵したデ
ータ処理装置の第４の実施例の構成例を示すブロック図
である。
【図１１】 第４の実施例のデータ更新フラグレジスタ
のビット構成例を示す模式図である。
【図１２】 第４の実施例の変換結果レジスタ群, 出力
セレクタ及びデータセレクタの構成例を示す回路図であ
る。
【図１３】 本発明のAD変換装置及びそれを内蔵したデ
ータ処理装置の第５の実施例の構成例を示すブロック図
である。
【図１４】 第５の実施例の変換結果レジスタ群, 出力
セレクタ及びデータセレクタの構成例を示す回路図であ
る。
【図１５】 本発明のAD変換装置及びそれを内蔵したデ
ータ処理装置の第６の実施例としてのデータ更新フラグ
の構成例を示すブロック図である。
【符号の説明】
１ AD変換器、３ 変換結果レジスタ、3a データレジ
スタ、3b データ更新フラグ、20 入力セレクタ、21
出力セレクタ、22 データセレクタ、51 レジスタ、50
CPU 、300 変換結果レジスタ群。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年５月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】なお図１において、参照符号50はデータ処
理装置のCPU を示しており、データバスDBを介して変換
結果レジスタ３と接続されている。また、参照符号TSは
AD変換が終了した場合にAD変換器１から出力される変換
結果転送信号を、RDはCPU 50がAD変換結果のディジタル
データを変換結果レジスタ３から読み出すための読み出
し信号を、FDは変換結果レジスタ３から出力されるデー
タ更新フラグ3bの値を、DDはデータ更新フラグ3bから出
力されるディジタルデータを、51は変換結果レジスタ３
からデータバスDBへ読み出されたAD変換結果のディジタ
ルデータを一時的に保持するレジスタをそれぞれ示して
いる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】従って、CPU 50が変換結果レジスタ３から
AD変換結果をディジタルデータDDとして読み出すとデー
タ更新フラグ3bの値、具体的にはデータラッチ32の出力
信号の値は”０”になる。そして、その状態でAD変換器
１が新たにAD変換を行なってその結果のディジタルデー
タをデータレジスタ3aに格納するとデータ更新フラグ3b
の値は”１”になる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正内容】
【００７２】このようにしてデータ更新フラグレジスタ
53のビットb0に保持された値を読み出すことにより、CP
U 50はいずれかのデータレジスタ3aの内容、換言すれば
いずれかのチャネルのAD変換結果が未使用であるか、ま
たは全てが使用済みであるかを容易に判断可能になる。
従って、データ処理装置の一般的な命令セットに含まれ
ているある１ビットのデータの値に応じて分岐するか否
かが決定される所謂条件分岐命令を利用することによ
り、データ更新フラグレジスタ53の値に応じてAD変換結
果を読み取るか否かの処理をCPU 50が行なうことが可能
になる。このため、CPU 50によるAD変換結果の読み取り
のための処理に必要な命令数が削減され、処理速度が向
上する。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 アナログ信号をディジタルデータに変換
    するＡＤ変換器と、前記ＡＤ変換器により得られたディ
    ジタルデータを格納するデータ格納手段とを備えたＡＤ
    変換装置において、 前記ＡＤ変換器により新たにアナログ信号がディジタル
    データに変換されて前記データ格納手段に格納された場
    合に第１の値を記憶し、前記第１の値を記憶している状
    態において前記データ格納手段の内容が外部へ読み出さ
    れた場合に第２の値を記憶する記憶手段を備えたことを
    特徴とするＡＤ変換装置。
  2. 【請求項２】 少なくとも前記データ格納手段が複数備
    えられており、前記データ格納手段それぞれに対応して
    前記記憶手段が備えられていることを特徴とする請求項
    １に記載のＡＤ変換装置。
  3. 【請求項３】 前記データ格納手段と前記記憶手段とが
    一つのレジスタとして構成されていることを特徴とする
    請求項１または２に記載のＡＤ変換装置。
  4. 【請求項４】 前記複数の記憶手段が記憶している値を
    並列信号として同時に読み出す手段を備えたことを特徴
    とする請求項２に記載のＡＤ変換装置。
  5. 【請求項５】 前記複数の記憶手段が記憶している値の
    論理和信号を出力する手段を備えたことを特徴とする請
    求項２に記載のＡＤ変換装置。
  6. 【請求項６】 前記記憶手段が、前記ＡＤ変換器により
    新たにアナログ信号がディジタルデータに変換されて前
    記レジスタに格納された場合にシフト動作を行なうシフ
    トレジスタとして構成されていることを特徴とする請求
    項１または２に記載のＡＤ変換装置。
  7. 【請求項７】 アナログ信号をディジタルデータに変換
    するＡＤ変換器と、前記ＡＤ変換器により得られたディ
    ジタルデータを格納するデータ格納手段と、前記データ
    格納手段に格納されたディジタルデータを利用してデー
    タ処理を行なうＣＰＵとを備えたデータ処理装置におい
    て、 前記ＡＤ変換器により新たにアナログ信号がディジタル
    データに変換されて前記データ格納手段に格納された場
    合に第１の値を記憶し、前記第１の値を記憶している状
    態において前記ＣＰＵが前記データ格納手段の内容を読
    み出した場合に第２の値を記憶する記憶手段を備えたこ
    とを特徴とするデータ処理装置。
  8. 【請求項８】 少なくとも前記データ格納手段が複数備
    えられており、前記データ格納手段それぞれに対応して
    前記記憶手段が備えられており、更に、前記ＡＤ変換器
    により得られたディジタルデータを前記ＣＰＵの指示に
    従っていずれかのデータ格納手段を選択して格納する選
    択手段を備えたことを特徴とする請求項７に記載のデー
    タ処理装置。
  9. 【請求項９】 前記データ格納手段と前記記憶手段とが
    前記ＣＰＵによりアクセス可能な一つのレジスタとして
    構成されていることを特徴とする請求項７または８に記
    載のデータ処理装置。
  10. 【請求項１０】 前記複数の記憶手段が記憶している値
    を前記ＣＰＵの指示に応じて並列信号として同時に読み
    出す手段を備えたことを特徴とする請求項８に記載のデ
    ータ処理装置。
  11. 【請求項１１】 前記複数の記憶手段が記憶している値
    の論理和信号を出力する手段を備えたことを特徴とする
    請求項８に記載のデータ処理装置。
  12. 【請求項１２】 前記論理和信号が前記ＣＰＵに割り込
    み要求信号として与えられるべくなしてあることを特徴
    とする請求項１１に記載のデータ処理装置。
  13. 【請求項１３】 前記記憶手段が、前記ＡＤ変換器によ
    り新たにアナログ信号がディジタルデータに変換されて
    前記レジスタに格納された場合にシフト動作を行なうシ
    フトレジスタとして構成されていることを特徴とする請
    求項７または８に記載のデータ処理装置。
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