DE19526548C2 - Schaltungseinrichtung mit einem Analog-Digital-Wandler - Google Patents

Description

Die vorliegende Erfindung betrifft eine Schaltungseinrichtung mit einem Analog-Digital-Wandler.

In dem Fall bei dem eine Bearbeitung, die Umwandlungsergebnisse von einem AD-Wandler verwendet, während der Programmausführung in einem Rechenwerk ausgeführt wird, liest bis jetzt das Rechen­ werk die notwendigen AD-Umwandlungsergebnisse, führt eine Rechenverarbeitung basierend auf den ausgelesenen Umwandlungs­ ergebnissen aus und gibt die verarbeiteten Ergebnisse der Ope­ ration zurück.

Früher wurde eine Technik verwendet bei der ein Rechenwerk ein AD-Wandler aktiviert wenn AD-Umwandlungsergebnisse be­ nötigt werden, und die AD-Umwandlungsergebnisse werden verwen­ det nachdem der Abschluß der AD-Umwandlung durch ein Programm oder eine Unterbrechungsbearbeitung angezeigt wurde. In letzter Zeit wurde jedoch der AD-Wandler selbst in seiner Wirkungsweise stark verbessert durch Einfügen von z. B. einer Funktion, die Abtastmodus genannt wird, oder ähnlichem, so daß eine Konfigu­ ration, bei der die letzten AD-Umwandlungsergebnisse dauernd in einem vorbestimmten Register gespeichert werden, den Markt an­ führt. Daher werden die in dem Register gespeicherten AD-Umwand­ lungsergebnisse ausgelesen wenn die Ergebnisse benötigt werden, damit wird einem Rechenwerk ermöglicht unter Verwendung der letzten Daten eine Rechenoperation durchzuführen.

Nun ist es in einem solchen oben beschriebenen Fall, in dem Fall bei dem sogar der letzte Wert dauernd in dem Register ge­ speichert wird, wenn der Wert der einmal verwendete ist, für ein Rechenwerk unnütz, daß der Wert zum nochmaligen Durchführen einer Rechenoperation verwendet wird, was ein Grund einer redu­ zierten Verarbeitungsgeschwindigkeit des ganzen Rechenwerks wird.

Aus der nachveröffentlichten DE 44 16 170 A1 ist eine Schaltungs­ einrichtung mit einem AD-Wandler zum Umwandeln eines analogen Signals in einen digitalen Wert und einem Datenspeichermittel zum speichern des durch den AD-Wandler erhaltenen digitalen Werts bekannt.

Aus der DE 42 00 882 A1 ist ein Analog/Digital-Umsetzer mit einem Schieberegister bekannt.

Das der Erfindung zugrundeliegende Problem ist eine Schaltungs­ einrichtung mit einem AD-Wandler zur Verfügung zu stellen, die eine Hardware auf­ weist, die fähig ist anzuzeigen, ob oder ob nicht ein Wert nach einer AD-Umwandlung schon einmal benutzt worden ist und damit solch unnütze Operationen ausschließt, daß ein schon einmal ver­ wendeter Wert noch einmal verwendet wird, um eine Rechenopera­ tion auszuführen, und damit die Verarbeitungsgeschwindigkeit als Ganzes verbessert.

Das der Erfindung zugrundeliegende Problem wird durch die im An­ spruch 1 gekennzeichnete Schaltungseinrichtung mit einem AD-Wandler gelöst. Weiterbil­ dungen der Erfindung sind in den Unteransprüchen angegeben.

In der Schaltungseinrichtung zeigt der Wert des Datenaktuali­ sierungskennzeichens an, ob oder ob nicht der in den Datenre­ gistern gespeicherte Wert verwendet worden ist.

Bei der Schaltungseinrichtung nach Anspruch 4 können die durch die AD-Umwandlung der analogen Signale von mehreren Kanälen erhaltenen digitalen Daten in den jeweiligen der mehreren Datenspeichern gespeichert werden.

Bei der Schaltungseinrichtung nach Anspruch 2 sind der Datenspeicher und die Halteeinrichtung als ein Register angeordnet, so daß auf sie in einer Operation zugegriffen werden kann.

Bei der Schaltungseinrichtung nach Anspruch 7 gibt der Wert des logischen Summensignals an ob irgend ein Wert von dem AD-Umwandlungsergebnis verwendet wurde, oder ob jeder Wert nicht verwendet worden ist.

Ferner wird bei der Schaltungseinrichtung die Verwendungsgeschichte der als ein Ergebnis von mehrfach AD-Umwandlungen erhaltenen Daten ange­ zeigt.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen

Fig. 1 ein Blockdiagramm einer Anordnung einer ersten Ausfüh­ rungsform von einer Schaltungseinrichtung und einem Rechner, in dem die Schaltungseinrichtung eingebaut ist;

Fig. 2 ein Schaltungsdiagramm eines Beispieles einer Anordnung von einem Umwandlungsergebnisregister von der ersten Ausführungsform;

Fig. 3 ein schematisches Diagramm eines Beispieles einer Bit­ anordnung des Registers der ersten Ausführungsform;

Fig. 4 ein Blockdiagramm eines Beispiels einer Anordnung von einer zweiten Ausführungsform der Schaltungseinrichtung und dem Rechner in dem die Schaltungseinrichtung einge­ baut ist;

Fig. 5 ein Schaltungsdiagramm eines Beispieles einer Schal­ tungsanordnung eines Eingabeselektors der zweiten Aus­ führungsform;

Fig. 6 ein Schaltungsdiagramm eines Beispieles einer Anordnung einer Umwandlungsergebnisregistergruppe, eines Ausgabe­ selektors und eines Datenselektors der zweiten Ausfüh­ rungsform;

Fig. 7 ein Blockdiagramm eines Beispieles einer Anordnung einer dritten Ausführungsform der Schaltungseinrichtung und des Rechners in dem die Schaltungseinrichtung einge­ baut ist.

Fig. 8 ein schematisches Diagramm eines Beispieles einer Bit­ anordnung eines Datenaktualisierungskennzeichenregister der dritten Ausführungsform;

Fig. 9 ein Schaltungsdiagramm eines Beispieles einer Anordnung einer Umwandlungsergebnisregistergruppe, eines Ausgabe­ selektors und eines Datenselektors der dritten Ausfüh­ führungsform;

Fig. 10 ein Blockdiagramm eines Beispieles einer Anordnung einer vierten Ausführungsform der Schaltungseinrichtung und des Rechners in dem die Schaltungseinrichtung einge­ baut ist;

Fig. 11 ein schematisches Diagramm eines Beispieles einer Bit­ anordnung eines Datenaktualisierungskennzeichenregis­ ters der vierten Ausführungsform;

Fig. 12 ein Schaltungsdiagramm eines Beispieles einer Anordnung einer Umwandlungsergebnisregistergruppe, eines Ausgabe­ selektors und eines Datenselektors der vierten Ausfüh­ rungsform;

Fig. 13 ein Blockdiagramm eines Beispieles einer Anordnung einer fünften Ausführungsform der Schaltungseinrichtung und des Rechners in dem die Schaltungseinrichtung einge­ baut ist;

Fig. 14 ein Schaltungsdiagramm eines Beispieles einer Anordnung einer Umwandlungsergebnisregistergruppe, eines Ausgabe­ selektors und eines Datenselektors der fünften Ausfüh­ rungsform; und

Fig. 15 ein Blockdiagramm eines Beispieles eines Datenaktuali­ sierungskennzeichens als sechste Ausführungsform der AD-Wandeleinrichtung und des Rechners in dem die AD- Wandeleinrichtung eingebaut ist.

Erste Ausführungsform

In Fig. 1 bezeichnet das Bezugszeichen 1 einen AD-Wandler. Der AD-Wandler 1 weist einen wohlbekannten generellen Aufbau auf. In den AD-Wandler 1 wird ein analoges Eingabesignal AIN einge­ geben und ein digitales Ausgabesignal DOUT wird nach einer AD- Umwandlung davon ausgegeben.

Das Bezugszeichen 3 bezeichnet ein Umwandlungsergebnisregister.

Das Umwandlungsergebnisregister 3 ist aus einer Anordnung von einem Datenregister 3a und einem Datenaktualisierungskennzeichen 3b zusammengesetzt. In dem Datenregister 3a ist ein digitales Ausgabesignal DOUT ge­ speichert, welches ein Ausgabesignal des obigen AD-Wandlers 1 ist.

Zusätzlich bezeichnet in Fig. 1 das Bezugszeichen 50 eine CPU eines Rechners. Die CPU 50 ist über einen Datenbus DB mit dem Umwandlungsergebnisregister 3 verbunden. Das Bezugszeichen TS bezeichnet ein Umwandlungsergebnisübertragungssignal, das von dem AD-Wandler 1 ausgegeben wird, wenn die AD-Umwandlung be­ endet ist; RD bezeichnet ein Lesesignal, das von der CPU 50 zum Auslesen eines digitalen Wertes des AD-Umwandlungsergebnisses aus dem Umwandlungsergebnisregister 3 verwendet wird; FD bezeichnet einen Wert des Datenaktualisierungskennzeichen 3b, ausgegeben von dem Umwandlungsergebnisregister 3; DD bezeichnet einen digitalen Wert, ausgegeben von dem Datenregister 3a und 51 bezeichnet ein Register zum vorüber­ gehenden Halten eines digitalen Wertes des AD-Umwandlungser­ gebnisses, der von dem Umwandlungsergebnisregister 3 zu dem Datenbus DE ausgelesen wurde.

Fig. 2 ist ein Schaltungsdiagramm, das ein Beispiel einer An­ ordnung des Umwandlungsergebnisregisters 3 der ersten Ausfüh­ rungsform zeigt. Das Register 3 ist aus dem Datenregister 3a und dem Datenaktualisierungskennzeichen 3b zusammengesetzt. Das Datenregister 3a ist hauptsächlich aus einem Setzen/Rücksetzen Flip-Flop (im folgenden als SR Flip-Flop bezeichnet) 31, einem Datenhaltekreis 32, einem Übertragungsgatter 33 und einem In­ verter 34 zusammengesetzt.

An einen Setzenanschluß S des SR Flip-Flops 31 ist das von dem AD-Konverter 1 ausgegebene Umwandlungsergebnisübertragungssignal TS angelegt, und an einen Rücksetzenanschluß R des SR Flip-Flops 31 ist das von der CPU 50 ausgegebene Lesesignal RD angelegt.

Das Bezugszeichen 32 bezeichnet einen Datenhaltekreis, dessen Eingabeanschluß D über das Übertragungsgatter 33 mit einem Aus­ gabeanschluß Q des SR Flip-Flops 31 verbunden ist. Ein Ausgabe­ anschluß Q des Datenhaltekreises 32 ist über einen Dreizustands­ puffer 41 mit dem Datenbus DB verbunden. Als Signal für eine An/Aus-Steuerung des Übertragungsgatters 33 wird das Lesesignal RD direkt und über den Inverter 34 an das Übertragungsgatter 33 angelegt. Das Übertragungsgatter 33 schaltet ein wenn das Lese­ signal RD einen L-Pegel aufweist, und schaltet aus wenn das Lesesignal RD einen H-Pegel aufweist. Eine An/Aus-Steuerung des Dreizustandspuffers 41 wird auch durch das Lesesignal RD durch­ geführt, so daß er angeschaltet wird wenn das Lesesignal RD H-Pegel aufweist und ausgeschaltet wird wenn es L-Pegel auf­ weist.

In Fig. 2 bezeichnet das Bezugszeichen 10 ein Transfergatter, das zwischen einem Ausgang des AD-Wandlers 1 und dem Datenre­ gister 3a angeordnet ist, und als Signal für eine An/Aus-Steue­ rung davon ist das Umwandlungsergebnis-Übertragungssignal TS direkt und über einen Inverter 11 daran angelegt. Das Trans­ fergatter 10 schaltet ein wenn das Umwandlungsergebnisübertra­ gungssignal TS einen H-Pegel aufweist und aus wenn es einen L-Pegel aufweist. Das Bezugszeichen 42 bezeichnet einen Drei­ zustandspuffer der zwischen dem Datenregister 3a und dem Daten­ bus DB angeordnet ist. Der Dreizustandspuffer 42 ist durch das Lesesignal RD in einer ähnlichen Art wie bei dem obigen Dreizu­ standspuffer 41 an/aus-gesteuert.

Beide, daß digitale Ausgabesignal des AD-Wandlers 1 über das Transfergatter 10 zu dem Datenregister 3a und der digitale Wert DD ausgegeben von dem Datenregister 3a über den Dreizustands­ puffer 42 zu dem Datenbus DB, sind eigentlich parallele Mehr­ bitsignale, so daß dieselbe Anzahl von Transfergattern 10 und Dreizustandspuffern 42 wie die Anzahl der Bits der digitalen Daten vorgesehen sind.

Fig. 3 ist ein schematisches Diagramm, das ein Bitanordnungs­ beispiel des Registers 51 zeigt. Das Register 51 in dieser Aus­ führungsform ist ein Achtbitregister, bestehend aus Bit b0 bis Bit b7, sechs Bits von Bit b0 bis Bit b5 halten die digitalen Daten DD des AD-Umwandlungsergebnisses, ausgegeben aus dem Datenregister 3a, während das Bit b7 den Wert FD des Datenaktu­ alisierungskennzeichen 3b hält.

Der Betrieb der ersten Ausführungsform einer solchen Schaltungs­ einrichtung wird im folgenden mit Bezug zu Fig. 1 und Fig. 2 erklärt.

Wenn die CPU 50 keine Daten ausliest, wird das Lesesignal RD auf L-Pegel gehalten. Dies veranlaßt das Transfergatter 33 in dem eingeschalteten Zustand zu sein.

Nun wird angenommen, daß das analoge Eingabesignal AIN durch den AD-Wandler 1 in ein digitales Signal umgewandelt wird, und daß von dem AD-Konverter 1 ausgegebene Umwandlungsergebnisüber­ tragungssignal TS erreicht H-Pegel. Das verursacht, daß das Transfergatter 10 einschaltet und damit das digitale Ausgabe­ signal DOUT in dem Datenregister 3a gespeichert wird. Zu dieser Zeit wird das SR Flip-Flop gesetzt, weil das Umwandlungsergeb­ nisübertragungssignal TS mit H-Pegel auch an dem Setzenanschluß S des SR Flip-Flops 31 des Datenaktualisierungskennzeichen 3b angelegt ist, um das Ausgabesignal des Ausgabeanschlußes Q des SR Flip-Flops 31 auf den H-Pegel zu setzen. Zu diesem Zeitpunkt ist das Transfergatter 33 im EIN-Zustand, so daß das Ausgabesignal mit H-Pegel des Ausgabeanschlußes Q des SR Flip-Flops 31 durch den Datenhaltekreis 32 gehalten wird. Daher erreicht das Ausgabesignal des Ausgabeanschlußes Q des Datenhaltekreises 32 den H-Pegel ("1").

In einem solchen Zustand gibt die CPU 50, in dem Fall wenn die CPU 50 die in dein Datenregister 3a gespeicherten digitalen Daten ausliest, ein Lesesignal RD aus. Dieses veranlaßt die Dreizu­ standspuffer 41 und 42 in den EIN-Zustand zu gelangen, so daß das von dem Datenhaltekreis 32 ausgegebene Signal "1" und die in dem Datenregister 3a gespeicherten digitalen Daten DD über den Datenbus DB in das Register 51 gespeichert werden.

Zu dieser Zeit wird das Lesesignal RD an den Zurücksetzanschluß R des SR Flip-Flops 31 und an das Transfergatter 33 angelegt, so daß das SR Flip-Flop 31 in einen Zurücksetzzustand gelangt, um das Ausgabesignal des Ausgabeanschlußes Q auf den L-Pegel zu setzen, während das Transfergatter 33 einen AUS-Zustand erreicht, um das Ausgabesignal des Ausgabeanschlußes Q des Datenhaltekreises 32 auf eine "1" zu setzen. Danach erreicht, wenn die CPU 50 das Lesesignal RD im L-Pegel erzeugt, daß Transfergatter 33 einen EIN-Zustand, um das Aus­ gabesignal auf L-Pegel des Ausgabeanschlußes Q des SR Flip-Flops 31 durch den Datenhaltekreis 32 zu halten.

Daher wird wenn die CPU 50 die digitalen Daten DD des AD-Umwand­ lungsergebnisses von dem Umwandlungsergebnisregister 3 aus­ liest, der Wert des Datenaktualisierungskennzeichen 3b, genauer der Wert des Ausgabesignals des Datenhaltekreises 32 "0" werden. In diesem Zustand führt der AD-Wandler 1 dann eine neue AD-Um­ wandlung durch und speichert einen digitalen Wert des Ergebnis­ ses in dem Datenregister 3a, um den Wert des Datenaktualisie­ rungskennzeichen 3b auf eine "1" zu setzen.

In dem Fall wenn die CPU 50 die in dem Datenregister 3a gehal­ tenen digitalen Daten DD verwenden muß, um eine Verarbeitung durchzuführen, wird zuerst das Lesesignal RD in den H-Pegel ge­ bracht, um den in dem Datenhaltekreis 32 des Datenaktualisie­ rungskennzeichen 3b gehaltenen Wert und die in dem Datenre­ gister 3a gehaltenen Daten DD über den Datenbus DB in dem Register 51 zu speichern. Dann wenn die CPU 50 den Wert des Bits b7 des Registers 51 ausliest, daß ist der Wert des Aus­ gabesignals des Datenhaltekreises 32 des Datenaktualisierungs­ kennzeichens 3b, und nur wenn der ausgelesene Wert "1" ist, liest die CPU 50 die in den anderen Bits b0 bis Bit b5 ge­ speicherten digitalen Daten DD, um eine Datenverarbeitung durchzuführen, damit wird eine unnütze Operation, das die­ selben Daten wiederholt verarbeitet werden, verhindert.

Zweite Ausführungsform

Eine zweite Ausführungsform der Schaltungseinrichtung wird im folgenden mit Bezug zu dem Blockdiagramm von Fig. 4, das ein Anordnungsbei­ spiel davon zeigt, erläutert. Die zweite Ausführungsform ist ein Beispiel in dem beide, der Eingang und der Ausgang des AD-Wand­ lers 1, mit mehreren Kanälen, genauer vier Kanälen 4 verbunden sind.

In Fig. 4 bezeichnet das Bezugszeichen 1 einen AD-Wandler; 20 bezeichnet einen Eingangsselektor zum Auswählen des analogen Eingabesignals zu dem AD-Wandler 1; und 21 bezeichnet einen Ausgangsselektor zum selektiven Ausgeben der Umwandlungsergeb­ nisse durch den AD-Wandler 1 zu einem der jeweiligen Umwand­ lungsergebnisregistern 3-0, 3-1, . . . von einer Umwandlungsergeb­ nisregistergruppe 300, die später beschrieben wird. In dieser Ausführungsform sind vier Umwandlungsergebnisregister 3 gezeigt mit den Bezugszeichen 3-0, 3-1, 3-2 und 3-3, die an die Anzahl der Kanäle angepaßt sind, und die zusammen als Umwandlungser­ gebnisregistergruppe 300 bezeichnet werden.

Die vier Umwandlungsergebnisregister 3 selbst in der Umwand­ lungsergebnisregistergruppe 300 sind aus den Datenregistern 3a und den Datenaktualisierungskennzeichen 3b in derselben Weise aufgebaut wie das Umwandlungsergebnisregister 3 der oben be­ schriebenen ersten Ausführungsform. Entsprechend den jeweiligen Umwandlungsergebnisregister 3-0, 3-1, 3-2 und 3-3 sind jeweilige Datenregister mit den Bezugszeichen 3a-0, 3a-1, 3a-2 und 3a-3 gezeigt und jeweilige Datenaktualisierungskennzeichen mit den Bezugszeichen 3b-0, 3b-1, 3b-2 und 3b-3 gezeigt.

Das Bezugszeichen 22 bezeichnet einen Datenselektor zum Aus­ wählen einer der digitalen Daten DD0, DD1, DD2 und DD3 von den jeweiligen vier Umwandlungsergebnisregistern 3-0, 3-1, 3-2 und 3-3 von der Umwandlungsergebnisregistergruppe 300, und zum Aus­ geben als digitale Daten DD. Die Details werden im folgenden beschrieben.

In der in Fig. 4 gezeigten zweiten Ausführungsform sind in den Eingangsselektor bzw. Eingabeselektor 20 vier Kanalanalogsignale AIN0, AIN1, AIN2, AIN3 eingegeben, und jedes von diesen wird durch den Eingangsselektor 20 ausge­ wählt und in den AD-Wandler 1 eingegeben.

Fig. 5 ist ein Schaltungsdiagramm, das ein Beispiel einer Schal­ tungsanordnung des Eingangsselektors 20 zeigt. Die Schaltung selbst ist wohlbekannt. In Fig. 5 bezeichnet das Bezugszeichen 2a eine Kanalauswahlschaltung, die ein von der CPU 50 gegebenes Kanalauswahlsignal CS dekodiert und die einen der vier Ausgänge signifikant macht (H-Pegel). Das Bezugszeichen 2b bezeichnet Übertragungsgatter 2b, die mit den jeweiligen vier Kanalanalog­ eingangssignalen ATN0, AIN1, AIN2 und AIN3 verbunden sind, und die Gatter sind an/aus-gesteuert durch die jeweiligen vier Aus­ gänge von der oben erwähnten Kanalauswahlschaltung 2a. Ein Ein­ gang von jedem Transfergatter 2b ist ein Eingangssignal von jedem Kanal und Ausgang derselben ist mit dem Eingang des AD-Wandlers 1 verbunden.

Daher wird wenn die CPU 50 das Kanalauswahlsignal CS ausgibt, daß beispielsweise das Analogsignal AIN0 des ersten Kanals be­ stimmt, daß Ausgabesignal der Kanalausgabeschaltung 2a, das dem Kanalauswahlsignal CS entspricht, signifikant und setzt das Transfergatter 2b, an daß das analoge Eingangssignal AIN0 eingegeben wird, in den EIN-Zustand. Dadurch wird das analoge Eingangssignal AIN0 von dem Eingabeselektor 20 aus­ gegeben und in den AD-Wandler 1 eingegeben.

Wie vorher beschrieben, sind die jeweiligen Umwandlungsergebnis­ register 3-0, 3-1, 3-2 und 3-3 der Umwandlungsergebnisregister­ gruppe 300 in einer solchen Art vorgesehen, daß die Datenregis­ ter 3a und die Datenaktualisierungskennzeichen 3b entsprechend zu den jeweiligen Kanälen kombiniert sind. In den jeweiligen Datenregistern 3a-0, 3a-1, 3a-2 und 3a-3 sind jeweilige DOUT0, DOUT1, DOUT2 und DOUT3 gespeichert, die die Ausgangssignale des Ausgabeselektors 21 sind.

Fig. 6 ist ein Schaltungsdiagramm, daß ein Beispiel einer An­ ordnung der Umwandlungsergebnisregistergruppe 300, des Ausgabe­ selektors 21 und des Datenselektors 22 dieser zweiten Ausfüh­ rungsform zeigt. Die Anordnung selbst von jedem der Umwandlungs­ ergebnisregister 3-0, 3-1, 3-2 und 3-3 ist grundlegend nicht verschieden von der von der oben erwähnten ersten Ausführungs­ form, und jedes Register ist aus einem Datenregister 3a, einem Datenaktualisierungskennzeichen 3b, einem Transfergatter 10, einem Inverter 11 und Dreizustandspuffern 41 und 42 aufgebaut. Der interne Aufbau von jedem der Datenaktualisierungskennzeichen 3b-0, 3b-1, 3b-2 oder 3b-3 ist auch fast der gleiche wie der von dem Datenaktualisierungskennzeichen 3b der in Fig. 2 ge­ zeigten ersten Ausführungsform.

Das Bezugszeichen 61 bezeichnet einen ersten Dekoder zum Deko­ dieren des Lesesignals RD, das von der CPU ausgegeben wird, um die auszulesenden Daten von einem der Umwandlungsergebnisregis­ ter 3 zu bestimmen. Genauer bringt durch Dekodieren des von der CPU 50 ausgegebenen 2 Bit Lesesignals RD durch den ersten De­ koder der erste Dekoder 61 nur eins der Lesesignale RD0, RD1, RD2 und RD3 entsprechend zu den jeweiligen vier Umwandlungser­ gebnisregistern 3-0, 3-1, 3-2 und 3-3 auf einen H-Pegel.

Wie oben erwähnt werden die von dem ersten Dekoder 61 ausge­ gebenen jeweiligen Lesesignale RD0, RD1, RD2 und RD3 an die je­ weiligen Umwandlungsergebnisregister 3-0, 3-1, 3-2 und 3-3 an­ gelegt, und wirken in jedem der Umwandlungsergebnisregister 3-0, 3-1, 3-2 und 3-3 in der gleichen Weise wie das in Fig. 2 gezeigte Lesesignal RD.

Der in Fig. 4 gezeigte Datenselektor 22 ist aus einem ersten Dekoder 61 und den Dreizustandspuffern ("tristate" Puffer) 41 und 42 in den Umwandlungsergebnisregistern 3-0, 3-1, 3-2 und 3-3 aufgebaut.

Das Bezugszeichen 62 bezeichnet einen zweiten Dekoder zum Deko­ dieren des Kanalauswahlsignals CS, das von der CPU ausgegeben wird, um eines der AD-Umwandlungsergebnisse des AD-Wandlers 1 zu bestimmen, das in dem Umwandlungsergebnisregister 3 ge­ speichert werden soll. Genauer, wenn das von dem AD-Wandler 1 ausgegebene Umwandlungsergebnisübertragungssignal TS im H-Pegel ist, setzt der zweite Dekoder 62 durch Dekodieren des von der CPU 50 ausgegebenen 2 Bit Kanalauswahlsignals CS nur eines der Umwandlungsergebnisübertragungssignale TS0, TS1, TS2 und TS3 auf H-Pegel entsprechend der vier jeweiligen Umwandlungsergebnis­ register 3-0, 3-1, 3-2 und 3-3.

Wie oben erwähnt werden die jeweiligen von dem zweiten Dekoder 62 ausgegebenen Umwandlungsergebnisübertragungssignale TS0, TS1, TS2 und TS3 zu den jeweiligen Ergebnisregistern 3-0, 3-1, 3-2 und 3-3 gegeben, und wirken in jedem der Umwandlungser­ gebnisregister 3-0, 3-1, 3-2 und 3-3 in derselben Art wie das in Fig. 2 gezeigte Umwandlungsergebnisübertragungssignal TS.

Der in Fig. 4 gezeigte Ausgabeselektor bzw. Ausgangselektor 21 ist aus dem zweiten Dekoder 62, dem Transfergatter 10 und dem Inverter 11 in den Umwandlungsergebnisregistern 3-0, 3-1, 3-2 und 3-3 aufgebaut.

Der Betrieb der zweiten Ausführungsform einer solchen Schaltungs­ einrichtung wird im folgenden beschrieben.

Zuerst wird, wenn die CPU 50 keine Daten ausliest das Lesesignal RD im L-Pegel gehalten. In derselben Art wie in der ersten Aus­ führungsform veranlaßt dies das Übertragungsgatter 33 in dem Datenaktualisierungskennzeichen 3b von jedem Umwandlungsergeb­ nisregister 3-0, 3-1, 3-2 und 3-3 in dem EIN-Zustand zu sein.

Wenn nun beispielsweise AIN0 als erster Kanal der Vierkanal Analogsignaleingaben in ein digitales Signal umgewandelt wird, gibt die CPU 50 das Kanalauswahlsignal CS aus, daß das analoge Eingangssignal AIN0 bestimmt. Das Kanalauswahlsignal es wird an den Eingangsselektor 20 gegeben, damit wird das analoge Ein­ gangssignal AIN0 ausgewählt und durch den AD-Wandler 1 in ein digitales Signal umgewandelt und zu dem Ausgabeselektor 21 aus­ gegeben. Zu dieser Zeit wird das Umwandlungsergebnisübertra­ gungssignal TS von dem AD-Wandler 1 ausgegeben und an den zweiten Dekoder 62 gegeben.

In diesem Fall wählt das von der CPU 50 ausgegebene Kanalaus­ wahlsignal CS den ersten Kanal aus, so daß der zweite Dekoder 62 nur das Umwandlungsergebnisübertragungssignal TS0, das an daß Umwandlungsergebnisregister 3-0 gegeben wird entsprechend zu dem ersten Kanal, auf H-Pegel setzt. Dies veranlaßt das Über­ tragungsgatter 10 in dem Umwandlungsergebnisregister 3-0 einzu­ schalten und damit das digitale Signal nach der AD-Umwandlung in dem Datenregister 3a-0 zu halten. Zu dieser Zeit wird das auf H-Pegel befindliche Umwandlungsergebnisübertragungssignal TS0 auch an das Datenaktualisierungskennzeichen 3b-0 des Umwand­ lungsergebnisregisters 3-0 gegeben, so daß in derselben Art wie in der ersten Ausführungsform der Wert des Ausgangssignais des Datenaktualisierungskennzeichen 3b-0 "i" wird.

Dann wird wenn beispielsweise die CPU 50 den in dem Datenregister 3a-0 des Umwandlungsergebnisregisters 3-0 des ersten Kanals ge­ speicherten Wert ausliest das Lesesignal, das den ersten Kanal bestimmt, von der CPU 50 ausgegeben. Das Lesesignal RD wird an den ersten Dekoder 61 gegeben, damit setzt der erste Dekoder 61 nur das Lesesignal RD0 auf H-Pegel, das an das Umwandlungser­ gebnisregister 3-0 entsprechend zu dem ersten Kanal gegeben wird. Dies veranlaßt den Dreizustandspuffern 42 in dem Umwand­ lungsergebnisregister 3-0 einzuschalten, und damit den in dem Datenregister 3a-0 gespeicherten digitalen Wert DD über den Dreizustandspuffer 42 zu dem Datenbus DB auszugeben. Zu dieser Zeit wird das Lesesignal RD0 an das Datenaktualisierungskenn­ zeichen 3b-0 und an den Dreizustandspuffer 41 gegeben, so daß der Wert in das Ausgabesignal des Datenaktualisierungskenn­ zeichens 3b-0 "0" wird. Danach wird wenn das von der CPU 50 ausgegebene Lesesignal RD in einen Zustand kommt, der keinen der Kanäle bestimmt, das von dem ersten Dekoder 61 ausgegebene Lesesignal RD0 in den L-Pegel gelangen, so daß der Wert des Aus­ gabesignals des-Datenaktualisierungskennzeichens 3b-0 "0" wird.

Daher wird wenn die CPU 50 den in dem Datenregister 3a-0 des ersten Kanals gehaltenen digitalen Wert verwenden muß, um eine Bearbeitung durchzuführen, der erste Kanal durch das Lesesignal RD bestimmt, um den durch das Datenaktualisierungskennzeichen 3b-0 gehaltenen Wert und den durch das Datenregister 3a-0 des ersten Kanals gehaltenen digitalen Wert DD gleichzeitig zu dem Datenbus DB auszugeben, so daß in dem Fall wenn die Datenbear­ beitung nur durchgeführt wird, wenn der Wert des von dem Daten­ aktualisierungskennzeichen 3b-0 ausgegebenen Signals "1" ist, eine unnötige Operation, daß derselbe Wert wiederholt bearbeitet wird, verhindert.

Obwohl in der oben erwähnten zweiten Ausführungsform der Fall gezeigt ist in dem beide die Anzahl der Eingangs/Ausgangskanäle in/aus dem AD-Wandler 1 und die Anzahl der Umwandlungsergebnis­ register 3 zum Speichern der AD-Umwandlungsergebnisse vier sind, wird erwähnt daß eine Anordnung bei der sich die Anzahl der Eingangskanäle von der Anzahl der Ausgangskanäle, sowie eine Anordnung bei der die Anzahl der Umwandlungsergebnisre­ gister 3 eine andere als 4 ist, natürlich auch möglich sind.

Dritte Ausführungsform

Fig. 7 ist ein Blockdiagramm, das ein Beispiel einer Anordnung einer dritten Ausführungsform der Schaltungseinrichtung zeigt.

Die oben erwähnte zweite Ausführungsform ist so angeordnet, daß der Wert des Datenaktualisierungskennzeichens 3b und der Inhalt der Daten­ register 3a von jedem Umwandlungsergebnisregister 3-0, 3-1, 3-2 und 3-3 gleichzeitig ausgelesen werden, um in dem Register 51 gehalten zu werden. Die dritte Ausführungsform ist jedoch so an­ geordnet, daß nur die Werte der Datenaktualisierungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 der Umwandlungsergebnisregistergruppe 300 der zweiten Ausführungsform gleichzeitig auf Anweisung der CPU 50 ausgelesen werden.

In Fig. 7 bezeichnet das Bezugszeichen 52 ein Datenaktualisie­ rungskennzeichenregister, welches die Werte der Datenaktualisie­ rungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 der Umwandlungs­ ergebnisregistergruppe 300 hält. Die in dem Datenaktualisie­ rungskennzeichenregister 52 gehaltenen Werte der Datenaktuali­ sierungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 können durch die CPU 50 gleichzeitig ausgelesen werden.

Fig. 8 ist ein schematisches Diagramm, das ein Beispiel einer Bitanordnung des Datenaktualisierungskennzeichenregisters 52 zeigt. In dieser Ausführungsform ist das Datenaktualisierungs­ kennzeichenregister 52 ein Achtbitregister, das aus dem Bit b0 bis zu dem Bit b7 aufgebaut ist, und vier Bits von b0 bis b3 von diesen halten die jeweiligen Werte der Datenaktualisie­ rungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3.

In Fig. 7 bezeichnet das Bezugszeichen FRD ein Datenaktualisie­ rungskennzeichenlesesignal, das von der CPU 50 ausgegeben wird, um nur den Wert von jedem der Datenaktualisierungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 von der Umwandlungsergebnisregister­ gruppe 300 auszulesen so wie sie in dem Datenaktualisierungs­ kennzeichenregister 52 gespeichert werden sollen.

Fig. 9 ist ein Schaltungsdiagramm, das ein Beispiel einer An­ ordnung der Umwandlungsergebnisregistergruppe 300, des Ausgabe­ selektors 21 und des Datenselektors 22 der dritten Ausführungs­ form zeigt. Die Anordnung selbst von jedem der Umwandlungser­ gebnisregister 3-0, 3-1, 3-2 und 3-3 unterscheidet sich grund­ sätzlich nicht von der der oben erwähnten ersten Ausführungs­ form, die aus einem Datenregister 3a, einem Datenaktualisie­ rungskennzeichen 3b, einem Übertragungsgatter 10, einem Inver­ ter 11 und Dreizustandspuffern 41 und 42 zusammengesetzt ist. Der interne Aufbau von jedem der Datenaktualisierungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 ist auch derselbe, wie der des in Fig. 2 gezeigten Datenaktualisierungskennzeichens 3b der ersten Ausführungsform.

Jedoch wird in der in Fig. 9 gezeigten Anordnung der dritten Ausführungsform, wie auch in Fig. 7 gezeigt, daß Datenaktuali­ sierungskennzeichen Lesesignal FRD an die Umwandlungsergebnis­ registergruppe 300 gegeben. In der zweiten Ausführungsform sind die jeweiligen Dreizustandspuffer 41 der Umwandlungsergebnisre­ gister 3-0, 3-1, 3-2 und 3-3 durch die von dem ersten Dekoder 61 ausgegebenen Lesesignale RD0, RD1, RD2 und RD3 EIN/AUS ge­ steuert, während sie in dieser dritten Ausführungsform gleich­ zeitig durch das Datenaktualisierungskennzeichen-Lesesignal FRD EIN/AUS gesteuert sind.

Daher gelangen wenn das Datenaktualisierungskennzeichen-Lese­ signal FRD mit H-Pegel von der CPU 50 ausgegeben wird, die Dreizustandspuffer 41 der Umwandlungsergebnisregister 3-0, 3-1, 3-2 und 3-3 in der Umwandlungsregistergruppe 300 gleichzeitig in einen EIN-Zustand, um die Werte der jeweiligen Datenaktuali­ sierungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 zu dem Datenbus DB auszugeben, und, wie in Fig. 7 gezeigt, sie in den jewei­ ligen Bits b0, b1, b2 und b3 des oben erwähnten Datenaktuali­ sierungskennzeichenregisters 52 zu halten.

Durch Auslesen des so in den Bits b0, b1, b2 und b3 des Daten­ aktualisierungskennzeichenregisters 52 gehaltenen Wertes, kann die CPU 50 einfach beurteilen ob die Inhalte von irgendeinem Datenregister 3a, daß ist das AD-Umwandlungsergebnis von irgend­ einem Kanal, nicht verwendet wurden. Daher können, wenn die CPU 50 beispielsweise die AD-Umwandlungsergebnisse von mehreren Kanälen verwendet, um eine arithmetische Operation durchzufüh­ ren, die Werte von allen Datenregistern 3a in der Umwandlungser­ gebnisregistergruppe 300 durch eine Operation ausgelesen werden, damit wird es möglich die Verarbeitungszeit zu verkürzen.

Dann kann, wenn die CPU 50 das Lesesignal RD, das den notwen­ digen Kanal bestimmt, daß heißt das notwendige Datenregister 3a entsprechend den Inhalten des Datenaktualisierungskennzeichen­ registers 52, ausgibt, die CPU 50 den digitalen Wert DD in der­ selben Art wie in der vorher erwähnten zweiten Ausführungsform auslesen.

Obwohl in der oben erwähnen dritten Ausführungsform, in der­ selben Art wie in der vorher erwähnten zweiten Ausführungsform, er Fall gezeigt ist, bei dem die Anzahl der Eingangs/Ausgangs­ kanäle in/aus dem AD-Wandler 1 die Anzahl der Umwandlungs­ ergebnisregister 3 zum Speichern der AD-Umwandlungsergebnisse beide 4 sind, wird erwähnt, daß eine Anordnung bei der die An­ zahl der Eingangskanäle sich von der Anzahl der Ausgangskanäle unterscheidet, sowie eine Anordnung bei der die Anzahl der Um­ wandlungsergebnisregister 3 eine andere als 4 ist, natürlich auch möglich sind.

Vierte Ausführungsform

Fig. 10 ist ein Blockdiagramm, das ein Beispiel einer Anordnung einer vierten Ausführungsform der Schaltungseinrichtung zeigt.

Die oben erwähnte dritte Ausführungsform ist so aufgebaut, daß die Werte von allen Datenaktualisierungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 der Umwandlungsergebnisregistergruppe 300 gleichzeitig auf Anweisung der CPU 50 ausgelesen werden, während diese vierte Ausführungs­ form so aufgebaut ist, daß die Werte der Datenaktualisierungs­ kennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 ODER-Verknüpft werden und dann auf Anweisung der CPU 50 ausgelesen werden.

In Fig. 10 bezeichnet das Bezugszeichen 53 ein Datenaktualisie­ rungskennzeichenregister, das eine ODER-Verknüpfung der Werte von den Datenaktualisierungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 von der Umwandlungsergebnisregistergruppe 300 hält. Der in dem Datenaktualisierungskennzeichenregister 53 gehaltene Wert kann durch die CPU 50 ausgelesen werden.

Fig. 11 ist ein schematisches Diagramm, das ein Beispiel einer Bitanordnung des Datenaktualisierungskennzeichenregisters 53 zeigt. Das Datenaktualisierungskennzeichenregister 53 in dieser Ausführungsform ist ein Achtbitregister, das aus Bit b0 bis Bit b7 aufgebaut ist, und ein Bit b0 von diesen hält die ODER-Ver­ knüpfung der Werte der Datenaktualisierungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3.

In Fig. 10 bezeichnet das Bezugszeichen FRD ein Datenaktualisie­ rungskennzeichen-Lesesignal, das von der CPU 50 ausgegeben wird, um die ODER-Verknüpfung der Werte der Datenaktualisie­ rungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 von der Umwandlungs­ ergebnisregistergruppe 300 auszulesen, so wie es in dem Daten­ aktualisierungskennzeichenregister 53 gespeichert werden soll.

Fig. 12 ist ein Schaltungsdiagramm, das ein Beispiel einer An­ ordnung der Umwandlungsergebnisregistergruppe 300, des Ausgabe­ selektors 21 und des Datenselektors 22 dieser vierten Ausfüh­ rungsform zeigt. Die Anordnung selbst von jedem der Umwandlungs­ ergebnisregister 3-0, 3-1, 3-2 und 3-3 ist im wesentlichen dieselbe wie in dem Fall der vorher erwähnten dritten Ausfüh­ rungsform, außer das in dieser vierten Ausführungsform der Dreizustandspuffer 41 nicht vorgesehen ist. Das heißt, jedes der Umwandlungsergebnisregister 3-0, 3-1, 3-2 und 3-3 ist aus einem Datenregister 3a, einem Datenaktualisierungskennzeichen 3b, einem Übertragungsgatter 10, einem Inverter 11 und einem Dreizustandspuffer 42 aufgebaut, und das Ausgabesignal von jedem der Datenaktualisierungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 wird in ein ODER-Gatter 44 mit vier Eingängen eingegeben. Der interne Aufbau von jedem der Datenaktualisierungskenn­ zeichen 3b-0, 3b-1, 3b-2 und 3b-3 ist auch derselbe wie der des Datenaktualisierungskennzeichens 3b von den vorher erwähnten Ausführungsformen.

In das ODER-Gatter 44 werden Werte der Datenaktualisierungskenn­ zeichen 3b-0, 3b-1, 3b-2 und 3b-3 der jeweiligen Umwandlungser­ gebnisregister 3-0, 3-1, 3-2 und 3-3 eingegeben und das ODER- Gatter 44 gibt die ODER-Verknüpfung davon aus. Das Ausgangssig­ nal des ODER-Gatters 44 ist über einen Dreizustandspuffer 43 mit dem Datenbus DB verbunden. Der Dreizustandspuffer 43 ist durch das Datenaktualisierungskennzeichen-Lesesignal FRD an/aus ge­ steuert.

Daher gelangen wenn das Datenaktualisierungskennzeichen Lese­ signal FRD mit H-Pegel von der CPU SO ausgegeben wird die Drei­ zustandspuffer 41 der Umwandlungsergebnisregister 3-0, 3-1, 3-2, und 3-3 in der Umwandlungsergebnisregistergruppe 300 gleich­ zeitig in einen EIN-Zustand, um die Werte der jeweiligen Daten­ aktualieserungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 zu dem Datenbus auszugeben, und, wie in Fig. 10 gezeigt, in den jeweiligen Bits b0, b1, b2 und b3 des oben erwähnten Datenaktualisierungskennzeichenregisters 53 ge­ halten zu werden.

Der so gehaltene Wert in dem Bit b0 des Datenaktualisierungs­ kennzeichenregisters 53 wird ausgelesen, damit wird der CPU 50 ermöglicht einfach zu entscheiden, ob die Inhalte irgendeines Datenregisters 3a, das heißt, das AD-Umwandlungsergebnis von irgendeinem Kanal, nicht verwendet ist oder daß es von allen Kanälen verwendet worden ist. Daher kann die CPU 50 durch die Verwendung des sogenannten bedingten Sprungbefehls, der in einem allgemeinen Befehlsatz eines Rechners enthalten ist und durch den entsprechend zu dem Datenwert von einem speziellen Bit ent­ schieden wird ob der Sprung ausgeführt wird oder nicht, die Be­ arbeitung durchführen in Abhängigkeit ob das AD-Umwandlungser­ gebnis gelesen ist oder nicht entsprechend zu dem Wert des Datenaktualisierungskennzeichenregisters 53. Daher sind die An­ zahl der Befehle, die notwendig sind das AD-Umwandlungsergebnis durch die CPU 50 zu lesen, verringert und damit ist die Ver­ arbeitungsgeschwindigkeit verbessert.

Obwohl in der oben beschriebenen vierten Ausführungsform in der­ selben Art wie in der vorher erwähnten zweiten und dritten Aus­ führungsform der Fall gezeigt ist, bei dem die Anzahl der Ein­ gang/Ausgangskanäle in/aus dem AD-Wandler 1 und die Anzahl der Umwandlungsergebnisregister 3 zum Speichern der AD-Umwandlungs­ ergebnisse 4 sind, wird darauf hingewiesen, daß auch eine Anord­ nung bei der die Anzahl der Eingangskanäle von der Anzahl der Ausgangskanäle verschieden ist, so wie eine Anordnung bei der die Anzahl der Umwandlungsergebnisregister 3 eine andere als 4 ist, natürlich auch möglich sind.

Fünfte Ausführungsform

Fig. 13 ist ein Blockdiagramm, das ein Beispiel einer Anordnung einer fünften Ausführungsform der Schaltungseinrichtung zeigt, und Fig. 14 ist ein Schaltungsdiagramm, das ein Beispiel einer Anordnung der Umwandlungsergebnisregistergruppe 300, des Ausgabeselektors 21 und des Datenselektors 22 davon zeigt.

Die oben erwähne Vierte Ausführungsform ist so aufgebaut, daß die Werte der Datenaktualisierungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 ODER-verknüpft werden und dann durch die CPU 50 ausge­ lesen wird, während diese fünfte Ausführungsform so aufgebaut ist, daß die ODER-Verknüpfung der Werte von den Datenaktuali­ sierungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 der Umwandlungs­ ergebnisregistergruppe 300 als ein Unterbrechungsforderungssig­ nal für die CPU 50 verwendet wird.

Während die oben erwähnte vierte Ausführungsform so aufgebaut ist, daß die CPU 50 das Ausgabesignal des ODER-Gatters 44 durch die Verwendung des durch das Datenaktualisierungskennzeichen- Lesesignals FRD gesteuerten Dreizustandspuffer 45 liest, ist diese fünfte Ausführungsform, die in Fig. 14 gezeigt ist, so aufgebaut, daß das Ausgabesignal des ODER-Gatters 44 als ein Unterbrechungsforderungssignal INT unverändert an die CPU 50 gegeben wird.

Daher wird wenn mindestens einer der Werte der Datenaktuali­ sierungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 in der Umwand­ lungsergebnisregistergruppe 300 "1" ist ein Unterbrechungsfor­ derungssignal INT mit H-Pegel von dem ODER-Gatter 44 ausgege­ ben, so daß entsprechend zu der Ausgabe die CPU 50 hinreichend zum Durchführen einer Unterbrechungsbearbeitung zum Lesen der AD-Umwandlungsdaten ist. Wenn die CPU 50 alle AD-Umwandlungs­ daten beim Durchführen einer allgemeinen Bearbeitung eher als durch die Unterbrechungsbearbeitung verwendet, werden die Werte von allen Datenaktualisierungskennzeichen 3b-0, 3b-1, 3b-2 und 3b-3 "0" und damit wird auch das Unterbrechungsforderungssignal INT, daß das Ausgabesignal von dem ODER-Gatter 44 ist, "0", so daß die Unterbrechungsbearbeitung durch die CPU 50 unnötig wird.

Obwohl in der oben erwähnten fünften Ausführungsform in dersel­ ben Art wie in den vorher erwähnten zweiten, dritten und vierten Ausführungsform der Fall gezeigt ist, bei dem die Anzahl der Ein­ gangs/Ausgangskanäle in/aus dem AD-Wandler 1 und die Anzahl der Umwandlungsergebnisregister 3 zum Speichern der AD-Umwandlungs­ ergebnisse 4 sind, wird darauf hingewiesen daß eine Anordnung, bei der die Anzahl der Eingangskanäle von der Anzahl der Aus­ gangskanäle verschieden ist, sowie eine Anordnung, bei der die Anzahl der Umwandlungsergebnisregister 3 eine andere als 4 ist, natürlich auch möglich sind.

Sechste Ausführungsform

Fig. 15 ist ein Blockdiagramm, das ein Beispiel einer Anordnung von einem Datenaktualisierungskennzeichen als eine sechste Aus­ führungsform von der Schaltungseinrichtung zeigt.

Während in den oben beschriebenen Ausführungsformen das Daten­ aktualisierungskennzeichen des Umwandlungsergebnisregisters als ein Einbitkennzeichen aufgebaut ist, ist in dieser sechsten Ausführungsform es zum Beispiel als ein Dreibit-Schieberegister aufgebaut.

Genauer, in dem Datenaktualisierungskennzeichen 3b dieser Aus­ führungsform ist ein Datenhaltekreis 35 vorgesehen, der das Ausgabesignal des SR Flip-Flops 31 der Datenaktualisierungs­ kennzeichen in den oben erwähnten Ausführungsformen synchron mit dem Umwandlungsergebnisübertragungssignal TS hält, und in dem ein Datenhaltekreis 36 vorgesehen ist, der das Ausgabesig­ nal des Datenhaltekreises 35 synchron mit dem Umwandlungsergeb­ nisübertragungssignal TS weiter hält. Das Datenaktualisierungs­ kennzeichen 3b ist so aufgebaut, daß ein ODER-Gatter 40 zum ODER-Verknüpfen der Ausgangssignale des Datenhaltekreises 32, des Datenhaltekreises 35 und des Datenhaltekreises 36, und daß das Ausgangssignal des ODER-Gatters 40 über den Dreizustands­ puffer 41, der durch das Lesesignal RD EIN/AUS gesteuert ist, mit dem Datenbus DB verbunden ist.

Der Aufbau der sechsten Ausführungsform, wie in Fig. 15 ge­ zeigt, ist im Bezug zu dem Ausgabesignal des Datenhaltekreises 32 ähnlich zu dem Datenaktualisierungskennzeichen der vorher erwähnten ersten Ausführungsform, die in Fig. 2 gezeigt ist. Zusätzlich wird jedesmal wenn sich das Umwandlungsergnisüber­ tragungssignal TS vom L-Pegel zum H-Pegel erhöht, das heißt jedesmal wenn der AD-Wandler 1 eine AD-Umwandlung durchführt, das Ausgabesignal des SR Flip-Flops 31 durch den Datenhalte­ kreis 35 gehalten und das Ausgabesignal des Datenhaltekreises 35 wird durch den Datenhaltekreis 36 gehalten. Dann werden die Ausgabesignale dieser Datenhaltekreise 32, 35, 36 durch das ODER-Gatter 40 ODER-verknüpft und dann von dem Dreizustands­ puffer 41 zu dem Datenbus DB ausgegeben.

Daher ist es wenn ein solches Datenaktualisierungskennzeichen 3b, das als ein Dreistufenregister dieser sechsten Ausführungs­ form arbeitet, vorgesehen ist günstig zum Beispiel in einem Fall in dem drei digitale Daten verarbeitet werden einen Durch­ schnitt zu erhalten. Das heißt, wenn die CPU 50 kontinuierlich dreimal die digitalen Daten der AD-Umwandlungsergebnisse von einem speziellen Kanal von dem Umwandlungsergebnisregister 3 liest, wird das Ausgabesignal des Datenaktualisierungskenn­ zeichens 3b des Umwandlungsergebnisregisters 3 "0", so daß es für die CPU 50 zum Erlangen eines Durchschnitts hinreichend ist die vorher gelesenen drei digitalen Werte zum Durchführen zu bearbeiten.

Obwohl in der oben erwähnten sechsten Ausführungsform ein Bei­ spiel gezeigt ist, in dem das Datenaktualisierungskennzeichen 3b als ein Dreistufenschieberegister aufgebaut ist, wird darauf hingewiesen, daß das Datenregister in Reihe geschaltet sein kann, sowie so aufgebaut sein kann, daß die Anzahl der Stufen eine andere als diese Anzahl ist.

Claims (8)

1. Schaltungseinrichtung mit
einem Analog-Digital-Wandler (1) zum Umwandeln eines analogen Signals (AIN) in einen digitalen Wert (DOUT),
einem Datenspeicher (3a) zum Speichern des durch den Analog- Digital-Wandler (1) erhaltenen digitalen Wertes (DOUT),
einer Ausgabeleitung zum Ausgeben des digitalen Wertes (DOUT),
und einer Halteeinrichtung (3b) zum Halten eines ersten Wertes, wenn ein analoges Signal (AIN) neu durch den Analog-Digital- Wandler (1) in einen digitalen Wert (DOUT) umgewandelt wurde und in dem Datenspeicher (3a) gespeichert wurde, und zum Halten eines zweiten Wertes, wenn die Inhalte des Datenspeichers (3a) in einem Zustand, in dem der erste Wert in der Halteeinrichtung (3b) gespeichert war, extern über die Ausgabeleitung ausgelesen werden

2. Schaltungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Datenspeicher (3a) und die Halteeinrichtung (3b) als ein Register (3) angeordnet sind.

3. Schaltungseinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Halteeinrichtung (3b) als ein Schieberegister zum Durchführen einer Schiebeoperation, wenn ein analoges Signal (AIN) durch den Analog-Digital-Wandler (1) in einen digitalen Wert (DOUT) neu umgewandelt wird und in dem Register (3) gespeichert wird, angeordnet ist.

4. Schaltungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß mehrere Datenspeicher (3a-0, 3a-1, 3a-2, 3a-3) vorgesehen sind, und entsprechend zu den jeweiligen Datenspeichern die Halteeinrichtungen (3b-0, 3b-1, 3b-2, 3b-3) vorgesehen sind.

5. Schaltungseinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Datenspeicher (3a-0, 3a-1, 3a-2, 3a-3) und die Halteeinrichtungen (3b-0, 3b-1, 3b-2, 3b-3) als ein Register (300) angeordnet sind.

6. Schaltungseinrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß ein Mittel (41) zum gleichzeitigen Auslesen der in den Halteeinrichtungen (3b-0, 3b-1, 3b-2, 3b-3) gespeicherten Werte als ein paralleles Signal vorgesehen ist.

7. Schaltungseinrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß ein Mittel (43, 44) zum Ausgeben eines ODER-Verknüpfungssignals der in den Halteeinrichtungen (3b-0, 3b-1, 3b-2, 3b-3) gespeicherten Werte vorgesehen ist.

8. Schaltungseinrichtung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß die Halteeinrichtungen (3b-0, 3b-1, 3b-2, 3b-3) als ein Schieberegister zum Durchführen einer Schiebeoperation, wenn ein analoges Signal (AIN) neu durch den Analog-Digital-Wandler (1) in einen digitalen Wert (DOUT) umge­ wandelt wird und in dem Register (300) gespeichert wird, ange­ ordnet sind.