JPH02183628A - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
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- JPH02183628A JPH02183628A JP1003504A JP350489A JPH02183628A JP H02183628 A JPH02183628 A JP H02183628A JP 1003504 A JP1003504 A JP 1003504A JP 350489 A JP350489 A JP 350489A JP H02183628 A JPH02183628 A JP H02183628A
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- 238000004519 manufacturing process Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログ・ディジタル変換器に関し、例えば
マイクロコンピュータや周辺コントローラなどの半導体
集積回路に内蔵される逐次比較型アナログ・ディジタル
(以下単にA/Dとも記す)変換器に適用して有効な技
術に関する。
マイクロコンピュータや周辺コントローラなどの半導体
集積回路に内蔵される逐次比較型アナログ・ディジタル
(以下単にA/Dとも記す)変換器に適用して有効な技
術に関する。
マイクロコンピュータのようなデータ処理用LSIに内
蔵される逐次比較型A/D変換器は、アナログ信号のサ
ンプリング回路と、アナログ・ディジタル変換のための
量子化レベルを生成するための比較データレジスタ及び
ディジタル・アナログ(以下単にD/Aとも記す)変換
回路と、この量子化レベルとサンプリグされた入力アナ
ログ信号レベルとを比較する比較回路と、それらの動作
を制御する制御回路などを含んで構成される。A/D変
換にあたっては上記比較データレジスタに例えば最上位
ビットが「1」、最上位ビットを除く全ビットが「0」
に初期設定される。最初に最上位ビット「1」に応する
量子化レベル即ちフルスケール電圧の半分の電圧レベル
がD/A変換回路から比較回路に与えられ、比較回路は
この量子化レベルとサンプリングされた入力電圧レベル
とを比較して、その大小関係を判別する。その比較結果
がフルスケール電圧の半分以上であるなら最上位ビット
を「1」のままに、また、それよりも小さいなら最上ビ
ットをrOJに戻して最上位ビットを決定する。2ビツ
ト目の比較動作においては2ビツト目に「1」を設定し
、2ビツト目のピッhrlJに応する荷重電圧即ちフル
スケール電圧の1/4のレベルに最上位ビットの荷重電
圧を重畳したD/A変換出力を再びアナログ入力電圧レ
ベルと比較し、その結果に応じて2ビツト目の「1」、
「0」を決定する。以下同様の動作を逐次最下位ビット
まで繰り返すことにより比較データレジスタにディジタ
ル変換値が求められる。
蔵される逐次比較型A/D変換器は、アナログ信号のサ
ンプリング回路と、アナログ・ディジタル変換のための
量子化レベルを生成するための比較データレジスタ及び
ディジタル・アナログ(以下単にD/Aとも記す)変換
回路と、この量子化レベルとサンプリグされた入力アナ
ログ信号レベルとを比較する比較回路と、それらの動作
を制御する制御回路などを含んで構成される。A/D変
換にあたっては上記比較データレジスタに例えば最上位
ビットが「1」、最上位ビットを除く全ビットが「0」
に初期設定される。最初に最上位ビット「1」に応する
量子化レベル即ちフルスケール電圧の半分の電圧レベル
がD/A変換回路から比較回路に与えられ、比較回路は
この量子化レベルとサンプリングされた入力電圧レベル
とを比較して、その大小関係を判別する。その比較結果
がフルスケール電圧の半分以上であるなら最上位ビット
を「1」のままに、また、それよりも小さいなら最上ビ
ットをrOJに戻して最上位ビットを決定する。2ビツ
ト目の比較動作においては2ビツト目に「1」を設定し
、2ビツト目のピッhrlJに応する荷重電圧即ちフル
スケール電圧の1/4のレベルに最上位ビットの荷重電
圧を重畳したD/A変換出力を再びアナログ入力電圧レ
ベルと比較し、その結果に応じて2ビツト目の「1」、
「0」を決定する。以下同様の動作を逐次最下位ビット
まで繰り返すことにより比較データレジスタにディジタ
ル変換値が求められる。
このように逐次比較型A/D変換器は入力アナログ信号
レベルを順次量子化レベルと比較していかなければなら
ないため、変換動作には所定の時間を要し、その期間入
力アナログ信号は一定でないと高精度な変換を行うこと
はできない。このため、サンプリングしたアナログ入力
電圧レベルを比較動作期間中にホールド容量に蓄えるよ
うなホールド回路を設けた、サンプル・ホールド機能付
きのA/D変換器が提供されている。
レベルを順次量子化レベルと比較していかなければなら
ないため、変換動作には所定の時間を要し、その期間入
力アナログ信号は一定でないと高精度な変換を行うこと
はできない。このため、サンプリングしたアナログ入力
電圧レベルを比較動作期間中にホールド容量に蓄えるよ
うなホールド回路を設けた、サンプル・ホールド機能付
きのA/D変換器が提供されている。
尚、サンプル・ホールド機能付きのA/D変換器につい
て記載された文献の例としては1988年8月株式会社
日立製作所発行の[日立オリジナルシングルチップマイ
クロコンピュタH8/ 532概説書」第26頁がある
。
て記載された文献の例としては1988年8月株式会社
日立製作所発行の[日立オリジナルシングルチップマイ
クロコンピュタH8/ 532概説書」第26頁がある
。
本発明者はA/D変換器、特に半導体集積回路に内蔵さ
れるA/D変換器のサンプル・ホールド機能について検
討した。これによれば、比較精度を高めるにはホールド
容量に蓄えられる電圧レベルを安定化しなければならず
、そのためには、配線の浮遊容量やスイッチ素子に寄生
する不所望な容量さらには製造ばらつき、そして半導体
基板の電位変動などのノイズを実質的に無視し得る程度
にホールド容量を大きくすることが必要とされるが、ホ
ールド容量を大きくすると、それに従って必要な充電時
間も増大す。充電時間が充分でないと必然的にその比較
精度は低下するが、必要な充電時間があまり長過ぎると
逆に比較動作効率が低下すると共に変動の激しい入力ア
ナログ信号レベルを正確にサンプリングすることができ
なくなる。このため、半導体集積回路に含まれるA/D
変換器の内蔵ホールド容量は、充電時間があまり長くら
ない範囲で、ある程度高い変換精度を保ち得る大きさに
設定される。これにより、変化の大きな入力アナログ信
号をディジタル変換するにはホールド容量への充電期間
中に入力アナログ信号が変動して変換精度が低くなって
しまう虞のあることを本発明者は見出した。
れるA/D変換器のサンプル・ホールド機能について検
討した。これによれば、比較精度を高めるにはホールド
容量に蓄えられる電圧レベルを安定化しなければならず
、そのためには、配線の浮遊容量やスイッチ素子に寄生
する不所望な容量さらには製造ばらつき、そして半導体
基板の電位変動などのノイズを実質的に無視し得る程度
にホールド容量を大きくすることが必要とされるが、ホ
ールド容量を大きくすると、それに従って必要な充電時
間も増大す。充電時間が充分でないと必然的にその比較
精度は低下するが、必要な充電時間があまり長過ぎると
逆に比較動作効率が低下すると共に変動の激しい入力ア
ナログ信号レベルを正確にサンプリングすることができ
なくなる。このため、半導体集積回路に含まれるA/D
変換器の内蔵ホールド容量は、充電時間があまり長くら
ない範囲で、ある程度高い変換精度を保ち得る大きさに
設定される。これにより、変化の大きな入力アナログ信
号をディジタル変換するにはホールド容量への充電期間
中に入力アナログ信号が変動して変換精度が低くなって
しまう虞のあることを本発明者は見出した。
また、マイクロコンピュータのような半導体集積回路に
内蔵されるA/D変換器の動作は、当該半導体集積回路
の動作サイクルを決定する動作クロック周波数に従って
一義的に決定されることになるため、ホールド容量に対
する充電時間もその動作クロック周波数に依存する。こ
のため、システム動作上そのマイクロコンピュータが比
較的低速動作されるような場合には、ホールド容量に対
する充電時間も相対的に長くなるから、変化の大きな入
力アナログ信号レベルをホールド容量に充電するとき、
その充電期間中に入力アナログ信号が変化して変換精度
が低下する虞は一層顕著となる。
内蔵されるA/D変換器の動作は、当該半導体集積回路
の動作サイクルを決定する動作クロック周波数に従って
一義的に決定されることになるため、ホールド容量に対
する充電時間もその動作クロック周波数に依存する。こ
のため、システム動作上そのマイクロコンピュータが比
較的低速動作されるような場合には、ホールド容量に対
する充電時間も相対的に長くなるから、変化の大きな入
力アナログ信号レベルをホールド容量に充電するとき、
その充電期間中に入力アナログ信号が変化して変換精度
が低下する虞は一層顕著となる。
また、ホールド機能を持たないA/D変換器は各量子化
レベルの比較動作ステップ毎にアナログ信号をサンプリ
ングしなければならないため、変化の大きな入力アナロ
グ信号に対するA/D変換精度は著しく低くなってしま
う。
レベルの比較動作ステップ毎にアナログ信号をサンプリ
ングしなければならないため、変化の大きな入力アナロ
グ信号に対するA/D変換精度は著しく低くなってしま
う。
そこで本発明者は、変化の大きなアナログ信号に対する
A/D変換精度を高めるために、外部に高性能なホール
ド回路などを設けることを検討したが、従来のA/D変
換器はアナログ信号のサンプリング開始、終了、又はそ
の期間を知らせるための信号を外部に出力していないた
め、外部にホールド回路を設けてもサンプリングタイミ
ングを簡単に与えることができないという問題点のある
ことを見出した。さらにこれに関連して、A/D変換器
の動作状態をアナログ信号発生元に容易に知らせること
ができず、これにより、アナログ信号の処理側からその
発生元を制御する要求に簡単に答えることができないと
を見出した。
A/D変換精度を高めるために、外部に高性能なホール
ド回路などを設けることを検討したが、従来のA/D変
換器はアナログ信号のサンプリング開始、終了、又はそ
の期間を知らせるための信号を外部に出力していないた
め、外部にホールド回路を設けてもサンプリングタイミ
ングを簡単に与えることができないという問題点のある
ことを見出した。さらにこれに関連して、A/D変換器
の動作状態をアナログ信号発生元に容易に知らせること
ができず、これにより、アナログ信号の処理側からその
発生元を制御する要求に簡単に答えることができないと
を見出した。
本発明の目的は、外部におけるサンプル・ホールド機能
の有効活用を図ることができるA/D変換器を提供する
ことにある。また、本発明の別の目的は、内部動作条件
や入力アナログ信号の状態などに応じて変換精度を容易
に高めることができるA/D変換器を提供することにあ
る。本発明のさらに別の目的はアナログ信号発生元に対
する制御性を実現するA/D変換器を提供することにあ
る。
の有効活用を図ることができるA/D変換器を提供する
ことにある。また、本発明の別の目的は、内部動作条件
や入力アナログ信号の状態などに応じて変換精度を容易
に高めることができるA/D変換器を提供することにあ
る。本発明のさらに別の目的はアナログ信号発生元に対
する制御性を実現するA/D変換器を提供することにあ
る。
本発明の前記ならびにそのほかの目的と新規な特徴は1
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、半導体集積回路に内蔵されたアナログ・ディ
ジタル変換器において、アナログ信号のサンプリング開
始、終了、又はその期間を知らせるためのス!−ローブ
信号の内の少なくとも1つをを外部に出力する手段を設
けたものである。
ジタル変換器において、アナログ信号のサンプリング開
始、終了、又はその期間を知らせるためのス!−ローブ
信号の内の少なくとも1つをを外部に出力する手段を設
けたものである。
上記した手段によれば、アナログ信号のサンプリング動
作状態を外部に知らせるためのストローブ信号は、変化
の大きな入力アナログ信号に対するA/D変換精度を高
めるために外部に設けた高性能なホールド回路に対する
サンプリングタイミングを与え、さらに、アナログ信号
の処理側からその発生元を制御する要求に簡単に答える
ように機能し、これにより、外部におけるサンプル・ホ
ールド機能の有効活用、並びにアナログ・ディジタル変
換器の動作条件に応じた変換精度の容易な向上、さらに
はアナログ信号発生元に対する制御性の向上を達成する
ものである。
作状態を外部に知らせるためのストローブ信号は、変化
の大きな入力アナログ信号に対するA/D変換精度を高
めるために外部に設けた高性能なホールド回路に対する
サンプリングタイミングを与え、さらに、アナログ信号
の処理側からその発生元を制御する要求に簡単に答える
ように機能し、これにより、外部におけるサンプル・ホ
ールド機能の有効活用、並びにアナログ・ディジタル変
換器の動作条件に応じた変換精度の容易な向上、さらに
はアナログ信号発生元に対する制御性の向上を達成する
ものである。
第1図には本発明の一実施例である逐次比較型A/D変
換器が示される。同図に示される逐次比較型A/D変換
器1は、特に制限されないが、中央処理装置2やメモリ
3などと共に内部バス4を共有し、共に1つの半導体基
板に形成されてマイクロコンピュータ5を構成する。
換器が示される。同図に示される逐次比較型A/D変換
器1は、特に制限されないが、中央処理装置2やメモリ
3などと共に内部バス4を共有し、共に1つの半導体基
板に形成されてマイクロコンピュータ5を構成する。
第1図の逐次比較型A/D変換器1は、特に制限されな
いが、アナログ信号Ainのサンプル・ホールド回路6
と、アナログ・ディジタル変換のための量子化レベルを
生成するための比較データレジスタ7及びD’/ A変
換回路8と、この量子化レベルとサンプリグされた入力
アナログ信号レベルとを比較する比較回路9と、上記比
較レジスタ7から転送された比較結果を保持するデータ
レジスタ11と、A/D変換動作の開始を指示する制御
データやA/D変換動作状態を示すステータスが与えら
れるコントロール・ステータスレジスタ12と、そのデ
ータレジスタ11及びコントロール・ステータスレジス
タ12を内部バス4にインタフェースするパステンタフ
エース13と、さらにA/D変換器1全体の制御を司る
制御回路10を含んで構成される。
いが、アナログ信号Ainのサンプル・ホールド回路6
と、アナログ・ディジタル変換のための量子化レベルを
生成するための比較データレジスタ7及びD’/ A変
換回路8と、この量子化レベルとサンプリグされた入力
アナログ信号レベルとを比較する比較回路9と、上記比
較レジスタ7から転送された比較結果を保持するデータ
レジスタ11と、A/D変換動作の開始を指示する制御
データやA/D変換動作状態を示すステータスが与えら
れるコントロール・ステータスレジスタ12と、そのデ
ータレジスタ11及びコントロール・ステータスレジス
タ12を内部バス4にインタフェースするパステンタフ
エース13と、さらにA/D変換器1全体の制御を司る
制御回路10を含んで構成される。
上記D/A変換回路8は、例えば8ビツトのディジタル
データをアナログ変換する場合、同一抵抗を256個直
列接続し、各抵抗の結合ノードから順番にスイッチ素子
をストリング状に結合した抵抗ストリング回路を持ち、
上記比較データレジスタ7から与えられるディジタルデ
ータによって抵抗ストリング回路のスイッチ素子がスイ
ッチ制御されることにより、そのディジタルデータの値
に従って重み付けされた量子化レベルVrefを生成す
る。この量子化レベルVrefはオペアンプで構成され
るような比較回路9に与えられる。
データをアナログ変換する場合、同一抵抗を256個直
列接続し、各抵抗の結合ノードから順番にスイッチ素子
をストリング状に結合した抵抗ストリング回路を持ち、
上記比較データレジスタ7から与えられるディジタルデ
ータによって抵抗ストリング回路のスイッチ素子がスイ
ッチ制御されることにより、そのディジタルデータの値
に従って重み付けされた量子化レベルVrefを生成す
る。この量子化レベルVrefはオペアンプで構成され
るような比較回路9に与えられる。
上記サンプル・ホールド回路6は、サンプリング信号S
Eのアサート期間だけオン状態を採ってアナログ信号A
inを入力するサンプリングスイッチ6Aと、このサン
プリングスイッチ6Aを通して供給されるアナログ信号
A i nの電圧レベルを蓄えるホールド容量6Bを含
む。上記サンプリング信号SEは、中央処理装置2から
与えられるA/D変換動作の開始を指示する制御データ
(以下単にA/D変換スタートビットとも記す)がコン
トロール・ステータスレジスタ12に書き込まれ、これ
によって、A/D変換動作が開始されるとき、逐次比較
動作に先立って所定期間アサートされる ここで、逐次比較型A/D変換回器1や中央処理装置2
の動作は、マイクロコンピュータ5内部の動作クロック
CLKに同期される。したがって、サンプリング信号S
Eのアサー!〜期間に応するサンプリングスイッチ6A
のオン動作期間、すなわちアナログ信号Ainに対する
サンプリング時間は、動作クロック信号CLKの所定サ
イクル数とされ、ホールド容量6Bの大きさとの関係に
従って必要な充電時間を得るに足るサンプリング時間を
決定するような一定のクロックサイクル数が予め制御回
路10の論理に従って固定的に決定されている。
Eのアサート期間だけオン状態を採ってアナログ信号A
inを入力するサンプリングスイッチ6Aと、このサン
プリングスイッチ6Aを通して供給されるアナログ信号
A i nの電圧レベルを蓄えるホールド容量6Bを含
む。上記サンプリング信号SEは、中央処理装置2から
与えられるA/D変換動作の開始を指示する制御データ
(以下単にA/D変換スタートビットとも記す)がコン
トロール・ステータスレジスタ12に書き込まれ、これ
によって、A/D変換動作が開始されるとき、逐次比較
動作に先立って所定期間アサートされる ここで、逐次比較型A/D変換回器1や中央処理装置2
の動作は、マイクロコンピュータ5内部の動作クロック
CLKに同期される。したがって、サンプリング信号S
Eのアサー!〜期間に応するサンプリングスイッチ6A
のオン動作期間、すなわちアナログ信号Ainに対する
サンプリング時間は、動作クロック信号CLKの所定サ
イクル数とされ、ホールド容量6Bの大きさとの関係に
従って必要な充電時間を得るに足るサンプリング時間を
決定するような一定のクロックサイクル数が予め制御回
路10の論理に従って固定的に決定されている。
上記ホールド容量6Bに蓄えられている電圧は比較回路
9に与えられ、比較回路9は、そのサンプリングレベル
と量子化レベルVrefとの大小を比較し、その結果を
制御回路10に与える。制御回路10は、その比較結果
に基づいて比較データレジスタフの該当ビットを必要に
応じて訂正して、次の比較動作制御に移る。最上位ビッ
トから最下位ビットまでの比較動作が終了されると、比
較データはデータレジスタ11に与えられる。そして制
御回路10はコントロール・ステータスレジスタ12の
A/D変換スタートピットをクリアすると共に、A/D
変換動作の終了を知らせるための割込み信号を必要に応
じて中央処理装置2に与える。
9に与えられ、比較回路9は、そのサンプリングレベル
と量子化レベルVrefとの大小を比較し、その結果を
制御回路10に与える。制御回路10は、その比較結果
に基づいて比較データレジスタフの該当ビットを必要に
応じて訂正して、次の比較動作制御に移る。最上位ビッ
トから最下位ビットまでの比較動作が終了されると、比
較データはデータレジスタ11に与えられる。そして制
御回路10はコントロール・ステータスレジスタ12の
A/D変換スタートピットをクリアすると共に、A/D
変換動作の終了を知らせるための割込み信号を必要に応
じて中央処理装置2に与える。
本実施例の逐次比較型A/D変換器1は、サンプルホー
ルド回路6によるアナログ信号Ainのサンプリング開
始タイミングを指示するサンプリングストローブ信号S
S1、又は、サンプリング期間を示すサンプリングスト
ローブ信号SS2を制御回路1oからマイクロコンピュ
ータ5の外部に出力するようになっている。第2図に示
されるように、サンプリングストローブ信号SSIは、
特に制限されないが、上記A/D変換スタートビットが
イネーブルにされた直後にパルス状にアサート変化され
る。また、サンプリングストローブ信号SS2は、特に
制限されないが、サンプリング信号SEがアサートされ
てから最上位ビットに対する比較動作が開始されるまで
の間に呼応する期間だけアサート変化される。サンプリ
ングストローブ信号SSI、SS2の双方を外部に出力
してもよいが、第1図の実施例では何れか一方が外部に
出力される。
ルド回路6によるアナログ信号Ainのサンプリング開
始タイミングを指示するサンプリングストローブ信号S
S1、又は、サンプリング期間を示すサンプリングスト
ローブ信号SS2を制御回路1oからマイクロコンピュ
ータ5の外部に出力するようになっている。第2図に示
されるように、サンプリングストローブ信号SSIは、
特に制限されないが、上記A/D変換スタートビットが
イネーブルにされた直後にパルス状にアサート変化され
る。また、サンプリングストローブ信号SS2は、特に
制限されないが、サンプリング信号SEがアサートされ
てから最上位ビットに対する比較動作が開始されるまで
の間に呼応する期間だけアサート変化される。サンプリ
ングストローブ信号SSI、SS2の双方を外部に出力
してもよいが、第1図の実施例では何れか一方が外部に
出力される。
次にこのようなサンプリングストローブ信号SSl、又
はSS2をマイクロコンピュータ5の外部でどのように
利用するかを説明する。
はSS2をマイクロコンピュータ5の外部でどのように
利用するかを説明する。
例えば、信号の性質上それ自体のレベル変化が大きなア
ナログ信号Ainをディジタル変換するときに、制御回
路10の構成及び動作クロックCLKの周波数によって
一義的に決定されるサンプリング時間をもってホールド
容量6Bにアナログ信号A i nの′電圧を充′貨す
ると、充電期間中における入力アナログ信号Ainのレ
ベル変化がその充電レベルに影響を与えてA/D変換精
度が低くなってしまう虞のある場合に、外部に高性能な
サンプル・ホールド回路20を設け、これを介してアナ
ログ信号Ainを逐次比較型A/D変換器1に供給しよ
うとする場合、そのサンプル・ホールド回路20は、サ
ンプリングストローブ信号SS1やSS2の立上り変化
によって逐次比較型A/D変換器1のサンプリングタイ
ミングを知り、これに基づいてそのサンプル・ホールド
回路20は、マイクロコンピュータ5に内蔵されている
サンプル・ホールド回路6よりも短時間にアナログ信号
をサンプリングして充電する。したがって、このサンプ
ル・ホールド回路20自体の充電レベルには入力アナロ
グ信号のレベル変化による影響があまり含まれていない
から、これをサンプル・ホールド回路6が受けることに
より、サンプルホールド回路6によるサンプリング期間
中に変換対象とされるアナログ信号がレベル変化しても
その変動の影響を受けずに高い精度でA/D変換を行う
ことができる。
ナログ信号Ainをディジタル変換するときに、制御回
路10の構成及び動作クロックCLKの周波数によって
一義的に決定されるサンプリング時間をもってホールド
容量6Bにアナログ信号A i nの′電圧を充′貨す
ると、充電期間中における入力アナログ信号Ainのレ
ベル変化がその充電レベルに影響を与えてA/D変換精
度が低くなってしまう虞のある場合に、外部に高性能な
サンプル・ホールド回路20を設け、これを介してアナ
ログ信号Ainを逐次比較型A/D変換器1に供給しよ
うとする場合、そのサンプル・ホールド回路20は、サ
ンプリングストローブ信号SS1やSS2の立上り変化
によって逐次比較型A/D変換器1のサンプリングタイ
ミングを知り、これに基づいてそのサンプル・ホールド
回路20は、マイクロコンピュータ5に内蔵されている
サンプル・ホールド回路6よりも短時間にアナログ信号
をサンプリングして充電する。したがって、このサンプ
ル・ホールド回路20自体の充電レベルには入力アナロ
グ信号のレベル変化による影響があまり含まれていない
から、これをサンプル・ホールド回路6が受けることに
より、サンプルホールド回路6によるサンプリング期間
中に変換対象とされるアナログ信号がレベル変化しても
その変動の影響を受けずに高い精度でA/D変換を行う
ことができる。
また、システム動作上マイクロコンピュータ5が比較的
周波数の低い動作クロックCLKに同期して低速動作さ
れるような場合には、サンプリング信号SEのアサート
期間すなわちホールド容量6Bに対するアナログ信号A
inの充電時間も相対的に長くなり、ホールド容量6B
への充電レベルはアナログ信号Ainのレベル変化の影
響を受は易くなる。このようなときにも上記同様に、サ
ンプリングストローブ信号SSI、SS2を用いて、マ
イクロコンピュータ5の外部に設けたサンプル・ホール
ド回路20にアナログ信号レベルを充電させることがで
きる。
周波数の低い動作クロックCLKに同期して低速動作さ
れるような場合には、サンプリング信号SEのアサート
期間すなわちホールド容量6Bに対するアナログ信号A
inの充電時間も相対的に長くなり、ホールド容量6B
への充電レベルはアナログ信号Ainのレベル変化の影
響を受は易くなる。このようなときにも上記同様に、サ
ンプリングストローブ信号SSI、SS2を用いて、マ
イクロコンピュータ5の外部に設けたサンプル・ホール
ド回路20にアナログ信号レベルを充電させることがで
きる。
第3図には本発明の他の実施例である逐次比較型A/D
変換器が示される。同図に示される逐次比較型A/D変
換器21は、第1図に示される逐次比較型A/D変換器
1に対し、サンプル・ホールド回路6の代わりにサンプ
ル回路22を有し、入力アナログ信号Ainをサンプリ
ングする毎に比較動作を順次行うようになっており、そ
のような比較動作シーケンスは制御回路23が制御する
点において相違する。その他の構成は上記実施例と同様
であるのでその詳細な説明は省略する。
変換器が示される。同図に示される逐次比較型A/D変
換器21は、第1図に示される逐次比較型A/D変換器
1に対し、サンプル・ホールド回路6の代わりにサンプ
ル回路22を有し、入力アナログ信号Ainをサンプリ
ングする毎に比較動作を順次行うようになっており、そ
のような比較動作シーケンスは制御回路23が制御する
点において相違する。その他の構成は上記実施例と同様
であるのでその詳細な説明は省略する。
本実施例の逐次比較型A/D変換器21は、サンプリン
グ回路22によるアナログ信号Ainの最初のサンプリ
ング開始タイミングを指示するサンプリングストロ−、
ブ信号SS3、又は、最初のサンプリングタイミングか
ら最後のサンプリングタイミングまでの期間に概ね呼応
する期間を示すサンプリングストローブ信号SS4を、
制御回路23からマイクロコンピュータ5の外部に出力
するようになっている。第4図に示されるように、サン
プリングストローブ信号SS3は、特に制限されないが
、上記A/D変換スタートビットがイネーブルにされた
直後にパルス状にアサート変化される。また、サンプリ
ングストローブ信号S84は、特に制限されないが、最
上位ビットの比較のためにサンプリング信号SE’がア
サートされてから最下位ビットの比較動作が行われるま
での間に呼応する期間だけアサート変化される。サンプ
リングストローブ信号SS3.SS4の双方を外部に出
力してもよいが、第3図の実施例では何れか一方が外部
に出力される。
グ回路22によるアナログ信号Ainの最初のサンプリ
ング開始タイミングを指示するサンプリングストロ−、
ブ信号SS3、又は、最初のサンプリングタイミングか
ら最後のサンプリングタイミングまでの期間に概ね呼応
する期間を示すサンプリングストローブ信号SS4を、
制御回路23からマイクロコンピュータ5の外部に出力
するようになっている。第4図に示されるように、サン
プリングストローブ信号SS3は、特に制限されないが
、上記A/D変換スタートビットがイネーブルにされた
直後にパルス状にアサート変化される。また、サンプリ
ングストローブ信号S84は、特に制限されないが、最
上位ビットの比較のためにサンプリング信号SE’がア
サートされてから最下位ビットの比較動作が行われるま
での間に呼応する期間だけアサート変化される。サンプ
リングストローブ信号SS3.SS4の双方を外部に出
力してもよいが、第3図の実施例では何れか一方が外部
に出力される。
第3図に示されるようなホールド機能を持たないA/D
変換器21は、各量子化レベルの比較動作ステップ毎に
アナログ信号Ainをサンプリングしなければならない
ため、変化の大きなアナログ信号Ainに対するA/D
変換精度は著しく低くなってしまう。このようなとき、
上記実施例同様マイクロコンピュータ5の外部にサンプ
ルホールド回路24を設け、上記サンプリングストロー
ブ信号SS3.SS4を用いてそのサンプル・ホールド
回路24にアナログ信号を保持させる。サンプリングス
トローブ信号SS3.SS4の立上り変化から一定期間
例えばサンプリングストローブ信号SS3のハイレベル
アサート期間だけサンプル・ホールド回路24にアナロ
グ信号をサンプリングさせ、そのサンプリングレベルは
サンプリングストローブ信号の次のアサート変化までホ
ールドされ、このホールドされた電圧をサンプリング回
路22に与える。したがって、逐次比較型A/D変換器
21は、その動作状態をサンプリングストローブ信号S
S3.SS4によって外部のサンプルホールド回路24
に与えることによって、逐次比較型A/D変換器21自
体ホールド機能を持たなくても、サンプル・ホールド機
能付きの逐次比較型A/D変換器1同様に変化の大きな
アナログ信号に対して高い変換精度を得ることができる
。
変換器21は、各量子化レベルの比較動作ステップ毎に
アナログ信号Ainをサンプリングしなければならない
ため、変化の大きなアナログ信号Ainに対するA/D
変換精度は著しく低くなってしまう。このようなとき、
上記実施例同様マイクロコンピュータ5の外部にサンプ
ルホールド回路24を設け、上記サンプリングストロー
ブ信号SS3.SS4を用いてそのサンプル・ホールド
回路24にアナログ信号を保持させる。サンプリングス
トローブ信号SS3.SS4の立上り変化から一定期間
例えばサンプリングストローブ信号SS3のハイレベル
アサート期間だけサンプル・ホールド回路24にアナロ
グ信号をサンプリングさせ、そのサンプリングレベルは
サンプリングストローブ信号の次のアサート変化までホ
ールドされ、このホールドされた電圧をサンプリング回
路22に与える。したがって、逐次比較型A/D変換器
21は、その動作状態をサンプリングストローブ信号S
S3.SS4によって外部のサンプルホールド回路24
に与えることによって、逐次比較型A/D変換器21自
体ホールド機能を持たなくても、サンプル・ホールド機
能付きの逐次比較型A/D変換器1同様に変化の大きな
アナログ信号に対して高い変換精度を得ることができる
。
上記実施例によれば以下の作用効果を得るものである。
(1)マイクロコンピュータに含まれるA/D変換器の
内蔵ホールド容量6Bは、配線の浮遊容量やスイッチ素
子の寄生容量さらには製造ばらつき、そして半導体基板
の電位変動などのノイズを。
内蔵ホールド容量6Bは、配線の浮遊容量やスイッチ素
子の寄生容量さらには製造ばらつき、そして半導体基板
の電位変動などのノイズを。
実質的に無視し得る程度にホールド容量を大きくすると
いう観点と、ホールド容量に対する充電時間増大が、比
較動作効率を低下させたり、変化の大きな入力アナログ
信号レベルを正確にサンプリングすることができなくな
るというようなことがないようにするという観点から、
充電時間があまり長くらない範囲で、ある程度高い変換
精度を保ち得る大きさに設定される。したがって、変化
の大きな入力アナログ信号をディジタル変換するにはホ
ールド容量への充電期間中に入力アナログ信号が変動し
て変換精度が低くなってしまう虞のあるような場合に、
逐次比較型A/D変換器1は、サンプリングタイミング
の開始を指示するようなサンプリングストローブ信号S
SIや、サンプリング期間を示すようなサンプリングス
トローブ信号SS2をマイクロコンピュータ5の外部に
出力するから、この信号を外部で受けて変換対象アナロ
グ信号をサンプル・ホールドする高性能なサンプル・ホ
ールド回路20を設けることにより、内蔵サンプルホー
ルド回路6によるサンプリング期間中に変換対象とされ
るアナログ信号がレベル変化してもその変化の影響を少
なくして高い精度でA/D変換を行うことができる。
いう観点と、ホールド容量に対する充電時間増大が、比
較動作効率を低下させたり、変化の大きな入力アナログ
信号レベルを正確にサンプリングすることができなくな
るというようなことがないようにするという観点から、
充電時間があまり長くらない範囲で、ある程度高い変換
精度を保ち得る大きさに設定される。したがって、変化
の大きな入力アナログ信号をディジタル変換するにはホ
ールド容量への充電期間中に入力アナログ信号が変動し
て変換精度が低くなってしまう虞のあるような場合に、
逐次比較型A/D変換器1は、サンプリングタイミング
の開始を指示するようなサンプリングストローブ信号S
SIや、サンプリング期間を示すようなサンプリングス
トローブ信号SS2をマイクロコンピュータ5の外部に
出力するから、この信号を外部で受けて変換対象アナロ
グ信号をサンプル・ホールドする高性能なサンプル・ホ
ールド回路20を設けることにより、内蔵サンプルホー
ルド回路6によるサンプリング期間中に変換対象とされ
るアナログ信号がレベル変化してもその変化の影響を少
なくして高い精度でA/D変換を行うことができる。
(2)システム動作上マイクロコンピュータ5が比較的
周波数の低い動作クロックCLKに同期して低速動作さ
れるような場合には、サンプリング信号SEのアサート
期間すなわちホールド容量6Bに対するアナログ信号A
inの充電時間も相対的に長くなり、ホールド容量6B
への充電レベルはアナログ信号Ainのレベル変化の影
響を受は易くなるが、このようなぎにも上記作用効果(
1)と同様に、サンプリングストローブ信号SS l。
周波数の低い動作クロックCLKに同期して低速動作さ
れるような場合には、サンプリング信号SEのアサート
期間すなわちホールド容量6Bに対するアナログ信号A
inの充電時間も相対的に長くなり、ホールド容量6B
への充電レベルはアナログ信号Ainのレベル変化の影
響を受は易くなるが、このようなぎにも上記作用効果(
1)と同様に、サンプリングストローブ信号SS l。
SS2を用いて、マイクロコンピュータ5の外部に設け
たサンプル・ホールド回路2oにアナログ信号レベルを
充電させることができ、これによって、内蔵サンプルホ
ールド回路6によるサンプリング期間中に、変換対象と
されるアナログ信号がレベル変化してもその変化の影響
をあまり受けずに高い精度でA/D変換を行うことがで
きる。
たサンプル・ホールド回路2oにアナログ信号レベルを
充電させることができ、これによって、内蔵サンプルホ
ールド回路6によるサンプリング期間中に、変換対象と
されるアナログ信号がレベル変化してもその変化の影響
をあまり受けずに高い精度でA/D変換を行うことがで
きる。
(3)ホールド機能を持たないA/D変換器21は3f
fi子化レベルの比較動作ステップ毎にアナログ信号A
inをサンプリングしなければならないため、変化の大
きな入力アナログ信号に対するA/D変換精度は著しく
低くなってしまうが、逐次比較型A/D変換器21は、
その動作状態をサンプリングストローブ信号SS3.S
S4によって外部のサンプルホールド回路24に与える
ことによって、逐次比較型A/D変換器21自体ホール
ド機能を持たなくても、サンプル・ホールド機能付きの
逐次比較型A/D変換器lと同様に、変化の大きなアナ
ログ信号に対して高い変換精度を得ることができる。
fi子化レベルの比較動作ステップ毎にアナログ信号A
inをサンプリングしなければならないため、変化の大
きな入力アナログ信号に対するA/D変換精度は著しく
低くなってしまうが、逐次比較型A/D変換器21は、
その動作状態をサンプリングストローブ信号SS3.S
S4によって外部のサンプルホールド回路24に与える
ことによって、逐次比較型A/D変換器21自体ホール
ド機能を持たなくても、サンプル・ホールド機能付きの
逐次比較型A/D変換器lと同様に、変化の大きなアナ
ログ信号に対して高い変換精度を得ることができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
例えば逐次比較型A/D変換器に内蔵されるD/A変換
回路は上記実施例で説明した抵抗ストリング回路を内蔵
する構成に限定されず、夫々量子化レベルに対応して重
み付けされたラダー抵抗回路網を有する構成などに変更
することができる。
回路は上記実施例で説明した抵抗ストリング回路を内蔵
する構成に限定されず、夫々量子化レベルに対応して重
み付けされたラダー抵抗回路網を有する構成などに変更
することができる。
また、その抵抗は、トランジスタのオン抵抗やオフ抵抗
さらにはポリシリコン抵抗などを利用しすることもでき
るし、また外付は抵抗にしてもよい。また、サンプリン
ゲス1−ローブ信号は上記実施例に限定されず、A/D
変換動作状態を外部に示すことができる信号であればそ
のアサートタイミングやアサート期間は自由に変更する
ことができる。例えば第1図の実施例でサンプリング信
号SEをサンプリングストローブ信号として外部に出力
してもよい。
さらにはポリシリコン抵抗などを利用しすることもでき
るし、また外付は抵抗にしてもよい。また、サンプリン
ゲス1−ローブ信号は上記実施例に限定されず、A/D
変換動作状態を外部に示すことができる信号であればそ
のアサートタイミングやアサート期間は自由に変更する
ことができる。例えば第1図の実施例でサンプリング信
号SEをサンプリングストローブ信号として外部に出力
してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タのようなデータ処理用LSIに内蔵される逐次比較型
A/D変換器に適用した場合について説明したが、本発
明はそれに限定されるものではな(計数型A/D変換器
などにも適用することができる。本発明は少なくともA
/D変換状態をチップの外部に直接出力可能な条件のも
のに適用可能である。
をその背景となった利用分野であるマイクロコンピュー
タのようなデータ処理用LSIに内蔵される逐次比較型
A/D変換器に適用した場合について説明したが、本発
明はそれに限定されるものではな(計数型A/D変換器
などにも適用することができる。本発明は少なくともA
/D変換状態をチップの外部に直接出力可能な条件のも
のに適用可能である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、半導体集積回路に内蔵されたアナログ・ディ
ジタル変換器において、アナログ信号のサンプリング開
始、終了、又はその期間のうちの少なくとも1つを知ら
せるためのストローブ信号を外部に出力する手段を設け
たから、外部におけるサンプル・ホールド機能の有効活
用を図ることができるという効果がある。そして内部動
作条件や入力アナログ信号の状態などに応じて変換精度
を容易に高めることができるという効果がある。
ジタル変換器において、アナログ信号のサンプリング開
始、終了、又はその期間のうちの少なくとも1つを知ら
せるためのストローブ信号を外部に出力する手段を設け
たから、外部におけるサンプル・ホールド機能の有効活
用を図ることができるという効果がある。そして内部動
作条件や入力アナログ信号の状態などに応じて変換精度
を容易に高めることができるという効果がある。
さらに、アナログ信号発生元に対する制御性を実現する
することができるという効果がある。
することができるという効果がある。
特にアナログ・ディジタル変換器の動作が、中央処理装
置の動作クロックに同期されるときに、さらには入力ア
ナログ信号の電圧レベルを保持するための内蔵ホールド
容量に対する充電時間が上記動作クロック周波数に依存
するときに、その動作クロック周波数の設定状態によっ
てA/D変換精度が影響される場合にも、その影響を容
易に低減させることができる。
置の動作クロックに同期されるときに、さらには入力ア
ナログ信号の電圧レベルを保持するための内蔵ホールド
容量に対する充電時間が上記動作クロック周波数に依存
するときに、その動作クロック周波数の設定状態によっ
てA/D変換精度が影響される場合にも、その影響を容
易に低減させることができる。
第1図は本発明の一実施例であるサンプル・ホールド機
能を内蔵する逐次比較型A/D変換器のブロック図、 第2図は第1図に示されるA/D変換器の動作説明図。 第3図は本発明の他の実施例であるサンプル・ホールド
機能を内蔵しない逐次比較型A/D変換器のブロック図
、 第4図は第3図に示されるA/D変換器の動作説明図で
ある。 1・・・逐次比較型A/D変換器、2・・・中央処理装
置、5・・・マイクロコンピュータ、6・・・サンプル
・ホールド回路、6B・・・ホールド容量、7・・・比
較データレジスタ、8・・・D/A変換回路、9・・・
比較回路、10・・・制御回路、11・・・データレジ
スタ、12・・・コントロール・ステータスレジスタ、
20・・・サンプル・ホールド回路、Ain・・・アナ
ログ信号21・・・逐次比較型A/D変換器、22・・
・サンプリング回路、23・・・制御回路、24・・・
サンプル・ホールド回路、SE、SE’・・・サンプリ
ング信号、SSI、SS2.SS3.SS4・・・サン
プリングストローブ信号。
能を内蔵する逐次比較型A/D変換器のブロック図、 第2図は第1図に示されるA/D変換器の動作説明図。 第3図は本発明の他の実施例であるサンプル・ホールド
機能を内蔵しない逐次比較型A/D変換器のブロック図
、 第4図は第3図に示されるA/D変換器の動作説明図で
ある。 1・・・逐次比較型A/D変換器、2・・・中央処理装
置、5・・・マイクロコンピュータ、6・・・サンプル
・ホールド回路、6B・・・ホールド容量、7・・・比
較データレジスタ、8・・・D/A変換回路、9・・・
比較回路、10・・・制御回路、11・・・データレジ
スタ、12・・・コントロール・ステータスレジスタ、
20・・・サンプル・ホールド回路、Ain・・・アナ
ログ信号21・・・逐次比較型A/D変換器、22・・
・サンプリング回路、23・・・制御回路、24・・・
サンプル・ホールド回路、SE、SE’・・・サンプリ
ング信号、SSI、SS2.SS3.SS4・・・サン
プリングストローブ信号。
Claims (1)
- 【特許請求の範囲】 1、アナログ信号をサンプリングする手段と、アナログ
・ディジタル変換のための量子化レベルを生成する手段
と、この量子化レベルとサンプリグされた入力アナログ
信号レベルとを比較する比較手段とを含んで半導体集積
回路に内蔵されたアナログ・ディジタル変換器において
、アナログ信号のサンプリング開始、終了、又はその期
間を知らせるためのストローブ信号の内の少なくとも1
つを外部に出力する手段を設けたアナログ・ディジタル
変換器。 2、上記半導体集積回路は中央処理装置を含み、この中
央処理装置の動作クロックに同期してアナログ・ディジ
タル変換動作を行うものである請求項1記載のアナログ
・ディジタル変換器。 3、上記サンプリング手段は入力アナログ信号の電圧レ
ベルを保持するためのホールド容量を含み、このホール
ド容量に対する充電時間は上記動作クロック周波数に依
存するものである請求項2記載のアナログ・ディジタル
変換器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1003504A JPH02183628A (ja) | 1989-01-10 | 1989-01-10 | アナログ・ディジタル変換器 |
US07/459,531 US5087915A (en) | 1989-01-10 | 1990-01-02 | Semiconductor integrated circuit device with analog to digital converter |
KR1019900000046A KR900012441A (ko) | 1989-01-10 | 1990-01-05 | 아날로그 디지탈 변환회로를 갖는 반도체 집적회로 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1003504A JPH02183628A (ja) | 1989-01-10 | 1989-01-10 | アナログ・ディジタル変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02183628A true JPH02183628A (ja) | 1990-07-18 |
Family
ID=11559187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1003504A Pending JPH02183628A (ja) | 1989-01-10 | 1989-01-10 | アナログ・ディジタル変換器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5087915A (ja) |
JP (1) | JPH02183628A (ja) |
KR (1) | KR900012441A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0876930A (ja) * | 1994-09-05 | 1996-03-22 | Mitsubishi Denki Semiconductor Software Kk | Ad変換装置及びそれを内蔵したデータ処理装置 |
US7084790B2 (en) * | 2004-12-07 | 2006-08-01 | Stmicroelectronics S.R.L. | Device to effectuate a digital estimate of a periodic electric signal, related method and control system for an electric motor which comprises said device |
US11962306B2 (en) * | 2021-06-29 | 2024-04-16 | Nvidia Corporation | Clock anomaly detection |
US12079028B2 (en) | 2022-01-31 | 2024-09-03 | Nvidia Corporation | Fast clock detection |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IL50822A (en) * | 1975-12-11 | 1979-09-30 | Hughes Aircraft Co | Signal sampling system |
JPS5375735A (en) * | 1976-12-16 | 1978-07-05 | Hajime Sangyo | Information processor |
US4293848A (en) * | 1977-08-26 | 1981-10-06 | Intel Corporation | MOS Analog-to-digital converter |
JPS5850765A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | 半導体集積回路装置 |
DE3327879A1 (de) * | 1983-08-02 | 1985-02-14 | Siemens AG, 1000 Berlin und 8000 München | Integrierte halbleiterschaltung |
JPS60237527A (ja) * | 1984-05-11 | 1985-11-26 | Mitsubishi Electric Corp | A−d変換装置 |
US4839652A (en) * | 1987-06-01 | 1989-06-13 | General Electric Company | Method and apparatus for high speed digital phased array coherent imaging system |
-
1989
- 1989-01-10 JP JP1003504A patent/JPH02183628A/ja active Pending
-
1990
- 1990-01-02 US US07/459,531 patent/US5087915A/en not_active Expired - Fee Related
- 1990-01-05 KR KR1019900000046A patent/KR900012441A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
KR900012441A (ko) | 1990-08-04 |
US5087915A (en) | 1992-02-11 |
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