KR900011161A - 연속비교형태 아날로그-디지탈 변환기 - Google Patents

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Abstract

내용 없음

Description

연속비교형태 아날로그-디지탈 변환기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 4-비트 D/A변환기가 사용될때 종래의 예에서 연속비교타입 아날로그-디지탈 변환기의 동작을 설명하기 위한 파형도이다, 제4도는 본 발명의 실시예에 따른 아날로그-디지탈 변환기의 블럭구성도, 제5도는 제4도에서 도시된 디지탈-아날로그 변환기의 동작을 설명하기 위한 파형도, 제6도는 제4도에서 도시된 아날로그-디지탈 변환기의 상세한 회로도.

Claims (17)

  1. 아날로그 입력 전압을 디지탈 출력신호로 변환시키기 위한 연속비교형태 A/D변환기에 있어서, 상기 디지탈 출력 신호를출력하도록 상기 아날로그 입력 전압(VIN)과 아날로그 비교전압(301)를 비교하기 위한 비교기(11) ; 제1디지탈 신호(501)에 응답하여 기준전압(VREF)을 바꿈으로써 상기 아날로그 비교전압(VC)을 발생시키기 위한 D/A변환기(21), 상기 비교기로부터 출력된 상기 디지탈 출력신호(201)을 저장하고 상기 제1디지탈신호(501)를 제공하기 위한 제1레지스터(31) ; 제2디지탈신호(601)에 응답하여 소정의 전압(VM)을 바꿈으로써 상기 기준 전압(VREF)을 발생시키기 위한 기준 전압발생기(41),상기 제2디지탈 신호(601)를 저장시키기 위한 제2레지스터(51)를 포함하며 ; A/D변환이 시작된후에 처음으로 아날로그 비교전압(VC)이 상기 아날로그 입력전압(VIN)보다 낮게되기전에 상기 기준 전압(VREF)을 감소시키도록 제1클럭신호(CLK1)에 응답하여 상기 제2디지탈신호(601)가 바뀌고 상기 제1레지스터(31)로부터 출력된 상기 제1디지탈신호(501)가 바뀌지 않고,A/D변환이 시작된 후에 처음으로 상기 아날로그 비교전압(VC)이 상기 기준전압(VREF)보다 낮게된후에, 상기 기준 전압(VREF)인 일정하게 유지하도록 상기 제2디지탈신호(601)는 바뀌지 않고, 상기 아날로그 비교전압(VC)를 바꾸기위하여 상기 비교기(11)로 부터의 상기 디지탈 출력신호(201)및 제2클럭신호(CLK2)에 응답하여 상기 제1디지탈신호(501)가 바꾸는 것을 특징으로 하는 연속비교형태 A/D변환기.
  2. 제1항에 있어서, 상기 비교기(11)는 상기 아날로그 전압(VC)이 상기 기준전압(VREF)보다 높을때 제1디지탈레벨(“0”)을 출력시키고, 상기 아날로그 비교전압(VC)이 기준전압(VREF)보다 낮을때 제2디지탈레벨(“1”)을 출력시키는 것을 특징으로 하는 연속 비교 형태 A/D변환기.
  3. 제2항에 있어서, 외부 클럭신호(CLK)와 상기 디지탈 출력신호(201)에 응답하여 상기 제1클럭신호(CLK1)와 상기 제2클럭신호(CLK2)를 발생시키기 위한 클럭 신호발생기(61)를 더 포함하며, 상기 제1클럭신호(CLK1)는 A/D변환이 시작된 후에 처음으로 상기 아날로그 비교전압(VC)이 상기 아날로그 입력전압(VIN)보다 낮게되기 전에 한 주기동안 발생하고, 상기 제2클럭신호(CLK2)는 A/D변환이 시작된후에 처음으로 상기 아날로그 비교전압(VC)이 상기 기준전압(VREF)보다 낮게된 후 한 주기동안 발생되는 것을 특징으로 하는 연속 비교 형태(A/D) 변환기.
  4. 제3항에 있어서. 상기 기준전압발생기(41)는 제1반전 증폭기와 제1스위칭 트랜지스터(411 내지 414)를 포함하며, 상기 제1반전 증폭기는 제1입력 저항기(16R,8R,8R,4R,4R,2R,2R,R,R)를 통하여 상기 소정의 전압(VM)을 동작적으로 수신하는 반전입력, 접지에 연결된 비반전 입력 및 상기 제1레지스터(31)의 입력에 연결된 출력을 갖는 제1연산증폭기(415)를 포함하며, 상기 제1스위칭 트랜지스터(411 내지 414)는 상기 제2레지스터(51)로부터 출력된 상기 제2디지탈신호(601)에 응답하여동작적으로 절환되며, 상기 제1입력 저항기의 저항이 상기 제1스위칭 트랜지스터(411 내지 414)에 의해 결정되는 특징이있는 연속 비교 형태 A/D변환기.
  5. 제4항에 있어서. 상기 제2레지스터(51)는 상기 제1클럭신호(CLK1)에 응답하여 상기 제2디지탈신호를 이동시키기 위하며제1이동 레지스터를 포함하는 것을 특징으로 하는 연속 비교 형태 A/D변환기.
  6. 제5항에 있어서, 상기 D/A 변환기(21)는 제2반전 증폭기와 제2스위칭 트랜지스터(211 내지 214)를 포함하며, 상기 제2 반전 증폭기는 제2입력 저항기(8R,8R,4R,4R,2R,2R,R,R)를 통하여 상기 기준전압(VREF)을 동작적으로 수신하는 반전 입력, 접지에 연결된 비반전 입력 및 상기 비교기(11)의 입력에 연결된 출력을 갖는 제2연산 증폭기(215)를 포함하며 상기 제2스위칭 트랜지스터(211 내지 214)가 상기 제1레지스터(31)로 부터 출력된 상기 제1디지탈 신호(501)에 응답하여 동작적으로절환되며, 상기 제2입력 저항기의 입력저항이 상기 제2트랜지스터(211 내지 214)에 의해 결정 되는 것을 특징으로하는 연속 비교형태 A/D 변환기.
  7. 제6항에 있어서, 상기 제1레지스터(31)는 상기 제2클럭신호(CLK2)와 상기 디지탈 출력신호(201)에 응답하여 상기 제1디지탈신호(501)를 바꾸기 위한 데이타 전환수단(311 내지 314,321 내지 324,331 내지 334,341 내지 344)을 포함하는 것을 특징으로하는 연속 비교 형태 A/D변환기.
  8. 제7항에 있어서, 상기 A/D변환기는 상기 아날로그 입력 전압(VIN)을 n-비트 디지탈 신호를 변환시키기 위한 n-비트 A/D변환기, 상기 제1레지스터(31)로 부터 출력된 상기 제1디지탈신호(501)가 p-비트 디지탈신호이며, 상기 제2레지스터(51)로부터 출력된 상기 제2디지탈신호(601)가 q-비트 디지탈신호(p + p = n이 된다)인 것을 특징으로하는 연속 비교 형태 A/D변환기.
  9. 제8항에 있어서, 상기 제1레지스터(31)가 상기 디지탈출력신호(201)의 p-비트를 수신한후 상기 디지탈 출력신호(201)로서출력될 소정의 디지탈 레벨의 추가비트를 발생시키기 위한 추가 비트 발생수단(315,316,111)을 더 포함하는 것을 특징으로 하는 연속 비교형태 A/D변환기.
  10. 제9항에 있어서, 상기 제1시프트 레지스터는 A/D변환을 시작하기 전에 상기 제2디지탈 레벨(“1”)에 세트되는 플립-플롭(511 내지 515)의 단계를 포함하며, 플립-플롭의 상기(p+1)단에서 제1단(515)은 상기 제1클럭신호(CLK1)에 응답하여 상기제1디지탈 레벨(“0”)을 갖는 시프트 신호를 래치시키며, 상기 시프트 신호가 상기 제1클럭신호(CLK1)에 응답하여 플립-플롭의 상기(p+l)단계를 통하여 시프트되며, 상기 제2디지탈 신호(601)는 p비트이며 상기(p+1)단에서 플립-플롭의 p단계로부터 출력되는 것을 특징으로 하는 연속 비교 형태 A/D변환기.
  11. 제10항에 있어서, 상기 제1입력 저항기의 입력 저항이 상기 제2디지탈신호(601)의 변화에 응답하여 두배로 되도록 변환되는 것을 특징으로 하는 연속 비교 형태 A/D변환기.
  12. 제11항에 있어서, 상기 데이타 변환수단이 제2시프트 레지스터와 제1디지탈 신호 발생수단(321 내지 324,331 내지334,341 내지 344)을 형성하는 플립-플롭(311 내지 314)의 제1 q단 ; 상기 제2클럭 신호(CLK2)에 응답하여 상기 플립-플롭의 제1 q단을 통하여 시프트 되는 또다른 시프트신호(“1”)와 A/D변환을 시작하기 전에 리세트 되는 남아있는 단(312내지 314)을 저장하도록 세트되는 상기 플립-플롭의 제1q단에 있는 제1단(311) ; 통합시키기 위한 플립-플롭(331 내지334)의 제2 q단, 상기 제2클럭신호(CLK2)에 응답하여 상기 또다른 시프트 신호를 저장시키는 상기 제1 q단에서 하나의 단에 대응하는 상기 제2 q단중 하나에 대한 상기 디지탈 출력신호(201), 각각 플립-플롭의 상기 제2 q단의 반전된 출력에연결된 하나의 입력, 각각 플립-플롭의 상기 제1 q단의 반전된 출력에 연결된 다른 입력 및 상기 제1 디지탈 신호(501)를제공하기 위한 출력을 각각 갖는 상기 제2 q AND 게이트(341 내지 344)를 포함하는 상기 제1디지탈 신호 발생수단으로 구성되는 것을 특징으로 하는 연속 비교 형태 A/D변환기.
  13. 제12항에 있어서, 상기 제1디지탈 신호발생수단은 제1 q AND 게이트(321 내지 324)와 제2 q AND 게이트(341 내지 344)를포함하며 ; 상기 제1 q AND 게이트(321 내지 324)는 각각 플립-플롭(311 내지 314)의 상기 제1 q단의 비반전 출력에 연결된 하나의 출럭, 상기 제2클럭신호(CLK2)를 수신하도록 공통으로 연결된 하나의 다른 입력 및 플립-플롭(331 내지 334)의상기 제2 q단의 클럭입력에 연결된 출력을 각각 가지며 ; 플립-플롭(331 내지 334)의 상기 제2 q단은 상기 디지탈 출력신호(201)를 수신하도록공통으로 연결된 데이타 입력을 가지며 ; 상기 제2 q AND 게이트(341 내지 344)는 각각 플립-플롭의상기 제2 q단의 반전 출력에 연결된 하나의 입력, 각각 플립-플롭의 상기 제1 q단의 반전 출력에 연결된 다른 입력 및 상기 제1디지탈 신호(501)를 제공하기 위한 출력을 각각 갖는 것을 특징으로 하는 연속 비교 형태 A/D변환기.
  14. 제13항에 있어서, 상기 부가 비트 발생수단은 상기 또다른 시프트 비트가 플립-플롭(311 내지 314)의 상기 제1 q단에 있는 최종 단(314)으로부터 출력될때 상기 또다른 시프트 신호를 래치시키기 위한 래칭수단(315,316)및 상기 비교기(11)의출력에 연결된 데이타 입력, 상기 래칭회로(315,316)로부터 또다른 시프트 신호를 받도록 연결된 리세트단자와 상기 디지탈 출력신호를 제공하기 위한 출력을 갖는 디지탈 출력 신호래칭수단(111)을 포함하는 것을 특징으로 하는 연속비교 형태A/D변환기.
  15. 제14항에 있어서, 상기 비교기(11)로 부터 출력된 상기 디지탈 출력신호를 수신하기 위한 데이타 입력, 상기 또다른 시프트신호를 수신하지 않도록 분리되고 리세트 신호만을 수신하도록 연결된 리세트단자 및 상기 기준전압발생기(41)와 상기클럭신호발생기(61)에 상기 디지탈 출력 신호를 제공하기 위한 출력을 갖는 또다른 래칭 수단(12)을 더 포함하는 것을 특징으로 하는 연속비교형태 A/D변환기.
  16. 제15항에 있어서, 상기 클럭신호 발생기(61)가 플립-플롭(515,511 내지 514)의 상기(p+l)단에서 최종단의 반전된 출력에연결된 제1입력 및 상기 또다른 래칭수단(112)의 출력에 연결된 제2입력을 갖는 제1 OR게이트(612) ; 상기 외부 클럭신호(CLK)에 응답하여 상기 제1 OR게이트로부터 출력신호를 래치시키며, 그 출력이 상기 제1 OR게이트의 제3 입력에 연결되는OR게이트 출력 래칭 플립-플롭(611), 상기 외부 클럭신호(CLK)를 수신하기 위한 입력, 상기 제1 OR게이트부터 출력신호르수신하기 위한 또다른 입력, 그리고 상기 제1클럭신호(CLK1)를 제공하기 위한 출력을 갖는 제2 OR게이트(613) ; 및 상기제1OR게이트의 출력에 연결된 입력, 상기 외부 클럭신호를 수신하도록 연결된 또다른 입력과 상기 제2클럭신호(CLK2)를제공하기 위한 출력을 갖는 AND 게이트(614)를 포함하는 것을 특징으로 하는 연속 비교 형태 A/D변환기.
  17. 제16항에 있어서, 상기 클럭 신호발생기(61)가 상기 비교기(11)로 부터 출력신호를 안정시키는데 충분한 최소한의 시간동안 상기 외부 클럭신호(CLK)를 지연시키기 위한 지연회로(615)를 더 포함하며, 상기 지연회로의 출력신호가 상기 래칭회로(111,112)에 공급되는 것을 특징으로 하는 연속비교 형태 A/D변환기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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