JPS62133819A - アナログ・デイジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ゛［（既　　要］ ビット数は少ない（分解能は低い）が、精度の良いＡＤ
変換器を用い、その入力アナログ信号に一１／２ＬＳＢ
と＋１／２ＬＳＢの間に一様に分布する複数個のオフセ
ントを加えながらＡＤ変換を行い、そのＡＤ変換出力を
累算することにより、等価的に分解能を向上させるもの
である。

［産業上の利用分野］ 本発明はアナログ・ディジタル変換回路（以下、ＡＤ変
換回路と略称する）に係わり、特にビット数は少ないが
精度の良いＡＤ変換器を用いて、ＡＤ変換器の持つビッ
ト数以上の実効ビット数を持つＡＤ変換回路に関する。

尚ここで、ＡＤ変換器とは、人力アナログ信号を単純に
ディジタル信号に変換するものを、ＡＤ変換回路とはＡ
Ｄ変換器を用いて最終的に所望するディジタル信号を得
る回路のことをいうものとする。

３従来の技術］ ＡＤ変換器は、ビット数が多くなる程多数の素子が必要
となり、特に高速動作を行うために用いられる、いわゆ
る全並列型のＡＤ変換器はビット数が１つ増えるごとに
、比較器等の構成要素はほぼ２倍に増えるため、集積度
および発熱の点からビット数の多い高分解能のものを作
るのが困難となる。

即ち、ビット数が多（なると、集積化したときのサイズ
が大きくなって歩留りが悪くなり、発熱素子の数が多い
ため発熱量が多くなるため集積回路化が困難となるから
である。

［発明が解決しようとする問題点］ 上記のように、ビット数の多い高速ＡＤ変換器を作るの
が困難となるが、一方、例えば分解能は４ビ・７トで精
度は８ビツトというように、ピッ１へ数は少ないが精度
は高いというＡＤ変換器を作ることは比較的容易である
。

本発明は、このような事情の下で、ビット数は少ないが
精度の良いＡＤ変換器を用いて、Ａ、　Ｄ変換器の持つ
ビット数以上の実効ビット数を持ったＡＤ変換回路を提
供しようとするものである。

［問題点を解決するための手段］ 第１図は本発明のＡＤ変換回路の原理ブロック図を示す
。

第１図において、４は加算器であり、人力アナログ信号
とオフセット発生器３の発生するオフセント信号を加算
し、その加算出力をＡＤ変換器１に入力する。

ＡＤ変換器１のディジタル出力は、累算器２に人力され
る。

オフセット発生器３はおのおの異なったオフセット値を
複数回発生し、その都度ＡＤ変換器１がＡＤ変換を行い
、その複数回のディジタル出力が累算器２で累算され、
その累算結果が求むるディジタル出力となる。

［作用１ 第２図は１ビツトのＡＤ変換器の変換特性を示す図であ
る。図に示すように、入力電圧がフルスケール電圧（Ｆ
Ｓ）の１／２よりも小さいときは出力は“０”となり、
ＦＳ／２以上のときは“１”となる。

第３図は複数回累算の原理を示す図である。

第２図に示した１ビツトＡＤ変換器に、第３図（８）に
示すように入力Ｘが与えられたときは、何もしなければ
、この入力に対する出力は０”である。

次に、第３図（ｂｌに示すように、Ｍ回のＡＤ変換を行
うこととし、 第１回目は入力Ｘに−ＦＳ／２のオフセットを、第２回
目は−ＦＳ／２＋ＦＳ／Ｍのオフセットを、ｉ回目は−
Ｆ　Ｓ　／　２　＋　（ｉ　−１）　Ｆ　Ｓ　／　Ｍの
オフセットを、 の如く毎回ＦＳ／Ｍづつ変化するオフセットを入力Ｘに
与えながらＡＤ変換を繰り返すこととする。

入力Ｘにオフセントを加えた電圧は、第３図（ａｌに示
すＡ領域とＢ領域とを移動するが、これがＡ領域にある
間はＡＤ変換器の出力は“Ｏ”であり、Ｂ領域にある間
の出力は“１”である。

従って、全ＡＤ変換回数のうち、“１”が出力される回
数の比率は、第３図（ａ）から明らかのように、 Ｂ　／　　（Ａ　＋　Ｂ　）　　＝　ｘ　／　Ｆ　Ｓと
なる。

Ｍがある程度大きくなれば、第３図（ｂ）に示すように
変化するオフセントを与えながらＡＤ変換した出力を累
算したもの（即ち“１”が出力された回数）とＭとの比
は、ＦＳに対するＸの割合を示すことになる。

特に、Ｍ　＝　２　Ｎとしておくことにより、累算器の
出力は、人力ＸをＮビットでＡＤ変換した結果となる。

これは即ち、ｌビットのＡＤ変換器を用いて、Ｎビット
のＡＤ変換を行うことが可能となることを示している。

第３図（ｂｌにおいては、オフセット値は順次増加する
ように示されているが、総ての大きさのオフセットが１
回ずつ（一般的には同一回数ずつ）出現しさえすれば、
どのような大きさの順序で現れても良いことはいうまで
もない。

以上はｌビットＡＤ変換器を用いた場合について説明し
たが、ＰビットのＡＤ変換器を用いた場合にも容易に拡
張することができる。

この場合、フルスケール電圧ＦＳを全レベル数Ｑ＝２Ｐ
で除したＩ　ＬＳＢが、第３図に示すＦＳに相当すると
考えればよい。

従って、ＡＤ変換器の入力として、ｘ−ＬＳＢ／２とｘ
　＋　Ｌ　Ｓ　Ｂ　／　２の間を移動させながら、その
ＡＤ変換出力を累算すればよい。

第４図は多ビツトＡＤ変換器を用いた例を示す図である
。

第４図では、ＰビットのＡＤ変換器のレベルにとレベル
に＋１との間に、入力Ｘがあることを示す。

このとき、−ＬＳＢ／２から＋ＬＳＢ／２までのオフセ
ットを与えると、ＡＤ変換器の入力は、ＡとＢの領域を
移動することになる。

領域への間はＡＤ変換出力はＫであり、領域Ｂの間はＡ
Ｄ変換出力はに＋１であるから、Ｍ回の累算を行うと、
累算結果Ｙは、 Ｙ＝Ｋ　（Ａ／　（Ａ＋Ｂ））　Ｍ　　＋（Ｋ＋１）（
Ａ／（Ａ＋Ｂ）ｌ’Ｍ となる。

Ｍが充分大きければ、記号ζは等号＝としても差支えな
い。

従って、累算出力は、 ｘ＝Ｋ　（Ａ／　（Ａ＋Ｂ））　＋ （Ｋ＋　１）（Ａ／　（Ａ＋Ｂ）） をＭ倍したものとなっており、Ｍ＝２Ｎの場合には、累
算出力は、Ｐ＋Ｎビットの精度を持つことになる。

以上の説明で注意すべき点は、ここに使用するＡＤ変換
器の分解能はＰビットであっても、精度は（Ｐ＋Ｎ）ビ
ットよりも良（なければならないということである。

第５図はこの事情を説明する分解能と精度との関係図で
ある。

分解能ＰビットのＡＤ変換器において、第４図に示すよ
うに、レベルに−１とに、およびレベルにとに＋１との
境界を示すｒＡＩＵが本来あるべき位置からずれていた
とする。

このようなときに、入力ｘｌに対してＭ＝２Ｎ回の累算
を行って得られた結果Ｙ１と、入力ｘ１＋　Ｌ　Ｓ　Ｂ
　＝　ｘ　１　＋　Ｆ　Ｓ　／　２　Ｐに対してＭ回の
累算を行って得られた結果Ｙ２とは、木来満たすべきＹ
２　＝Ｙ　（＋　Ｍ　　なる関係を満たさないことは明
らかである。

従って、本発明のＡＤ変換回路に用いられるＡＤ変換器
は、分解能は低（でもよいが精度は高くなければならな
い。即ち、各レベルの闇値の間隔は精度よく揃っていな
ければならない。

［実施例］ 以下第６図〜第８図に示す実施例により、本発明をさら
に具体的に説明する。

第６図〜第８図は、本発明によるＡＤ変換回路が最も有
効と考えられる、同期加算を高標本化速度で行う分野で
の実施例である。

周波数の高い信号に対しては標本化速度を高くする必要
があるため、全並列型ＡＤ変換器が用いられることが多
いが、この型のＡＤ変換器はビット数に比例したアナロ
グ比較器を内蔵するため、前述のように、集積度、発熱
の点からビット数を多くすることが困難である。

しかし、ビット数は少なくとも精度を上げることは比較
的容易であり、そのような場合には、同期加算によって
実効精度を上げることのできる本発明は極めて効果的で
ある。

第６図は、本発明の実施例のブロック図であり、第７図
はその動作タイミングを示すタイムチャートである。

第６図において、１はＡＤ変換器である。

２１は加算器であり、２２は加算器２１の出力を保持さ
せ名メモリであって、メモリ２２の出力は加算器２１に
帰還され、ここでＡＤ変換器１の出力と加算される。こ
れらは、タイミング制御回路５の制御により同期加算器
を形成する。

３１は同期信号を計数するカウンタであり、３２はカウ
ンタ３１の出力をＤＡ変換するＤＡ変換器であって、こ
れらによりオフセット発生器を形成する。

ここで使用するＤＡ変換器は、Ｐビット以上の分解能お
よび精度を持てばよ（、そのフルスケール電圧幅は、減
衰器等を用いてＡＤ変換器のＩＬＳＢに調整すればよい
ことは言うまでもない。

４は加算器であり、入力アナログ信号Ｖｉｎ　　とＤＡ
変換器３２の出力を加算し、その加算出力はＡＤ変換器
１に入力される。

５はタイミング制御回路であって、第７図のタイムチャ
ートに示すように上記各回路のタイミングを制御する。

タイミング制御回路５は、イニシャライズ信号によりメ
モリ２２の内容をクリアして、周期的アナログ信号Ｖｉ
ｎと、この周期に同期した同期信号の入来を待つ。

タイミング制御回路５は、最初の同期信号により、入力
信号Ｖｉｎのサンプリング・クロックごとに、ＡＤ変換
器１に変換命令を与え、メモリ２２にアドレスと書込命
令を与える。　カウンタ３１は同期信号を計数して計数
値が１となり、これがＤＡ変換器３２によりＤＡ変換さ
れてオフセットとなり、加算器４に加えられる。

ＡＤ変換器ｌは変換命令ごとにＡＤ変換して、その出力
を加算器２１に入力し、加算器２１はメモリ２２がクリ
アされているため、０との加算を行い結果をメモリ２２
に入力する。

メモリ２２ではサンプリング・クロックごとに、タイミ
ング制御回路５の指示したアドレスに書き込む。このよ
うにして入力信号Ｖｉｎの各サンプリング点でのデータ
がメモリ２２に記憶されて、第１回の同期加算を終了す
る。

２つ目の同期信号が来ると、カウンタ３１はカウントア
ツプして値が２となり、前回の倍のオフセントを加算器
４に与え、同様に各サンプリング・クロックごとにＡＤ
変換し、加算器２１において、同一アドレスの前回の記
憶データと加算され、加算値が再び同一アドレスに書き
込まれる。

このようにして入力信号Ｖｉｎの各サンプリング点での
データがメモリ２２に記憶されて、第２回の同期加算を
終了する。

タイミング制御回路５は、以上のような動作を、Ｍ＝２
Ｎ回行うと、タイミング制御を終り、メモＩＪ２２にの
各アドレスに書き込まれているデータは、ＡＤ変換器ｌ
の分解能ＰとＮの和、（Ｐ＋Ｎ）ビットの精度を持って
いる。

これらを読み出すことによって、各サンプリング点の（
Ｐ＋Ｎ）ビットのデータが得られる。

第８図は、同期加算により実効精度を上げる例を示す図
であって、１ビツトのＡＤ変換器を用い、この方式を正
弦波入力に適用した場合の例を示す。

第８図において、（ａｌはＡＤ変換器の入力とフルスケ
ール電圧ＦＳの関係を示し、入力の正弦波信号Ｘと、こ
れにそれぞれ、−１／２　ＬＳＢ、−１／４　ＬＳＢ、
　＋　１／４　ＬＳＢ、　＋１／２　ＬＳＢのオフセッ
トを加えた信号を示す。

（ｂｌは人力Ｘに対する出力を、（Ｃ１はＸ−１／４　
ＬＳＢに対する出力を、ｆｄ）はＸ＋　１／４　ＬＳＢ
に対する出力を、（ｅｌはＸ−１／２　ＬＳＢに対する
出力を、（「）はＸ＋１／２ＬＳＨに対する出力をそれ
ぞさ示す。

（ｇ）は、上記各出力を同期加算した結果Ｙを示し、入
力信号Ｘを２ビツト、即ら４レベルのディジタル信号に
変換したことを示している。

以上の説明において、オフセソ’Ｉ−電圧の発生はＤＡ
変換器によって行うとしたが、例えば初期電圧−１／２
ＬＳＢ、最終電圧＋１／２ＬＳＢのランプ電圧発生器を
用いても、実用上である場合もあるごとは言うまでもな
い。

［発明の効果］ 以上説明のように本発明によれば、少ないビット数のＡ
Ｄ変換器をもって、実効精度の高いＡＤ変換を丘うこと
ができ、特に高速ＡＤ変換においては集積度、発熱によ
るビット数の制限に対して有効であり、実用上の効果は
極めて大である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は１ビツトＡＤ変換器の変換特性を示す図、 第３図は複数回累算の原理を示す図、 第４図は多ピッ１−ＡＤ変換器を使用した例を示す図、 第５図は分解能と精度との関係図、 第６図は本発明の実施例のブロック図、第７図は本発明
の実施例のタイムチャート、第８図は同期加算によ実効
精度を上げる例を示す図である。 図面において、 ｌはＡＤ変換器、　　　　　　２は累算器、３はオフセ
ット発生器、　　　４は加算器、５はタイミング制御回
路、 ２１は加算器、　　　　　　　　　２２はメモリ、３１
はカウンタ、　　　　　　　　３２はＤＡ変換器、をそ
れぞれ示す。 本発明の原理ブロック図 第１図 出力 ■ １ビツトＡＤ変換器の変換！ｌ躬生 第２図 第３図 Ｆ５ 多ピン）ＡＤ変換器を使用した例を示す図第　　４　　
図 第５図 本発明の実施例のブロック図 第６図 本発明の実施例のタイムチャート 第７図

Claims (3)

【特許請求の範囲】
1. （１）アナログ信号をディジタル信号に変換するアナロ
   グ・ディジタル変換器（１）と、 該アナログ・ディジタル変換器（１）の出力を累算する
   累算器（２）と、 該累算器（２）の累算の各回ごとに異なるオフセット信
   号を発生するオフセット発生器（３）と、入力アナログ
   信号と該オフセット発生器（３）の発生したオフセット
   信号とを加算する加算器（４）とを備え、 該加算器（４）の出力を前記アナログ・ディジタル変換
   器（１）に加え、前記累算器（２）の出力を最終的な出
   力とするよう構成したことを特徴とするアナログ・ディ
   ジタル変換回路。
2. （２）上記アナログ・ディジタル変換器（１）の分解能
   を、１ＬＳＢと表したとき、上記オフセット信号の値が
   、−１／２ＬＳＢと＋１／２ＬＳＢとの間で一様に分布
   するよう構成したことを特徴とする特許請求の範囲第１
   項記載のアナログ・ディジタル変換回路。
3. （３）上記累算器（２）が、周期的な入力信号に対して
   同期的に加算する同期加算回路を備えるよう構成したこ
   とを特徴とする特許請求の範囲第１項記載のアナログ・
   ディジタル変換回路。